JP2009239223A - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
JP2009239223A
JP2009239223A JP2008086885A JP2008086885A JP2009239223A JP 2009239223 A JP2009239223 A JP 2009239223A JP 2008086885 A JP2008086885 A JP 2008086885A JP 2008086885 A JP2008086885 A JP 2008086885A JP 2009239223 A JP2009239223 A JP 2009239223A
Authority
JP
Japan
Prior art keywords
wiring board
reinforcing plate
multilayer wiring
chip
component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008086885A
Other languages
English (en)
Other versions
JP5340622B2 (ja
Inventor
Toshiya Asano
俊哉 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2008086885A priority Critical patent/JP5340622B2/ja
Publication of JP2009239223A publication Critical patent/JP2009239223A/ja
Application granted granted Critical
Publication of JP5340622B2 publication Critical patent/JP5340622B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Abstract

【課題】基板強度を十分に高めることができ、熱膨張係数のミスマッチの生じる領域を減少させることができる多層配線基板を提供する。
【解決手段】コアレス配線基板10の主面12上にはICチップ31を搭載するための複数の端子パッド27が設けられるとともに、裏面13上には複数のPGA用パッド41A及び部品実装用パッド41Bが設けられる。コアレス配線基板10の裏面13において、各PGA用パッド41Aには端子ピン55が接合されるとともに部品実装用パッド41Bにはチップコンデンサ56が表面実装される。コアレス配線基板10の裏面13に対して面接触状態で補強板50が固定される。補強板50には、端子ピン55の頭部58及びチップコンデンサ56を配置させる凹部52,53が形成される。凹部52の底面52Aには端子ピン55の軸部57を挿通する挿通孔54が形成される。
【選択図】図1

Description

本発明は、コア基板を有さず、導体層及び絶縁層を交互に積層して多層化した構造を有する多層配線基板に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子(ICチップ)は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にICチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ICチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ICチップをマザーボード上に直接的に接続することは困難である。そのため、通常はICチップをICチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。
この種のパッケージを構成するICチップ搭載用配線基板としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている。この多層配線基板において、コア基板は、例えば、補強繊維に樹脂を含浸させた樹脂基板(ガラスエポキシ基板など)が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に層間絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線(具体的には、スルーホール導体など)が貫通形成されている。
ところで、近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するため、ICチップ搭載用配線基板として、コア基板を有さないコアレス配線基板が提案されている(例えば、特許文献1参照)。このコアレス配線基板は、比較的に厚いコア基板を省略することにより全体の配線長が短くなるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
上記コアレス配線基板は、コア基板を省略して製造されているため、その強度を十分に確保することができない。このため、ICチップを搭載する素子搭載面に枠体を接合して補強することにより、コアレス配線基板の強度が確保されている。この枠体は、ICチップを囲むように基板の外縁部に設けられている。また、特許文献1では、素子搭載面の反対側となる裏面側に、絶縁処理を施した金属板を接着固定し、前記枠体と金属板とでコアレス配線基板を挟み込むことにより、配線基板の強度を確保して配線基板の反りを防止するための技術が開示されている。このコアレス配線基板において、裏面側に設けられる補強用の金属板には、外部接続端子用パッドを露出させるための貫通孔が複数形成されている。
特許第3664720号公報
上記コアレス配線基板のパッケージ形態が、例えば、ピングリッドアレイ(PGA)である場合、図14に示されるように、コアレス配線基板80の裏面側にPGA用パッド81Aが設けられ、そのPGA用パッド81A上に端子ピン82がはんだ接合される。さらに、コアレス配線基板80において、その裏面に形成された部品実装用パッド81Bにチップコンデンサ83などの部品が表面実装される場合がある。そして、このコアレス配線基板80の裏面には、接着剤層84を介して面接触状態で金属製の補強板85が固定される。この補強板85において、端子ピン82に対応する位置にその頭部86よりも大きな直径を有する貫通孔87が形成されており、貫通孔87に端子ピン82が挿通されている。また、チップコンデンサ83に対応する位置にそのコンデンサ83のサイズよりも大きな貫通孔89が形成されており、貫通孔89内にチップコンデンサ83が配置されている。このように、コアレス配線基板80における補強板85には比較的にサイズが大きな貫通孔87,89が複数形成されるため、補強板85の強度が低下するとともに、補強板85の接着面積を十分に確保することができず、配線基板80の剛性が不足してしまう。また、コアレス配線基板80の裏面において、補強板85の貫通孔87,89が形成される箇所は、熱膨張係数(CTE)のミスマッチが生じるため、コアレス配線基板80の信頼性が低下するといった問題が生じてしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、基板強度を十分に高めることができ、熱膨張係数のミスマッチが生じる領域を減少させることができる多層配線基板を提供することにある。
そして上記課題を解決するための手段としては、コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体であり、その主面上に半導体集積回路素子を搭載するための複数の表面側接続端子が設けられるとともに、前記主面の反対側にある裏面上に部品をはんだ付けして搭載するための複数の裏面側接続端子が設けられた多層配線基板であって、前記裏面に対して面接触状態で固定され、前記裏面に対向して配置された面側に前記部品の大きさ及び形状に合致した凹部が形成された補強板を備え、前記凹部内に前記部品が配置されていることを特徴とする多層配線基板がある。
従って、手段1の多層配線基板によると、その裏面には複数の裏面側接続端子が設けられ、その裏面上に部品がはんだ付けされて搭載される。また、多層配線基板の裏面には、部品の大きさ及び形状に合致した凹部が形成された補強板が面接触状態で固定されており、補強板の凹部内に部品が配置される。このようにすれば、従来の補強板のような貫通孔を形成する場合と比較して、補強板自体の剛性を増すことができる。また、基板裏面に対する補強板の接着面積を十分に確保することができ、多層配線基板の剛性が向上する。さらに、多層配線基板の裏面において、補強板による補強面積を増やすことにより、熱膨張係数(CTE)のミスマッチが生じる領域を減少させることができ、多層配線基板の信頼性を高めることができる。
前記部品は、表面実装用のチップ部品であることが好ましい。この場合、チップ部品は比較的薄く形成されているため、補強板に形成した凹部内にそのチップ部品を確実に配置することができる。
前記チップ部品としては、例えば、チップコンデンサ、チップトランジスタ、チップダイオード、チップ抵抗、チップコイルなどの電子部品を挙げることができ、能動部品でも受動部品でも構わない。
また、前記部品は、軸部と前記軸部よりも径の大きい頭部とを有するネイルヘッド形状をなす端子ピンであってもよい。前記部品が端子ピンである場合、前記端子ピンに対応した位置にある前記凹部の底面は前記頭部に近接または当接して配置され、その底面に開口形成された挿通孔には前記軸部が挿通されていることが好ましい。この場合、補強板における凹部の底面を端子ピンの頭部に接着させることでその補強板の接着面積を増加させることができ、補強板による補強面積を十分に確保することができる。
前記補強板の材質は限定されないが、例えば非金属材料からなることが好ましい。非金属材料製の補強板は、金属材料製のものに比べて加工性に優れるため、部品の大きさ及び形状に合致した凹部を容易に形成することができ、さらに材料コストも低減することができる。
前記非金属材料製の補強板としては、合成樹脂を主体材料とするものであることが好ましい。具体的には、前記多層配線基板の裏面において、裏面側接続端子には部品がはんだ接合される。多層配線基板において、部品のはんだ接合を確実に行うために、その基板裏面を覆うようにソルダーレジストが形成される。また、ソルダーレジストは耐熱性に優れた樹脂材料で形成される。従って、合成樹脂製の補強板を使用すれば、樹脂材料であるソルダーレジストに対して確実に接着固定することができる。
なお、本発明のコアを有さない多層配線基板とは、「主に同一の層間絶縁層を主体として構成されている多層配線基板」や「同一方向に拡径したビアのみにより各導体層を接続している多層配線基板」を挙げることができる。
前記層間絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。前記層間絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
前記導体層は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって、層間絶縁層上にパターン形成される。前記導体層の形成に用いられる金属材料の例としては、銅、銅合金、ニッケル、ニッケル合金、スズ、スズ合金などが挙げられる。
また、前記端子ピンとしては、Cu合金又は鉄・ニッケル・コバルト合金等のリード端子を用いることができる。
以下、本発明を具体化した一実施の形態を図面に基づき詳細に説明する。図1は、本実施の形態のコアレス配線基板(多層配線基板)の概略構成を示す断面図である。
図1に示されるように、本実施の形態のコアレス配線基板10は、コア基板を有さず、エポキシ樹脂からなる4層の樹脂絶縁層(層間絶縁層)21,22,23,24と銅からなる導体層26とを交互に積層して多層化した積層構造体である。樹脂絶縁層21〜24は、同一の厚さ及び材料からなる層間絶縁層であり、エポキシ樹脂からなるシート状のビルドアップ材を用いて形成されている。
コアレス配線基板10の主面12上(第4層の樹脂絶縁層24の表面上)には、端子パッド27(表面側接続端子)がアレイ状に配置されている。さらに、樹脂絶縁層24の表面はソルダーレジスト28によってほぼ全体的に覆われている。このソルダーレジスト28には、各端子パッド27を露出させる開口部29が形成されている。端子パッド27の表面上には、複数のはんだバンプ30が配設されている。各はんだバンプ30は、矩形平板状をなすICチップ31(半導体集積回路素子)の面接続端子32に電気的に接続されている。なお、各端子パッド27及び各はんだバンプ30が形成されている領域は、ICチップ31を搭載可能なICチップ搭載領域33である。
コアレス配線基板10の裏面13上(第1層の樹脂絶縁層21の下面上)には、裏面側接続端子としてのPGA(ピングリッドアレイ)用パッド41Aが複数配設されている。さらに、コアレス配線基板10の裏面13上には、裏面側接続端子としての部品実装用パッド41Bが複数配設されている。また、樹脂絶縁層21の下面は、ソルダーレジスト42によってほぼ全体的に覆われている。ソルダーレジスト42において、PGA用パッド41Aに対応する位置には、PGA用パッド41Aを露出させる開口部45Aが形成されている。また、ソルダーレジスト42において、部品実装用パッド41Bに対応する位置には、該パッド41Bを露出させる開口部45Bが形成されている。
さらに、樹脂絶縁層21,22,23,24には、それぞれビア穴46及びビア導体47が設けられている。各ビア穴46は、逆円錐台形状をなし、各樹脂絶縁層21〜24に対してYAGレーザまたは炭酸ガスレーザを用いた穴あけ加工を施すことで形成される。各ビア導体47は、同一方向(図では上方向)に拡径した導体であって、各導体層26、端子パッド27、PGA用パッド41A、及び部品実装用パッド41Bを相互に電気的に接続している。また、コアレス配線基板10の裏面13において、各PGA用パッド41A上には端子ピン55(部品)がはんだ接合されている。さらに、部品実装用パッド41B上にはチップコンデンサ56(部品)がはんだ付けされて表面実装されている。各PGA用パッド41Aは、端子ピン55を介して図示しないマザーボード(外部基板)と電気的に接続される。
図1及び図2に示されるように、本実施の形態のコアレス配線基板10において、裏面13側のソルダーレジスト42には、補強板50が接着剤層51を介して面接触状態で接着固定されている。補強板50としては、非金属材料製の板材、例えば、エポキシ樹脂とガラス繊維とからなるガラスエポキシ基板が用いられる。この補強板50においてソルダーレジスト42に対向して配置された面側(図では上面側)に、端子ピン55の大きさ及び形状に合致した凹部52が形成されるとともに、そのチップコンデンサ56の大きさ及び形状に合致した凹部53が形成されている。
端子ピン55は、軸部57と軸部57よりも径の大きい頭部58とを有するネイルヘッド形状をなし、頭部58がはんだ接合部59を介してPGA用パッド41Aに接続されている。補強板50において、端子ピン55に対応する位置にある凹部52は、端子ピン55の頭部58の大きさ及び形状(例えば円形形状)に合わせて形成されている。凹部52の底面52A及び側面52Bは、接着剤層51を介して端子ピン55の頭部58に当接して配置され、その底面52Aの中央には端子ピン55の軸部57を挿通するための挿通孔54が開口形成されている。また、補強板50において、チップコンデンサ56に対応する位置にある凹部53も、底面53A及び側面53Bが接着剤層51を介してチップコンデンサ56に当接して配置されている。
接着剤層51は、耐熱性に優れた熱硬化性樹脂の硬化物であり、例えば、エポキシ樹脂からなるフィルム状の接着シートやゼリー状の接着剤を硬化させることで形成される。
上記構成のコアレス配線基板10は例えば以下の手順で作製される。
本実施の形態では、十分な強度を有する支持基板(ガラスエポキシ基板など)を準備し、その支持基板上に、コアレス配線基板10の樹脂絶縁層21〜24及び導体層26をビルドアップしていく方法を採用している。図3〜図13は、その製造方法を示す説明図であり、支持基板の上面側に形成される樹脂絶縁層21〜24及び導体層26等を示している。なお、図示を省略しているが支持基板の下面側にも樹脂絶縁層21〜24及び導体層26が同様に形成される。
詳述すると、図3に示されるように、支持基板60上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を半硬化の状態で貼り付けることにより下地樹脂絶縁層61を形成する。そして、図4に示されるように、その下地樹脂絶縁層61の上面に、積層金属シート体62を配置する。ここで、半硬化の状態の下地樹脂絶縁層61上に積層金属シート体62を配置することにより、以降の製造工程で積層金属シート体62が下地樹脂絶縁層61から剥がれない程度の密着性が確保される。積層金属シート体62は、2枚の銅箔62a,62bを剥離可能な状態で密着させてなる。具体的には、金属めっき(例えば、クロムめっき)を介して各銅箔62a,62bを積層することで積層金属シート体62が形成されている。
その後、図5に示されるように、積層金属シート体62を包むようにシート状の絶縁樹脂基材63を配置し、真空圧着熱プレス機(図示しない)を用いて真空下にて加圧加熱することにより、絶縁樹脂基材63を硬化させて第1層の樹脂絶縁層21を形成する。ここで、樹脂絶縁層21は、積層金属シート体62と密着するとともに、その積層金属シート体62の周囲領域において下地樹脂絶縁層61と密着することで、積層金属シート体62を封止する。
そして、図6に示されるように、レーザ加工を施すことによって樹脂絶縁層21の所定の位置にビア穴46を形成し、次いで各ビア穴46内のスミアを除去するデスミア処理を行う。その後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴46内にビア導体47を形成するとともに、樹脂絶縁層21上に導体層26を形成する。さらに、従来公知の手法(例えばセミアディティブ法)によってエッチングを行うことで、樹脂絶縁層21上に導体層26をパターン形成する(図7参照)。
第2層〜第4層の樹脂絶縁層22〜23及び導体層26についても、上述した第1層の樹脂絶縁層21及び導体層26と同様の手法によって形成し、樹脂絶縁層21上にビルドアップしていく。そして、端子パッド27が形成された樹脂絶縁層24上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト28を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト28に開口部29をパターニングする。以上の製造工程によって、支持基板60上に積層金属シート体62、樹脂絶縁層21〜24、及び導体層26を積層した積層体70を形成する(図8参照)。この積層体70において、積層金属シート体62上に位置する領域がコアレス配線基板10となるべき配線積層部20(積層構造体)である。
この積層体70をダイシング装置(図示略)により切断し、積層体70における配線積層部20の周囲領域を除去する。この際、図8に示すように、配線積層部20とその周囲部71との境界において、配線積層部20の下方にある下地樹脂絶縁層61及び支持基板60ごと切断する。この切断によって、樹脂絶縁層21にて封止されていた積層金属シート体62の外縁部が露出した状態となる。つまり、周囲部71の除去によって、下地樹脂絶縁層61と樹脂絶縁層21との密着部分が失われる。この結果、配線積層部20と支持基板60とは積層金属シート体62のみを介して連結した状態となる。
ここで、図9に示されるように、積層金属シート体62における2枚の銅箔62a,62bの界面にて剥離して、配線積層部20を支持基板60から分離する。そして、図10に示されるように、配線積層部20(樹脂絶縁層21)の裏面13(下面)上にある銅箔62aをエッチングによりパターンニングして、PGA用パッド41A及び部品実装用パッド41Bを形成する。その後、PGA用パッド41A及び部品実装用パッド41Bが形成された樹脂絶縁層21上に感光性エポキシ樹脂を塗布して硬化させることにより、配線積層部20の裏面13を覆うようにソルダーレジスト42を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト42に開口部45A,45Bをパターニングする。
このようにして、導体層26及び樹脂絶縁層21〜24を交互に積層した配線積層部20を準備した後、図11に示されるように、複数の凹部52,53を有し、片面側に未硬化状態の接着剤層51を有する補強板50を準備する。ここで、補強板50の凹部52,53や凹部底面52Aの挿通孔54は、例えば、従来周知の回転切削工具を用いた切削加工により形成される。また、接着剤層51は、例えば、ゼリー状の接着剤を所定の厚さで塗布することにより形成される。なお、接着剤層51は、フィルム状の接着シートを用いて形成してもよい。またここで、補強板50の片面側において、凹部52,53に対応した位置に開口部を有する接着シートを貼設するとともに、凹部52,53の内面にゼリー状の接着剤を塗布することにより接着剤層51を形成してもよい。
そして、図12に示されるように、配線積層部20の裏面13側に形成されている部品実装用パッド41B上にチップコンデンサ56を表面実装する。また、配線積層部20の裏面13側に形成されている複数のPGA用パッド41A上に端子ピン55をはんだ付けして接合する。さらに、配線積層部20の主面12側に形成されている複数の端子パッド27上にはんだバンプ30を形成する。具体的には、図示しないはんだボール搭載装置を用いて各端子パッド27上にはんだボールを配置した後、はんだボールを所定の温度に加熱してリフローすることにより、各端子パッド27上にはんだバンプ30を形成する。
その後、図13に示されるように、補強板50における凹部52の挿通孔54に端子ピン55の軸部57を挿通させ、凹部52内に端子ピン55の頭部58を配置させるとともに、凹部53内にチップコンデンサ56を配置させる。そして、凹部52,53内に端子ピン55の頭部58やチップコンデンサ56を配置させた状態で、接着剤層51を介して補強板50をソルダーレジスト42に対して面接着状態で固定する。その後、はんだ接合部59のはんだ溶融温度(例えば、210℃)よりも低い温度(例えば、150℃)で加熱して未硬化状態の接着剤層51を硬化させる。これにより、図1に示すコアレス配線基板10が得られる。
従って、本実施の形態によれば以下の効果を得ることができる。
(1)本実施の形態のコアレス配線基板10の裏面13には、補強板50が面接触状態で固定されており、その補強板50には端子ピン55及びチップコンデンサ56の大きさ及び形状に合致した凹部52,53が形成されている。そして、この補強板50の凹部52,53内に端子ピン55及びチップコンデンサ56が配置されている。このように補強板50を形成すれば、従来の補強板85(図14参照)のように貫通孔87,89を形成する場合と比較して、補強板50自体の剛性を増すことができる。また、基板裏面に対する補強板50の接着面積を十分に確保することができ、コアレス配線基板10の剛性を高めることができる。さらに、コアレス配線基板10の裏面13において、熱膨張係数(CTE)のミスマッチが生じる領域を減少させることができ、コアレス配線基板10の信頼性を高めることができる。
(2)本実施の形態のコアレス配線基板10の場合、補強板50において、端子ピン55に対応した位置にある凹部52の底面52Aは、接着剤層51を介して端子ピン55の頭部58に当接して配置されている。また、チップコンデンサ56に対応した位置にある凹部53の底面53Aも、接着剤層51を介してチップコンデンサ56の下面に当接して配置されている。このように、補強板50における凹部52の底面52Aを端子ピン55の頭部58に接着させるとともに、凹部53の底面53Aをチップコンデンサ56に接着させることにより、補強板50の接着面積を増加させることができ、補強板50による補強面積を十分に確保することができる。
(3)本実施の形態のコアレス配線基板10の場合、ガラスエポキシ基板からなる樹脂製の補強板50がソルダーレジスト42に対して面接触状態で接着固定されるので、従来技術のように金属製の補強板85を固定する場合と比較して、十分な接着強度を得ることができる。また、補強板50は、樹脂材料からなり加工性に優れるため、端子ピン55及びチップコンデンサ56に対応する位置に凹部52,53や挿通孔54を容易に形成することができ、材料コストも低減することができる。
(4)本実施の形態のコアレス配線基板10では、その裏面13に補強板50を接着した後、未硬化状態の接着剤層51がはんだ溶融温度よりも低い温度で硬化されているので、端子ピン55を接合しているはんだ接合部59が溶融するといった問題を回避することができる。
なお、本発明の実施の形態は以下のように変更してもよい。
・上記実施の形態のコアレス配線基板10において、補強板50における凹部53内に接着剤層51を介してチップコンデンサ56が配置されるものであったが、この凹部53内の接着剤層51は省略してもよい。また、補強板50における凹部53とチップコンデンサ56との間には、接着剤層51の代わりに例えばゴムからなる緩衝部材などを介在させるように構成してもよい。
・上記実施の形態のコアレス配線基板10において、補強板50は、ガラスエポキシ基板を用いて形成されていたが、これに限定されるものではない。具体的には、例えば、絶縁性を維持できる程度の少量の金属粉(例えば、銅フィラー)を合成樹脂材料に混入して補強板50を形成することで、補強板50の放熱性を高めるように構成してもよい。このようにすれば、コアレス配線基板10において、その裏面13に表面実装される部品から熱が発生した場合、補強板50を介してその熱を速やかに放散することができる。
・上記実施の形態のコアレス配線基板10において、凹部52,53が形成される位置は補強板50の厚さが薄くなっているが、例えば、樹脂成形加工により、凹部52,53がある位置も厚さが一定となるように補強板50を形成してもよい。このように、補強板50の厚さが一定となるように形成すれば、補強板50の強度をより高めることができる。
次に、前述した実施の形態によって把握される技術的思想を以下に列挙する。
(1)コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体であり、その主面上に半導体集積回路素子を搭載するための複数の表面側接続端子が設けられるとともに、前記主面の反対側にある裏面上に部品をはんだ付けして搭載するための複数の裏面側接続端子が設けられた多層配線基板であって、前記複数の裏面側接続端子に対応する位置に複数のソルダーレジスト開口部を有し、前記裏面を覆うように形成されたソルダーレジストと、接着剤層を介して前記ソルダーレジストに対して面接触状態で固定され、前記ソルダーレジストに対向して配置された面側に前記部品の大きさ及び形状に合致した凹部が形成された補強板を備え、前記凹部内に前記部品が配置されていることを特徴とする多層配線基板。
(2)上記1において、前記凹部の底面と前記部品の表面との間には前記接着剤層が介在されていることを特徴とする多層配線基板。
本実施の形態のコアレス配線基板の概略構成を示す断面図。 コアレス配線基板の要部を示す拡大断面図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 コア配線基板の製造方法の説明図。 従来のコア配線基板の要部を示す拡大断面図。
符号の説明
10…多層配線基板としてのコアレス配線基板
12…主面
13…裏面
20…積層構造体としての配線積層部
21〜24…層間絶縁層としての樹脂絶縁層
26…導体層
27…表面側接続端子としての端子パッド
31…半導体集積回路素子としてのICチップ
41A…裏面側接続端子としてのPGA用パッド
41B…裏面側接続端子としての部品実装用パッド
50…補強板
51…接着剤層
52,53…凹部
52A…凹部の底面
54…挿通孔
55…部品としての端子ピン
56…部品としてのコンデンサチップ
57…軸部
58…頭部

Claims (5)

  1. コア基板を有さず、導体層及び層間絶縁層を交互に積層して多層化した積層構造体であり、その主面上に半導体集積回路素子を搭載するための複数の表面側接続端子が設けられるとともに、前記主面の反対側にある裏面上に部品をはんだ付けして搭載するための複数の裏面側接続端子が設けられた多層配線基板であって、
    前記裏面に対して面接触状態で固定され、前記裏面に対向して配置された面側に前記部品の大きさ及び形状に合致した凹部が形成された補強板を備え、前記凹部内に前記部品が配置されていることを特徴とする多層配線基板。
  2. 前記部品は、表面実装用のチップ部品であることを特徴とする請求項1に記載の多層配線基板。
  3. 前記部品は、軸部と前記軸部よりも径の大きい頭部とを有するネイルヘッド形状をなす端子ピンであり、前記端子ピンに対応した位置にある前記凹部の底面は前記頭部に近接または当接して配置され、その底面に開口形成された挿通孔には前記軸部が挿通されていることを特徴とする請求項1に記載の多層配線基板。
  4. 前記補強板は、非金属材料からなることを特徴とする請求項1乃至3のいずれか1項に記載の多層配線基板。
  5. 前記補強板は、合成樹脂を主体材料とするものであることを特徴とする請求項1乃至4のいずれか1項に記載の多層配線基板。
JP2008086885A 2008-03-28 2008-03-28 多層配線基板 Expired - Fee Related JP5340622B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008086885A JP5340622B2 (ja) 2008-03-28 2008-03-28 多層配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008086885A JP5340622B2 (ja) 2008-03-28 2008-03-28 多層配線基板

Publications (2)

Publication Number Publication Date
JP2009239223A true JP2009239223A (ja) 2009-10-15
JP5340622B2 JP5340622B2 (ja) 2013-11-13

Family

ID=41252780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008086885A Expired - Fee Related JP5340622B2 (ja) 2008-03-28 2008-03-28 多層配線基板

Country Status (1)

Country Link
JP (1) JP5340622B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102256452A (zh) * 2010-04-02 2011-11-23 株式会社电装 具有内置半导体芯片的电路板以及制造该电路板的方法
WO2015141802A1 (ja) * 2014-03-20 2015-09-24 オリンパス株式会社 実装構造体の製造方法、実装用治具、実装構造体の製造装置、撮像装置および内視鏡装置
CN109587932A (zh) * 2018-12-06 2019-04-05 李建波 一种新型补强钢片及其加工工艺

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129778A (ja) * 1995-10-31 1997-05-16 Ngk Spark Plug Co Ltd Pga型電子部品用基板
JPH11163475A (ja) * 1997-11-27 1999-06-18 Nec Corp 電子部品を実装したフレキシブル回路基板ユニット
JP2000022019A (ja) * 1998-06-29 2000-01-21 Ibiden Co Ltd ピン付きプリント配線板およびその製造方法
JP2001036224A (ja) * 1999-07-21 2001-02-09 Ngk Spark Plug Co Ltd 樹脂製配線基板及びその製造方法
JP2001251035A (ja) * 2000-03-03 2001-09-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3664720B2 (ja) * 2001-10-31 2005-06-29 新光電気工業株式会社 半導体装置用多層回路基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129778A (ja) * 1995-10-31 1997-05-16 Ngk Spark Plug Co Ltd Pga型電子部品用基板
JPH11163475A (ja) * 1997-11-27 1999-06-18 Nec Corp 電子部品を実装したフレキシブル回路基板ユニット
JP2000022019A (ja) * 1998-06-29 2000-01-21 Ibiden Co Ltd ピン付きプリント配線板およびその製造方法
JP2001036224A (ja) * 1999-07-21 2001-02-09 Ngk Spark Plug Co Ltd 樹脂製配線基板及びその製造方法
JP2001251035A (ja) * 2000-03-03 2001-09-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3664720B2 (ja) * 2001-10-31 2005-06-29 新光電気工業株式会社 半導体装置用多層回路基板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102256452A (zh) * 2010-04-02 2011-11-23 株式会社电装 具有内置半导体芯片的电路板以及制造该电路板的方法
WO2015141802A1 (ja) * 2014-03-20 2015-09-24 オリンパス株式会社 実装構造体の製造方法、実装用治具、実装構造体の製造装置、撮像装置および内視鏡装置
US10426324B2 (en) 2014-03-20 2019-10-01 Olympus Corporation Imaging apparatus including an image sensor chip mount assembly
CN109587932A (zh) * 2018-12-06 2019-04-05 李建波 一种新型补强钢片及其加工工艺

Also Published As

Publication number Publication date
JP5340622B2 (ja) 2013-11-13

Similar Documents

Publication Publication Date Title
JP5356876B2 (ja) 多層配線基板及びその製造方法
JP5290017B2 (ja) 多層配線基板及びその製造方法
JP5179920B2 (ja) 多層配線基板
JP5284235B2 (ja) 半導体パッケージ
JP4334005B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
JP5289996B2 (ja) 補強材付き配線基板
JP4866268B2 (ja) 配線基板の製造方法及び電子部品装置の製造方法
JP5410660B2 (ja) 配線基板及びその製造方法と電子部品装置及びその製造方法
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
JP4635033B2 (ja) 配線基板の製造方法及び電子部品実装構造体の製造方法
US10098243B2 (en) Printed wiring board and semiconductor package
JP2009246358A (ja) 多層配線基板
JP5172404B2 (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
JP5260215B2 (ja) 補強材付き配線基板の製造方法
JP4694007B2 (ja) 三次元実装パッケージの製造方法
JP5340622B2 (ja) 多層配線基板
JP5129783B2 (ja) 補強材付き配線基板及びその製造方法
KR101109287B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2013030808A (ja) 配線基板製造用の仮基板及びその製造方法
JP5350829B2 (ja) 補強材付き配線基板の製造方法、補強材付き配線基板用の配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120627

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130716

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130807

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees