JP5289996B2 - 補強材付き配線基板 - Google Patents

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Description

本発明は、配線基板の反りを防止するための補強材を備えた補強材付き配線基板に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード上に搭載するという手法が採用される（例えば特許文献１参照）。
なお、ＩＣチップは、一般に熱膨張係数が２．０ｐｐｍ／℃〜５．０ｐｐｍ／℃程度の半導体材料（例えばシリコン等）を用いて形成される。一方、ＩＣチップ搭載用配線基板は、それよりも熱膨張係数がかなり大きい樹脂材料等を用いて形成された樹脂配線基板であることが多い。この樹脂配線基板の一例としては、コア基板の表面及び裏面にビルドアップ層を形成したものが実用化されている。この樹脂配線基板においては、コア基板として、例えば、補強繊維に樹脂を含浸させた樹脂基板（ガラスエポキシ基板など）が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成される。つまり、この樹脂配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線（具体的には、スルーホール導体など）が貫通形成されている。
ところで近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、樹脂配線基板を、コア基板を有さない基板とすることが提案されている（例えば特許文献２参照）。この基板は、比較的に厚いコア基板を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
しかし、コア基板を省略すると樹脂配線基板が薄肉化されるため、樹脂配線基板の剛性の低下が避けられなくなる。この場合、フリップチップ接続に用いたはんだが冷却される際に、チップ材料と基板材料との熱膨張係数差に起因する熱応力の影響を受けて、樹脂配線基板がチップ搭載面側に反りやすくなる。その結果、チップ接合部分にクラックが起こり、オープン不良などが生じやすくなる。つまり、上記のようなＩＣチップを用いて半導体パッケージを構成した場合、高い歩留まりや信頼性を実現できないという問題が生じる。
上記の問題を解決するために、樹脂配線基板１０１の片面（ＩＣチップ１０６の搭載面１０２またはその裏面１０３）に、環状のスティフナ１０５（補強材）を貼付した半導体パッケージ１００が提案されている（図２３参照）。前記スティフナ１０５は、樹脂配線基板１０１よりも剛性の高い材料（例えば金属材料）を用いて形成される。ここで、金属製のスティフナ１０５を使用して半導体パッケージ１００を製造する場合、樹脂配線基板１０１の熱膨張係数は、金属製スティフナ１０５の熱膨張係数よりも大きくなるため、熱膨張係数差に起因する熱応力の影響を受けて樹脂配線基板１０１に反りが発生することがある。
この対策として、スティフナの一部にスリットを形成し、熱応力の分散を図るようにした技術が提案されている（例えば、特許文献３参照）。図２４は、特許文献３の半導体パッケージに用いられるスティフナ１１０を示している。図２４のスティフナ１１０は４つの角部１１１を有する矩形枠状に形成されており、そのスティフナ１１０の中央部には、ＩＣチップを収納するための開口部１１２が形成されている。また、このスティフナ１１０には、開口部１１２の各角部とスティフナ１１０の対応する各角部１１１にわたりスリット１１４が設けられている。
特開２００２−２６５００号公報（図１など） 特開２００２−２６１７１号公報（図５など） 特開２００７−２９９８８７号公報（図３など）
ところで、上記従来のスティフナ１１０において、スリット１１４は、その一端が開口部１１２に開放状態で形成されるとともに他端が角部１１１の近傍に位置している。つまり、スティフナ１１０は、スリット１１４によって完全に分断されておらず一部が繋がった状態となっている。このため、スティフナ１１０においてその繋がった部分に熱応力が集中することがあり、その場合には樹脂配線基板の反りを解消することができなくなる。樹脂配線基板に反りが発生すると、ＩＣチップの搭載が困難となり、製品信頼性が低下してしまう。
本発明は上記の課題に鑑みてなされたものであり、その目的は、補強材に加わる応力を確実に緩和して配線基板の反りを防止することができる補強材付き配線基板を提供することにある。
そして上記課題を解決するための手段（手段１）としては、基板主面及び基板裏面を有し、コア基板を含まずに複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品の端子を面接続するための複数の主面側接続端子が前記基板主面上に配設された矩形板状の配線基板と、前記基板主面側にのみ接合され、前記複数の主面側接続端子を露出させる開口部が貫通形成された矩形枠状体からなる補強材とを備える補強材付き配線基板であって、前記補強材は、枠内面から枠外面にわたって延びるスリットを介して分割された複数の分割片からなり、前記配線基板に接合される接合面とその反対側に位置する非接合面とを有するとともに、前記非接合面側のスリット幅のほうが前記接合面側のスリット幅よりも大きくなるように設定されていることを特徴とする補強材付き配線基板がある。
また、上記課題を解決するための別の手段（手段２）としては、基板主面及び基板裏面を有し、コア基板を含まずに複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品の端子を面接続するための複数の主面側接続端子が前記基板主面上に配設された矩形板状の配線基板と、前記基板主面側にのみ接合され、前記複数の主面側接続端子を露出させる開口部が貫通形成された矩形枠状体からなる補強材とを備える補強材付き配線基板であって、前記補強材は、枠内面から枠外面にわたって延びるスリットを介して分割された複数の分割片からなり、前記配線基板において前記スリットが形成された箇所に対応する位置には、複数層にわたりプレーン状導体層が配置されていることを特徴とする補強材付き配線基板がある。
従って、上記手段の発明によると、配線基板は、コア基板を含まずに形成されているのでそれ自体では十分な剛性を確保することができないため、基板主面側に補強材が接合される。本発明の補強材は、開口部が貫通形成された矩形枠状体からなり、その補強材の開口部によって、前記配線基板の基板主面上に配設された複数の主面側接続端子が露出されている。また、補強材は、複数の分割片からなり、枠内面から枠外面にわたって延びるスリットを介して完全に分割されている。このように、補強材にスリットを入れることにより、補強材と配線基板との熱膨張係数差に起因して補強材に加わる熱応力を確実に緩和することができるため、補強材付き配線基板の反りを防止することができる。
前記スリットの形状は限定されないが、強いて言えば非直線的な形状であることが好ましく、その具体的な形状としては、クランク形状を挙げることができる。このように補強材にスリットを形成すると、補強材と配線基板との熱膨張係数差に起因して補強材に加わる熱応力を確実に緩和することができる。また、スリットが非直線的な形状であるので、補強材に加わる熱応力を緩和するために個々の分割片の位置がずれたとしても、補強材の面方向にて各分割片の一部が重なり合うこととなる。そして、各分割片の重なり合う部分によって、配線基板の反りを確実に防止することができる。
手段１の前記補強材は、前記配線基板に接合される接合面とその反対側に位置する非接合面とを有するとともに、前記非接合面側のスリット幅のほうが前記接合面側のスリット幅よりも大きくなるように設定されている。このようにすると、補強材の接合面の面積を十分に確保することができ、補強材を配線基板に確実に固定することができる。
手段２では、前記配線基板において前記スリットが形成された箇所に対応する位置には、複数層にわたりプレーン状導体層が配置されている。この場合、補強材においてスリットが形成される部分は剛性が低くなるが、配線基板の複数層にプレーン状導体層を設けることによってその剛性が低くなる部分を補強することができる。このため、補強材付き配線基板の剛性を十分に確保することができる。
前記配線基板としては、基板主面及び基板裏面を有し、コア基板を含まずに複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品の端子を面接続するための複数の主面側接続端子が前記基板主面上に配設された構造のものが使用される。前記配線基板において、前記複数の樹脂絶縁層には前記複数のビア導体が形成され、前記複数のビア導体は前記複数の樹脂絶縁層の各層において同一方向に拡径していることが好ましい。このようにすると、コア基板を含まないコアレス配線基板を確実に製造することができる。
前記樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。樹脂絶縁層を形成するための高分子材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。
前記導体層及び前記主面側接続端子は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。具体的に言うと、例えば、銅箔のエッチング、無電解銅めっきあるいは電解銅めっきなどの手法が適用される。なお、スパッタやＣＶＤ等の手法により薄膜を形成した後にエッチングを行うことで導体層や主面側接続端子を形成したり、導電性ペースト等の印刷により導体層や主面側接続端子を形成したりすることも可能である。
また、前記複数の主面側接続端子に接続可能なチップ部品としては、チップコンデンサ、半導体集積回路素子（ＩＣチップ）、半導体製造プロセスで製造されたＭＥＭＳ（Micro Electro Mechanical Systems）素子などを挙げることができる。ＩＣチップの具体例としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory ）などを挙げることができる。ここで、「半導体集積回路素子」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。チップ部品の他の具体例としては、チップトランジスタ、チップダイオード、チップ抵抗、チップコイル、チップインダクタなどを挙げることができる。
上記補強材は、前記配線基板を構成する樹脂材料よりも高剛性であることが好ましい。その理由は、補強材自体に高い剛性が付与されていれば、それを面接合することで配線基板に高い剛性を付与することができ、外部から加わる応力に対していっそう強くなるからである。また、高い剛性を有する補強材であれば、補強材を薄くしても配線基板に十分高い剛性を付与することができるため、補強材付き配線基板全体の薄肉化を阻害しないからである。
なお、前記補強材は、例えば、剛性の高い金属材料やセラミック材料を用いて形成することが好ましいく、例えば、樹脂材料中に無機材料を含有させた複合材料によって形成するものでもよい。
前記補強材を構成する金属材料としては、鉄、金、銀、銅、銅合金、鉄ニッケル合金、珪素、ガリウム砒素などがある。また、前記補強材を構成するセラミック材料としては、例えばアルミナ、ガラスセラミック、結晶化ガラス等の低温焼成材料、窒化アルミニウム、炭化珪素、窒化珪素などがある。前記補強材を構成する樹脂材料としては、エポキシ樹脂、ポリブテン樹脂、ポリアミド樹脂、ポリブチレンテレフタレート樹脂、ポリフェニレンサルファイド樹脂、ポリイミド樹脂、ビスマレイミド・トリアジン樹脂、ポリカーボネート樹脂、ポリフェニレンエーテル樹脂、アクリロニトリルブタジエンスチレン共重合体（ＡＢＳ樹脂）などがある。
前記補強材は配線基板の基板主面に接合されるが、接合の手法は特に限定されることはなく、補強材を形成している材料の性質、形状等に合った周知の手法を採用することができる。例えば、補強材の接合面を、前記基板主面に対して接着剤を介して接合することが好ましい。このようにすれば、配線基板に対して補強材を確実かつ容易に接合することができる。なお、接着剤としては、アクリル系接着剤、エポキシ系接着剤、シアノアクリレート系接着剤、ゴム系接着剤などが挙げられる。
第１の実施の形態の半導体パッケージの概略構成を示す概略断面図。 第１の実施の形態の半導体パッケージを示す概略平面図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 スティフナ付き配線基板の製造方法を示す説明図。 分割片の位置ズレした状態を示す説明図。 第２の実施の形態の半導体パッケージを示す概略平面図。 第２の実施の形態の半導体パッケージを示す要部断面図。 別の実施の形態のスティフナを示す斜視図。 別の実施の形態のスティフナを示す斜視図。 別の実施の形態のスティフナを示す平面図。 別の実施の形態のスティフナを示す平面図。 別の実施の形態のスティフナを示す平面図。 別の実施の形態のスティフナを示す平面図。 従来技術の半導体パッケージを示す斜視図。 従来技術のスティフナを示す平面図。
［第１の実施の形態］
以下、本発明を補強材付き配線基板に具体化した第１の実施の形態を図面に基づき詳細に説明する。
図１及び図２に示されるように、本実施の形態の半導体パッケージ１０は、スティフナ付き配線基板１１（補強材付き配線基板）と、ＩＣチップ２１（チップ部品）とからなるＢＧＡ（ボールグリッドアレイ）である。なお、半導体パッケージ１０の形態は、ＢＧＡのみに限定されず、例えばＰＧＡ（ピングリッドアレイ）やＬＧＡ（ランドグリッドアレイ）等であってもよい。ＩＣチップ２１は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．８ｍｍの矩形平板状であって、熱膨張係数が４．２ｐｐｍ／℃のシリコンからなる。
スティフナ付き配線基板１１は、配線基板４０と、補強材である配線基板用スティフナ（以下「スティフナ」という）３１とを備えている。本実施の形態の配線基板４０は、基板主面４１及び基板裏面４２を有し、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ０．４ｍｍの平面視略矩形状に形成されている。また、配線基板４０は、コア基板を含まずに形成されたコアレス配線基板であって、エポキシ樹脂からなる４層の樹脂絶縁層４３，４４，４５，４６と銅からなる導体層５１とを交互に積層した構造を有する。本実施の形態の配線基板４０において、樹脂絶縁層４３〜４６の熱膨張係数は約３０ｐｐｍ／℃となっており、導体層５１の熱膨張係数は約１７ｐｐｍ／℃となっている。なお、熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。
図１に示されるように、配線基板４０の基板主面４１上（第４層の樹脂絶縁層４６の表面上）には、端子パッド５２（主面側接続端子）がアレイ状に配置されている。さらに、端子パッド５２の表面上には、複数の主面側はんだバンプ５４が配設されている。各主面側はんだバンプ５４は、前記ＩＣチップ２１の面接続端子２２に電気的に接続されている。即ち、ＩＣチップ２１は、配線基板４０の基板主面４１側に搭載されている。なお、各端子パッド５２及び各主面側はんだバンプ５４が形成されている領域は、ＩＣチップ２１を搭載可能なＩＣチップ搭載領域２３である。
一方、配線基板４０の基板裏面４２上（第１層の樹脂絶縁層４３の下面上）には、ＢＧＡ用パッド５３がアレイ状に配設されている。また、各ＢＧＡ用パッド５３の表面上には、マザーボード接続用の複数の裏面側はんだバンプ５５が配設されており、各裏面側はんだバンプ５５により、配線基板４０は図示しないマザーボード上に実装される。
各樹脂絶縁層４３〜４６には、それぞれビア穴５６及びビア導体５７が設けられている。各ビア穴５６は、円錐台形状をなし、各樹脂絶縁層４３〜４６に対してＹＡＧレーザまたは炭酸ガスレーザを用いた穴あけ加工を施すことで形成される。各ビア導体５７は、基板裏面４２側（図１では下方向）に行くに従って拡径した導体であって、各導体層５１、前記端子パッド５２及びＢＧＡ用パッド５３を相互に電気的に接続している。
図１及び図２に示されるように、前記スティフナ３１は、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ２．０ｍｍの矩形枠状体であって、４個の分割片３６からなる。各分割片３６は、枠内面３７から枠外面３８にわたって延びるスリット３９を介して完全に分割されている。本実施の形態のスティフナ３１において、各分割片３６を分割しているスリット３９は、４箇所にて直角に曲がったクランク形状となっている。各分割片３６の連結部分においては、一方の分割片３６の凹部に他方の分割片３６の凸部を嵌め込むようにして、各分割片３６が配置されている。
なお、スティフナ３１（分割片３６）は、金属材料（例えば、銅）を用いて配線基板４０よりも厚く形成されている。従って、スティフナ３１（分割片３６）は、配線基板４０よりも高剛性となっている。さらに、スティフナ３１の熱膨張係数は、約１７ｐｐｍ／℃であり、配線基板４０を構成する樹脂絶縁層４３〜４６の熱膨張係数（約３０ｐｐｍ／℃）よりも小さい値となっている。
スティフナ３１は、配線基板４０に接合される接合面３２と、接合面３２の反対側に位置する非接合面３３とを有している。接合面３２は、基板主面４１の外周部（即ち、基板主面４１において前記ＩＣチップ搭載領域２３を除く領域）に面接触可能となっている。また、スティフナ３１には、接合面３２の中央部及び非接合面３３の中央部にて開口する平面視で矩形状の開口部３５が貫通形成されている。開口部３５は、端子パッド５２及び前記主面側はんだバンプ５４を露出させるようになっている。具体的に言うと、開口部３５は、縦２０ｍｍ×横２０ｍｍで、四隅に半径１．５ｍｍのアールを有する断面略正方形状の孔である。
そして図１に示されるように、スティフナ３１を構成する各分割片３６の接合面３２は、基板主面４１の外周部に対して接着剤３０（例えば、エポキシ系接着剤）を介して面接合（接合固定）される。このようにスティフナ付き配線基板１１を構成すれば、スティフナ３１により配線基板１１に高い剛性を付与することができる。
次に、スティフナ付き配線基板１１の製造方法について説明する。
準備工程において、配線基板４０及びスティフナ３１を作製し、あらかじめ準備しておく。
配線基板４０は、以下の配線基板作製工程を経て作製される。配線基板作製工程では、まず、図３に示されるように、ガラスエポキシ基板などの十分な強度を有する支持基板７０を準備する。次に、支持基板７０上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を貼り付けて下地樹脂絶縁層７１を形成することにより、支持基板７０及び下地樹脂絶縁層７１からなる基材６９を得る。そして、図４に示されるように、基材６９の片面（具体的には下地樹脂絶縁層７１の上面）に、積層金属シート体７２を配置する。ここで、下地樹脂絶縁層７１上に積層金属シート体７２を配置することにより、以降の製造工程で積層金属シート体７２が下地樹脂絶縁層７１から剥がれない程度の密着性が確保される。積層金属シート体７２は、２枚の銅箔７３，７４を剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき）を介して各銅箔７３，７４を積層することで積層金属シート体７２が形成されている。
その後、図５に示されるように、積層金属シート体７２を包むようにシート状の絶縁樹脂基材７５を配置し、真空圧着熱プレス機（図示略）を用いて真空下にて加圧加熱することにより、絶縁樹脂基材７５を硬化させて第４層の樹脂絶縁層４６を形成する。ここで、樹脂絶縁層４６は、積層金属シート体７２と密着するとともに、その積層金属シート体７２の周囲領域において下地樹脂絶縁層７１と密着することで、積層金属シート体７２を封止する。
そして、図６に示されるように、レーザ加工を施すことによって樹脂絶縁層４６の所定の位置にビア穴５６を形成し、次いで各ビア穴５６内のスミアを除去するデスミア処理を行う。その後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴５６内にビア導体５７を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層４６上に導体層５１をパターン形成する（図７参照）。
また、第１層〜第３層の樹脂絶縁層４３〜４５及び導体層５１についても、上述した第４層の樹脂絶縁層４６及び導体層５１と同様の手法によって形成し、樹脂絶縁層４６上に積層していく。以上の工程によって、基材６９上に積層金属シート体７２、樹脂絶縁層４３〜４６及び導体層５１を積層した積層体８０を形成する（図８参照）。なお図８に示されるように、積層体８０において積層金属シート体７２上に位置する領域が、配線基板４０となるべき配線積層部８１となる。
この積層体８０をダイシング装置（図示略）により切断し、積層体８０における配線積層部８１の周囲領域を除去する。この際、図８に示すように、配線積層部８１とその周囲部８２との境界において、配線積層部８１の下方にある基材６９（支持基板７０及び下地樹脂絶縁層７１）ごと切断する。この切断によって、樹脂絶縁層４６にて封止されていた積層金属シート体７２の外縁部が露出した状態となる。つまり、周囲部８２の除去によって、下地樹脂絶縁層７１と樹脂絶縁層４６との密着部分が失われる。この結果、配線積層部８１と基材６９とは積層金属シート体７２のみを介して連結した状態となる。
ここで、図９に示されるように、積層金属シート体７２における２枚の銅箔７３，７４の界面にて剥離して、配線積層部８１を基材６９から分離する。そして、図１０に示されるように、配線積層部８１（樹脂絶縁層４６）の下面上にある銅箔７３に対してエッチングによるパターニングを行うことにより、最表層の樹脂絶縁層４６上に端子パッド５２を形成する。
続くはんだバンプ形成工程では、最表層の樹脂絶縁層４６上に形成された複数の端子パッド５２上に、ＩＣチップ接続用の主面側はんだバンプ５４を形成する（図１１参照）。具体的には、図示しないはんだボール搭載装置を用いて各端子パッド５２上にはんだボールを配置した後、はんだボールを所定の温度に加熱してリフローすることにより、各端子パッド５２上に主面側はんだバンプ５４を形成する。同様に、樹脂絶縁層４３上に形成された複数のＢＧＡ用パッド５３上に、裏面側はんだバンプ５５を形成する。
また、スティフナ製造工程において、従来周知の切断加工装置を用いて銅板等を切断することにより、スティフナ３１を構成する各分割片３６が加工される。ここで、各分割片３６は、全て同一形状の部材であって、一端に凹部が設けられるとともに他端に凸部が設けられた略Ｌ字形状に加工される。
接合工程では、配線基板４０の基板主面４１にスティフナ３１（分割片３６）を接着する。具体的には、図１２に示されるように、スティフナ３１を構成する４つの分割片３６の接合面３２に接着剤３０を塗布した後、配線基板４０の基板主面４１上に分割片３６を配置し、接合面３２を基板主面４１に接触させる。なおこのとき、各分割片３６の連結部分において一方の分割片３６の凹部に他方の分割片３６の凸部を嵌め込むようにして、矩形枠状のスティフナ３１となるよう各分割片３６を配置させる。そして、この状態で、例えば１５０℃程度で加熱処理（キュア）を行って接着剤３０を固化させれば、加熱処理後に接着剤３０が室温まで冷却されるとともに、スティフナ３１の各分割片３６が基板主面４１に対して接着剤３０を介して接合固定される（図１３参照）。
その後、配線基板４０のＩＣチップ搭載領域２３にＩＣチップ２１を載置する。このとき、ＩＣチップ２１側の面接続端子２２と、配線基板４０側の主面側はんだバンプ５４とを位置合わせするようにする。そして、加熱して各主面側はんだバンプ５４をリフローすることにより、面接続端子２２と主面側はんだバンプ５４とが接合され、配線基板４０にＩＣチップ２１が搭載される（図１参照）。
従って、本実施の形態によれば以下の効果を得ることができる。
（１）本実施の形態のスティフナ付き配線基板１１では、スティフナ３１を複数の分割片３６で構成し、スティフナ３１にクランク形状のスリット３９を設けることにより、スティフナ３１と配線基板４０との熱膨張係数差に起因して加わる熱応力を緩和することができる。また、スリット３９がクランク形状であるので、熱応力を緩和するために個々の分割片３６の位置がずれたとしても、スティフナ３１の面方向にて各分割片３６の一部が重なり合うこととなる（図１４参照）。そして、各分割片３６の重なり合う部分によって、配線基板４０の反りを確実に防止することができる。従って、本実施の形態のスティフナ付き配線基板１１では、ＩＣチップ２１を確実に搭載することができ、製品の歩留まりが向上してその信頼性を確保することができる。
（２）本実施の形態のスティフナ付き配線基板１１では、スティフナ３１を構成する４つの分割片３６が全て同一の形状であるので、異なる形状の分割片でスティフナ３１を構成する場合と比較して、製造コストを抑えることができる。また、スティフナ付き配線基板１１において、その中心点を基準とした対称位置に各分割片３６が配置されているので、配線基板１１の反りをより確実に防止することができる。
［第２の実施の形態］
次に、本発明を具体化した第２の実施の形態を図面に基づき説明する。図１５は、本実施の形態の半導体パッケージ１０Ａを示す平面図であり、図１６は、半導体パッケージ１０Ａを示す要部断面図である。本実施の形態では、スティフナ３１Ａを形成する分割片３６Ａの形状が第１の実施の形態と異なる。
図１５に示されるように、本実施の形態のスティフナ３１Ａは、４つの分割片３６Ａによって矩形枠状に形成されている。このスティフナ３１Ａにおいて、枠内面３７から枠外面３８にわたって延びる直線的な形状のスリット３９Ａが形成されている。各スリット３９Ａは、スティフナ３１Ａの各辺の中央部において各辺と直交する方向に形成されている。
また、図１６に示されるように、各スリット３９Ａは、配線基板４０Ａとの接合面３２側のスリット幅よりも非接合面３３側のスリット幅が大きくなるよう設定されている。さらに、配線基板４０Ａにおいて、スリット３９Ａが形成された箇所に対応する位置には、樹脂絶縁層４４〜４６の複数層にわたりプレーン状導体層５１Ａが配置されている。プレーン状導体層５１Ａは、ビア導体５７に接続されておらず電気的な機能を有さないダミーの導体層である。
本実施の形態のようにスティフナ付き配線基板１１Ａを構成すると、スティフナ３１Ａの接合面３２の面積を十分に確保することでき、スティフナ３１Ａを配線基板４０Ａに確実に固定することができる。また、スティフナ３１Ａにおいてスリット３９Ａが形成される部分は剛性が低くなるが、配線基板４０Ａの複数層にプレーン状導体層５１Ａを設けることによって剛性が低くなる部分を補強することができる。このため、補強材付き配線基板１１Ａの剛性を十分に確保することができる。
なお、本発明の各実施の形態は以下のように変更してもよい。
・上記各実施の形態において、スティフナ３１，３１Ａを構成する各分割片３６，３６Ａの形状や個数を適宜変更してもよい。図１７〜図２２にはその一例を示している。具体的には、上記第１の実施の形態において、スティフナ３１の上方向から見たスリット３９の形状がクランク状となるよう各分割片３６が形成されるものであったが、図１７に示すスティフナ３１Ｂでは、その側面から見たスリット３９Ｂの形状がクランク状となるよう各分割辺３６Ｂが形成されている。
また、上記第２の実施の形態のスティフナ３１Ａでは、各辺に垂直に交わるスリット３９Ａを介して分割するよう各分割片３６Ａが形成されるものであったが、図１８のスティフナ３１Ｃや図１９のスティフナ３１Ｄのように、各辺に対して傾斜したスリット３９Ｃ，３９Ｄを介して分割するよう各分割片３６Ｃ，３６Ｄが形成されていてもよい。さらに、図２０のスティフナ３１Ｅのように、コーナ部に設けられたスリット３９Ｅを介して分割するよう各分割片３６Ｅを形成してもよい。
また、上記各実施の形態のスティフナ３１，３１Ａ〜３１Ｅは、４つの分割片３６，３６Ａ〜３６Ｅにて構成されるものであったが、図２１に示されるスティフナ３１ＦのようにＬ字形状の２つの分割片３６Ｆにて構成されるものでもよい。勿論、３つや５つ以上の分割片にてスティフナを構成してもよい。
さらに、上記各実施の形態のスティフナ３１，３１Ａ〜３１Ｆは、同一形状の分割片３６，３６Ａ〜３６Ｆにて構成されるものであったが、図２２のスティフナ３１Ｇのように、形状の異なる分割片３６Ｇ,３６Ｈにて構成されるものでもよい。なお、分割片３６Ｇ,３６Ｈは、同じ幅を有し、かつ長さが異なる矩形状の部材である。
・上記実施の形態のスティフナ付き配線基板１１では、銅からなるスティフナ３１を用いたが、銅以外の金属製のスティフナを用いてもよいし、セラミック製のスティフナや樹脂製のスティフナを用いてもよい。さらに、樹脂材料からなる基材の表面に金属板やセラミック板を貼り付けてなるスティフナを用いてもよい。
・上記実施の形態では、完全に分割された複数の分割片３６を配線基板４０に接合することでスティフナ３１を形成するものであったが、これに限定されるものではない。例えば、矩形枠状に形成されたスティフナを配線基板４０に接合した後に、スティフナを切断することで個々の分割片に分割してもよい。またこの場合、各分割片を完全に分割するのではなく、スリット形成部位において一部が繋がった状態でスティフナを形成しておき、スティフナを接合した後にその繋がっている部分を切断するようにしてもよい。
１１,１１Ａ…補強材付き配線基板としてのスティフナ付き配線基板
２１…チップ部品としてのＩＣチップ
３１,３１Ａ〜３１Ｇ…補強材としてのスティフナ
３２…接合面
３３…非接合面
３５…開口部
３６,３６Ａ〜３６Ｈ…分割片
３７…枠内面
３８…枠外面
３９,３９Ａ〜３９Ｅ…スリット
４０,４０Ａ…配線基板
４１…基板主面
４２…基板裏面
４３〜４６…樹脂絶縁層
５１…導体層
５１Ａ…プレーン状導体層
５２…主面側接続端子としての端子パッド

Claims (5)

  1. 基板主面及び基板裏面を有し、コア基板を含まずに複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品の端子を面接続するための複数の主面側接続端子が前記基板主面上に配設された矩形板状の配線基板と、
    前記基板主面側にのみ接合され、前記複数の主面側接続端子を露出させる開口部が貫通形成された矩形枠状体からなる補強材と
    を備える補強材付き配線基板であって、
    前記補強材は、枠内面から枠外面にわたって延びるスリットを介して分割された複数の分割片からなり、前記配線基板に接合される接合面とその反対側に位置する非接合面とを有するとともに、前記非接合面側のスリット幅のほうが前記接合面側のスリット幅よりも大きくなるように設定されている
    ことを特徴とする補強材付き配線基板。
  2. 基板主面及び基板裏面を有し、コア基板を含まずに複数の樹脂絶縁層及び複数の導体層を積層してなる構造を有し、チップ部品の端子を面接続するための複数の主面側接続端子が前記基板主面上に配設された矩形板状の配線基板と、
    前記基板主面側にのみ接合され、前記複数の主面側接続端子を露出させる開口部が貫通形成された矩形枠状体からなる補強材と
    を備える補強材付き配線基板であって、
    前記補強材は、枠内面から枠外面にわたって延びるスリットを介して分割された複数の分割片からなり、
    前記配線基板において前記スリットが形成された箇所に対応する位置には、複数層にわたりプレーン状導体層が配置されている
    ことを特徴とする補強材付き配線基板。
  3. 前記スリットは非直線的な形状であることを特徴とする請求項１または２に記載の補強材付き配線基板。
  4. 前記スリットはクランク形状であることを特徴とする請求項１または２に記載の補強材付き配線基板。
  5. 前記補強材は、前記配線基板に接合される接合面とその反対側に位置する非接合面とを有するとともに、前記非接合面側のスリット幅のほうが前記接合面側のスリット幅よりも大きくなるように設定されていることを特徴とする請求項２乃至４のいずれか１項に記載の補強材付き配線基板。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI246760B (en) * 2004-12-22 2006-01-01 Siliconware Precision Industries Co Ltd Heat dissipating semiconductor package and fabrication method thereof
JP5566720B2 (ja) * 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
US8217500B1 (en) * 2010-05-07 2012-07-10 Altera Corporation Semiconductor device package
US8284561B2 (en) * 2010-08-05 2012-10-09 Advanced Semiconductor Engineering, Inc. Embedded component package structure
EP2427034A1 (en) * 2010-09-03 2012-03-07 Long Jing International Technology Enterprise Co., Ltd. Anti-deflection structure for flexible circuit board
JP2013214568A (ja) * 2012-03-30 2013-10-17 Fujitsu Ltd 配線基板及び配線基板の製造方法
CN103429013B (zh) * 2012-05-16 2016-05-18 北大方正集团有限公司 多层印制线路板及其制作方法
TWI586230B (zh) * 2012-07-18 2017-06-01 鐘化股份有限公司 補強板一體型軟性印刷基板
CN103700656A (zh) * 2012-09-27 2014-04-02 国碁电子(中山)有限公司 厚膜混合电路结构及制造方法
TWI473552B (zh) * 2012-11-21 2015-02-11 Unimicron Technology Corp 具有元件設置區之基板結構及其製程
US9202782B2 (en) 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
JP2014229761A (ja) * 2013-05-23 2014-12-08 株式会社東芝 電子機器
EP3065514A4 (en) * 2013-10-30 2017-04-26 Kyocera Corporation Wiring board and mounting structure using same
JP2015211162A (ja) * 2014-04-28 2015-11-24 旭硝子株式会社 ガラス部材の製造方法、ガラス部材、およびガラスインターポーザ
US20160073493A1 (en) * 2014-09-05 2016-03-10 Andrew KW Leung Stiffener ring for circuit board
JP2016082163A (ja) * 2014-10-21 2016-05-16 イビデン株式会社 プリント配線板
US9818682B2 (en) * 2014-12-03 2017-11-14 International Business Machines Corporation Laminate substrates having radial cut metallic planes
WO2018131189A1 (ja) * 2017-01-16 2018-07-19 シャープ株式会社 配線基板及びこれを用いた固体撮像装置
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
US10629545B2 (en) * 2017-03-09 2020-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US10950535B2 (en) * 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10685922B2 (en) * 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
JP7173728B2 (ja) * 2017-10-26 2022-11-16 日東電工株式会社 撮像素子実装基板
JP2019121763A (ja) * 2018-01-11 2019-07-22 イビデン株式会社 プリント配線板およびその製造方法
US10636746B2 (en) * 2018-02-26 2020-04-28 International Business Machines Corporation Method of forming an electronic package
US11227841B2 (en) * 2018-06-28 2022-01-18 Intel Corporation Stiffener build-up layer package
CN111599687B (zh) * 2019-02-21 2022-11-15 奥特斯科技(重庆)有限公司 具有高刚度的超薄部件承载件及其制造方法
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
CN113035813B (zh) * 2021-03-02 2022-07-19 华进半导体封装先导技术研发中心有限公司 一种芯片封装结构及芯片封装方法
US12035475B2 (en) * 2021-05-07 2024-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package with stress reduction design and method for forming the same
JP2023069417A (ja) * 2021-11-05 2023-05-18 日東電工株式会社 再配線基板およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5778523A (en) * 1996-11-08 1998-07-14 W. L. Gore & Associates, Inc. Method for controlling warp of electronic assemblies by use of package stiffener
JP2924840B2 (ja) 1997-02-13 1999-07-26 日本電気株式会社 Ｔａｐｅ−ＢＧＡタイプの半導体装置
JPH11345890A (ja) * 1998-06-03 1999-12-14 Fujitsu Ltd 半導体装置
JP2002026500A (ja) 2000-07-05 2002-01-25 Ngk Spark Plug Co Ltd 配線基板
JP4427874B2 (ja) 2000-07-06 2010-03-10 住友ベークライト株式会社 多層配線板の製造方法および多層配線板
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
JP4894347B2 (ja) * 2006-04-28 2012-03-14 凸版印刷株式会社 半導体集積回路素子搭載用基板および半導体装置
JP5280032B2 (ja) * 2007-09-27 2013-09-04 新光電気工業株式会社 配線基板
US7619308B1 (en) * 2008-05-02 2009-11-17 Sun Microsystems, Inc. Multi-lid semiconductor package

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