JP5079059B2 - 多層配線基板 - Google Patents

多層配線基板 Download PDF

Info

Publication number
JP5079059B2
JP5079059B2 JP2010173305A JP2010173305A JP5079059B2 JP 5079059 B2 JP5079059 B2 JP 5079059B2 JP 2010173305 A JP2010173305 A JP 2010173305A JP 2010173305 A JP2010173305 A JP 2010173305A JP 5079059 B2 JP5079059 B2 JP 5079059B2
Authority
JP
Japan
Prior art keywords
main surface
resin insulation
resin
insulation layer
surface side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010173305A
Other languages
English (en)
Other versions
JP2012033790A5 (ja
JP2012033790A (ja
Inventor
真之介 前田
訓 平野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Spark Plug Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2010173305A priority Critical patent/JP5079059B2/ja
Priority to TW100126899A priority patent/TWI461117B/zh
Priority to US13/195,290 priority patent/US8530751B2/en
Priority to KR1020110076655A priority patent/KR101322126B1/ko
Priority to CN201110225099.1A priority patent/CN102347287B/zh
Publication of JP2012033790A publication Critical patent/JP2012033790A/ja
Publication of JP2012033790A5 publication Critical patent/JP2012033790A5/ja
Application granted granted Critical
Publication of JP5079059B2 publication Critical patent/JP5079059B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009—Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/041—Solder preforms in the shape of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H05K3/4015—Surface contacts, e.g. bumps using auxiliary conductive elements, e.g. pieces of metal foil, metallic spheres
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties

Description

本発明は、複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有する一方で、両面にビルドアップ層を順次形成していくいわゆるコア基板を製品として有しない多層配線基板に関するものである。
コンピュータのマイクロプロセッサ等として使用されるＩＣチップは、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード（母基板）上に搭載するという手法が採用される。
この種のパッケージを構成するＩＣチップ搭載用配線基板としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている。この多層配線基板においては、コア基板として、例えば、補強繊維に樹脂を含浸させた樹脂基板（ガラスエポキシ基板など）が用いられている。そして、コア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成される。つまり、多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線（具体的には、スルーホール導体など）が貫通形成されている。
ところで近年では、ＩＣチップの高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、多層配線基板を、コア基板を含まないコアレス配線基板とすることが提案されている。コアレス配線基板は、比較的厚いコア基板を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、ＩＣチップを高速で動作させることが可能となる。
ところが、ＩＣチップは、熱膨張係数が２．０ｐｐｍ／℃〜５．０ｐｐｍ／℃程度の半導体材料（例えばシリコン等）を用いて形成されている。一方、多層配線基板は、全体の熱膨張係数が３０ｐｐｍ／℃程度の樹脂材料等を用いて形成されているため、ＩＣチップよりも熱膨張係数が大きくなっている。その結果、ＩＣチップと多層配線基板との接続に用いたはんだが冷却される際に、ＩＣチップの材料と多層配線基板の材料との熱膨張係数差に起因する熱応力の影響を受けて、接続部分にクラックが起こり、オープン不良などが生じやすくなるという問題がある。つまり、上記のような多層配線基板を構成した場合、高い歩留まりや信頼性を実現できないという問題が生じる。
そこで、多層配線基板とＩＣチップとの間に、インターポーザを介在させる技術が提案されている（例えば特許文献１参照）。このようにすれば、多層配線基板とＩＣチップとの熱膨張係数差が小さくなり、多層配線基板とＩＣチップとの接続部分にクラックが生じにくくなるため、歩留まりが高くなり、信頼性が向上する。
特開２００８−１１８１５５号公報（図１等）
しかしながら、多層配線基板の上面側は、一部のみがＩＣチップとの接続面となっている一方、多層配線基板の裏面側は、全体がマザーボードとの接続面になっている。このため、多層配線基板とＩＣチップとの接続部分にかかる熱応力よりも、多層配線基板とマザーボードとの接続部分にかかる熱応力のほうが大きくなる。しかも、多層配線基板とＩＣチップとの間には、アンダーフィル材が充填されていたり、上記のようなインターポーザが介在していたりするため、多層配線基板とＩＣチップとの接続部分にかかる熱応力は、アンダーフィル材やインターポーザによって緩和されるようになる。以上のことから、多層配線基板とＩＣチップとの接続部分よりも、多層配線基板とマザーボードとの接続部分のほうが、熱膨張係数差に起因する熱応力の影響が大きくなる。
本発明は上記の課題に鑑みてなされたものであり、その目的は、ＩＣチップや母基板との接続部分におけるクラックの発生を防止することにより、信頼性を向上させることができる多層配線基板を提供することにある。
そして上記課題を解決するための手段（手段１）としては、複数の樹脂絶縁層及び複数の導体層を交互に積層した多層化した積層構造体を有し、前記積層構造体の第１主面側には、接続対象がＩＣチップである複数のＩＣチップ接続端子が配置され、前記積層構造体の第２主面側には、接続対象が母基板である複数の母基板接続端子が配置され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、いずれも前記第２主面側から前記第１主面側に向かうに従って拡径した形状、または、いずれも前記第１主面側から前記第２主面側に向かうに従って拡径した形状を有するビア導体により接続されている多層配線基板であって、前記複数の樹脂絶縁層は、樹脂絶縁材料を主体としたビルドアップ材によって形成された第１の樹脂絶縁層と、前記第１の樹脂絶縁層よりも多量の無機材料を含有しかつ前記第１の樹脂絶縁層よりも熱膨張係数が小さいビルドアップ材によって形成された第２の樹脂絶縁層とを含み、前記第２の樹脂絶縁層は、無機フィラー及び無機繊維クロスの少なくとも一方を前記無機材料として含有しており、前記第１主面側の最外層の樹脂絶縁層及び前記第２主面側の最外層の樹脂絶縁層の少なくとも一方は、前記第１の樹脂絶縁層であり、前記積層構造体の厚さ方向における中央に、複数の前記第２の樹脂絶縁層からなる積層体が配置され、前記積層体の前記第１主面側に、前記第１の樹脂絶縁層を介して前記第２の樹脂絶縁層がさらに積層され、前記積層構造体を厚さ方向に切断した切断面において、前記第１主面との距離及び前記第２主面との距離が互いに等しくなる箇所に設定された仮想線と前記第２主面に属する線分との間の領域に占める前記第２の樹脂絶縁層の厚さの比率が、前記仮想線と前記第１主面に属する線分との間の領域に占める前記第２の樹脂絶縁層の厚さの比率よりも大きくなっており、前記積層構造体には、前記第２主面側が凸となる反りが生じており、前記第１主面側に、前記複数のＩＣチップ接続端子を露出させるとともに、平面視で全体として枠状をなす補強材が接合されることを特徴とする多層配線基板がある。
また、上記課題を解決するための別の手段（手段２）としては、複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有し、前記積層構造体の第１主面側には、接続対象がＩＣチップである複数のＩＣチップ接続端子が配置され、前記積層構造体の第２主面側には、接続対象が母基板である複数の母基板接続端子が配置され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、前記第１主面側または前記第２主面側に向かうに従って拡径したビア導体により接続されている多層配線基板であって、前記複数の樹脂絶縁層は、樹脂絶縁材料を主体としたビルドアップ材によって形成された第１の樹脂絶縁層と、前記第１の樹脂絶縁層よりも多量の無機材料を含有しかつ前記第１の樹脂絶縁層よりも熱膨張係数が小さいビルドアップ材によって形成された第２の樹脂絶縁層とを含み、前記積層構造体を厚さ方向に切断した切断面において、前記第１主面との距離及び前記第２主面との距離が互いに等しくなる箇所に設定された仮想線と前記第２主面に属する線分との間の領域に前記第２の樹脂絶縁層を配置する一方、前記仮想線と前記第１主面に属する線分との間の領域に前記第２の樹脂絶縁層を配置せず、前記積層構造体には、前記第２主面側が凸となる反りが生じていることを特徴とする多層配線基板がある。
従って、上記手段１，２に記載の発明によると、積層構造体が、第１の樹脂絶縁層と、第１の樹脂絶縁層よりも熱膨張係数が小さいビルドアップ材によって形成された第２の樹脂絶縁層とによって構成されている。よって、樹脂絶縁層の全てが第１の樹脂絶縁層である場合と比較して、積層構造体の熱膨張係数が小さくなる。これに伴い、積層構造体の熱膨張係数がＩＣチップ及び母基板の熱膨張係数よりも大きい場合には、樹脂絶縁層の全てが第１の樹脂絶縁層である場合と比較して、積層構造体とＩＣチップとの熱膨張係数差や、積層構造体と母基板との熱膨張係数差が小さくなる。その結果、熱膨張係数差に起因する熱応力の影響が軽減されるため、積層構造体とＩＣチップとの接続部分や、積層構造体と母基板との接続部分におけるクラックの発生を防止することができる。
さらに、手段１に記載の発明によれば、上記の仮想線と第２主面に属する線分との間の領域に占める第２の樹脂絶縁層の厚さの比率が、仮想線と第１主面に属する線分との間の領域に占める第２の樹脂絶縁層の厚さの比率よりも大きくなっている。また、手段２に記載の発明によれば、仮想線と第２主面に属する線分との間の領域に第２の樹脂絶縁層が配置される一方、仮想線と第１主面に属する線分との間の領域には第２の樹脂絶縁層は配置されていない。その結果、手段１，２に記載の発明の両方において、積層構造体の第２主面側の熱膨張係数が積層構造体の第１主面側の熱膨張係数よりも小さくなるため、積層構造体の熱膨張係数が母基板の熱膨張係数よりも大きい場合には、積層構造体の第２主面側の熱膨張係数を、母基板の熱膨張係数に近付けることができる。よって、積層構造体と母基板との熱膨張係数差がよりいっそう小さくなるため、熱膨張係数差に起因する熱応力の影響がより一層軽減される。その結果、一般的に母基板との接続面積が大きく、アンダーフィル材などが存在しないためにクラックが発生しやすい部分（積層構造体と母基板との接続部分）において、クラックの発生を確実に防止することができる。ゆえに、歩留まりが高くなり、多層配線基板の信頼性が向上する。
しかも、手段１，２に記載の発明では、敢えて第２主面側が凸となる反りが生じている積層構造体を作製している。このため、積層構造体の熱膨張係数がＩＣチップの熱膨張係数よりも大きい場合には、積層構造体側のＩＣチップ接続端子にＩＣチップを接続した際に、ＩＣチップの材料と積層構造体の材料との熱膨張係数差に起因する熱応力の影響を受けて、積層構造体が第１主面側に反るようになる。その結果、積層構造体の第２主面側が凸となる反りが矯正される。よって、ＩＣチップ接続後に反りのない多層配線基板を作製することができる。
ここで、「ＩＣチップ」とは、主としてコンピュータのマイクロプロセッサ等として使用される素子をいう。また、「熱膨張係数」とは、厚さ方向（Ｚ方向）に対して垂直な方向（ＸＹ方向）の熱膨張係数のことを意味し、０℃〜１００℃間のＴＭＡ（熱機械分析装置）にて測定した値のことをいう（以下、同じ）。「ＴＭＡ」とは、熱機械的分析をいい、例えばＪＰＣＡ−ＢＵ０１に規定されるものをいう。
第１の樹脂絶縁層を形成するビルドアップ材の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。
一方、第２の樹脂絶縁層は、第１の樹脂絶縁層よりも熱膨張係数が小さいビルドアップ材によって形成される。第２の樹脂絶縁層を形成するビルドアップ材の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。
また、第２の樹脂絶縁層を形成するビルドアップ材は、第１の樹脂絶縁層よりも多量の無機材料を含有する。ここで、無機材料の好適例としては、セラミック材料、金属材料、ガラス材料などを挙げることができる。セラミック材料としては、例えばアルミナ、ガラスセラミック、結晶化ガラス等の低温焼成材料、窒化アルミニウム、炭化珪素、窒化珪素などがある。また、金属材料としては、鉄、金、銀、銅、銅合金、鉄ニッケル合金、珪素、ガリウム砒素などがある。なお、無機材料が金属材料であれば、静電気やノイズ源からの電磁波を樹脂絶縁層によって遮蔽することができる。また、第２の樹脂絶縁層は、無機フィラー及び無機繊維クロスの少なくとも一方を無機材料として含有していることが好ましい。無機材料が無機繊維クロスであれば、樹脂絶縁層自体、ひいては積層構造体により高い剛性を付与することができる。また、無機材料が無機フィラーであれば、第２の樹脂絶縁層や第１の樹脂絶縁層が無機材料を含有していたとしても、樹脂絶縁層の加工が容易になる。ここで、無機フィラーとしては、セラミックフィラー、金属フィラー、ガラスフィラー等が挙げられる。また、無機繊維クロスとしては、ガラスクロス（ガラス織布やガラス不織布）、金属繊維、紙等が挙げられる。
なお、第１の樹脂絶縁層の厚さ及び第２の樹脂絶縁層の厚さは、互いに異なっていてもよいし、互いに等しくてもよい。第１の樹脂絶縁層の厚さと第２の樹脂絶縁層の厚さとが互いに異なっていれば、含有される無機材料の量などに応じて樹脂絶縁層の強度を調節しやすくなる。一方、第１の樹脂絶縁層の厚さと第２の樹脂絶縁層の厚さとが互いに等しければ、第１の樹脂絶縁層及び第２の樹脂絶縁層の両方に対して、同じ加工条件でビア導体を形成することができる。
また、第１主面側の最外層の樹脂絶縁層及び第２主面側の最外層の樹脂絶縁層の少なくとも一方は、第１の樹脂絶縁層であることが好ましい。即ち、第２の樹脂絶縁層は、最外層の樹脂絶縁層よりも内層にある樹脂絶縁層であることが好ましい。仮に、最外層の樹脂絶縁層が第２の樹脂絶縁層であると、第２の樹脂絶縁層に無機繊維クロスが含有される場合に第１主面や第２主面に繊維が露出する可能性があるため、第１主面上に平坦なＩＣチップ接続端子を形成したり第２主面上に平坦な母基板接続端子を形成したりする場合には好ましくない。また、最外層の樹脂絶縁層にビア導体用のビア穴を形成する場合、樹脂絶縁層に含有される無機繊維クロスを貫通させるためには、レーザーの出力を高めに設定する必要があるため、好ましい断面形状のビア穴を形成するのに不利である。しかも、ビア穴の内周面には繊維が露出するため、ビア穴内にビア導体を形成したとしても、ビア穴内にビア導体の材料を完全に充填できない可能性がある。この場合、複数の導体層をビア導体によって導通させることが困難になるため、多層配線基板の信頼性が低下してしまう。
導体層、ＩＣチップ接続端子及び母基板接続端子は主として銅からなり、サブトラクティブ法、セミアディティブ法、フルアディティブ法などといった公知の手法によって形成される。
なお、複数の樹脂絶縁層に形成されたビア導体は、いずれも第２主面側から第１主面側に向かうに従って拡径した形状を有していてもよい。また逆に、複数の樹脂絶縁層に形成されたビア導体は、いずれも第１主面側から第２主面側に向かうに従って拡径した形状を有していてもよい。このようにすると、コア基板を有さないコアレス配線基板を比較的容易に製造することができる。
また、第１主面側に、複数のＩＣチップ接続端子を露出させるとともに、平面視で全体として枠状をなす補強材が接合されていてもよい。このようにした場合、補強材によって積層構造体の反りが抑えられ、積層構造体とＩＣチップとの接合部分にクラックが生じにくくなるため、歩留まりが高くなり、信頼性が向上する。
補強材は、積層構造体を構成する樹脂材料よりも高剛性であることが好ましく、例えば積層構造体を構成する樹脂材料よりもヤング率が高いことが好ましい。その理由は、補強材自体に高い剛性が付与されていれば、それを接合することで積層構造体に高い剛性を付与することができ、外部から加わる応力に対していっそう強くなるからである。また、高い剛性を有する補強材であれば、補強材を薄くしても積層構造体に十分高い剛性を付与することができるため、積層構造体全体の薄肉化を阻害しないからである。
補強材の好適例としては、樹脂材料や金属材料などを挙げることができる。金属材料としては、銅、鉄、アルミニウム、ステンレスなどがある。また、補強材は積層構造体の第１主面側に接合されるが、接合の手法は特に限定されることはなく、補強材を形成している材料の性質、形状等にあった周知の手法を採用することができる。
本実施形態における多層配線基板の概略構成を示す断面図。 多層配線基板を示す要部断面図。 多層配線基板の製造方法を示す説明図。 多層配線基板の製造方法を示す説明図。 多層配線基板の製造方法を示す説明図。 多層配線基板の製造方法を示す説明図。 多層配線基板の製造方法を示す説明図。 多層配線基板の製造方法を示す説明図。 多層配線基板の製造方法を示す説明図。 他の実施形態における配線積層部を示す概略断面図。 他の実施形態における配線積層部を示す概略断面図。 他の実施形態における配線積層部を示す概略断面図。
以下、本発明を多層配線基板に具体化した一実施形態を図面に基づき詳細に説明する。
図１，図２に示されるように、多層配線基板１０は、コア基板を含まずに形成されたコアレス配線基板であって、第１主面３１（図１では上面）及び第２主面３２（図１では下面）を有する配線積層部３０（積層構造体）を備えている。本実施形態の配線積層部３０は、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ０．２８ｍｍの平面視略矩形状である。
また、配線積層部３０は、７層の樹脂絶縁層２１，２２，２３，２４，２５，２６，２７と銅からなる６層の導体層２８とを交互に積層して多層化した構造を有している。各樹脂絶縁層２１〜２７は、光硬化性を付与していない樹脂絶縁材料、具体的には熱硬化性エポキシ樹脂の硬化物を主体としたビルドアップ材を用いて形成されている。また、各樹脂絶縁層２１〜２７のうち、第１層，第５層，第７層の樹脂絶縁層２１，２５，２７が第１の樹脂絶縁層となり、第２層，第３層，第４層，第６層の樹脂絶縁層２２，２３，２４，２６が第２の樹脂絶縁層となっている。よって、第１主面３１側の最外層の樹脂絶縁層は第１の樹脂絶縁層（第１の樹脂絶縁層２７）であり、第２主面３２側の最外層の樹脂絶縁層も第１の樹脂絶縁層（第１の樹脂絶縁層２１）である。また、第１の樹脂絶縁層２１，２５，２７及び第２の樹脂絶縁層２２，２３，２６は、第２の樹脂絶縁層２４を挟んで非対称の態様で配置されている。さらに、第２の樹脂絶縁層２４の第１主面３１側の領域Ａ１に配置されている樹脂絶縁層（第２の樹脂絶縁層２６）よりも、第２の樹脂絶縁層２４の第２主面３２側の領域Ａ２に配置されている樹脂絶縁層（第２の樹脂絶縁層２２，２３）の方が多くなっている。即ち、第２の樹脂絶縁層２４は、配線積層部３０の厚さ方向における中央に位置する基準樹脂絶縁層である。なお、第１の樹脂絶縁層２１，２５，２７及び第２の樹脂絶縁層２２〜２４，２６の厚さは、２５μｍ以上４５μｍ以下であることが好ましく、本実施形態ではそれぞれ４０μｍに設定されている。よって、第１の樹脂絶縁層２１，２５，２７の厚さ及び第２の樹脂絶縁層２２〜２４，２６の厚さは互いに等しくなっている。
なお本実施形態では、第２の樹脂絶縁層２２〜２４，２６が無機材料（無機フィラー）としてガラスフィラー２９（図２参照）を含有する一方、第１の樹脂絶縁層２１，２５，２７はガラスフィラー２９を含有していない。即ち、第２の樹脂絶縁層２２〜２４，２６は、第１の樹脂絶縁層２１，２５，２７よりも多量のガラスフィラー２９を含有している。さらに、第２の樹脂絶縁層２２〜２４，２６は、第１の樹脂絶縁層２１，２５，２７よりも熱膨張係数が小さいビルドアップ材によって形成されている。具体的に言うと、第１の樹脂絶縁層２１，２５，２７を形成するビルドアップ材の硬化後の熱膨張係数は４０ｐｐｍ／℃であり、第２の樹脂絶縁層２２〜２４，２６を形成するビルドアップ材の硬化後の熱膨張係数は２０ｐｐｍ／℃である。また、ガラスフィラー２９の熱膨張係数は３ｐｐｍ／℃であり、導体層２８の熱膨張係数は１７ｐｐｍ／℃である。そして、配線積層部３０全体の熱膨張係数は２２ｐｐｍ／℃となる。なお、熱膨張係数は、０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。
図２に示されるように、配線積層部３０を厚さ方向に切断した切断面において、仮想線Ｌと線分Ｌ２との間の領域Ａ２に占める第２の樹脂絶縁層２２〜２４の厚さの比率が、仮想線Ｌと線分Ｌ１との間の領域Ａ１に占める第２の樹脂絶縁層２４，２６の厚さの比率よりも大きくなっている。なお、仮想線Ｌは、第１主面３１との距離及び第２主面３２との距離が互いに等しくなる箇所に設定されている。換言すると、仮想線Ｌは、第２の樹脂絶縁層２４の厚さ方向における中央位置に設定されている。また、線分Ｌ１は第１主面３１に属する線分であり、線分Ｌ２は第２主面３２に属する線分である。なお本実施形態において、領域Ａ１の厚さは、樹脂絶縁層２５〜２７の全体の厚さ（１２０μｍ（＝４０μｍ×３））と第２の樹脂絶縁層２４の半分の厚さ（２０μｍ（＝４０μｍ／２））との合計値（１４０μｍ）となっている。また、領域Ａ１に占める第２の樹脂絶縁層２４，２６の厚さは、第２の樹脂絶縁層２６の全体の厚さ（４０μｍ）と第２の樹脂絶縁層２４の半分の厚さ（２０μｍ）との合計値（６０μｍ）となっている。よって、領域Ａ１に占める第２の樹脂絶縁層２４，２６の厚さの比率は、約４３％（＝（６０μｍ／１４０μｍ）×１００）となる。一方、領域Ａ２の厚さは、樹脂絶縁層２１〜２３の全体の厚さ（１２０μｍ（＝４０μｍ×３））と第２の樹脂絶縁層２４の半分の厚さ（２０μｍ）との合計値（１４０μｍ）であり、領域Ａ１の厚さと等しくなっている。また、領域Ａ２に占める第２の樹脂絶縁層２２〜２４の厚さは、第２の樹脂絶縁層２２，２３の全体の厚さ（８０μｍ（＝４０μｍ×２））と第２の樹脂絶縁層２４の半分の厚さ（２０μｍ）との合計値（１００μｍ）となっている。よって、領域Ａ２に占める第２の樹脂絶縁層２２〜２４の厚さの比率は、約７１％（＝（１００μｍ／１４０μｍ）×１００）となり、領域Ａ１に占める第２の樹脂絶縁層２４，２６の比率よりも大きくなる。ゆえに、配線積層部３０の第２主面３２側（領域Ａ２）の熱膨張係数が１８ｐｐｍ／℃となり、配線積層部３０の第１主面３１側（領域Ａ１）の熱膨張係数が２８ｐｐｍ／℃となるため、領域Ａ２の熱膨張係数は領域Ａ１の熱膨張係数よりも小さくなる。
図１，図２に示されるように、各樹脂絶縁層２１〜２７には、それぞれビア穴３３及びビア導体３４が設けられている。各ビア穴３３は、円錐台形状をなし、各樹脂絶縁層２１〜２７に対してＹＡＧレーザーまたは炭酸ガスレーザーを用いた穴あけ加工を施すことで形成される。各ビア導体３４は、いずれも同一方向に（図１では第２主面３２側から第１主面３１側に向かうに従って）拡径した形状を有している。また、各ビア導体３４は、樹脂絶縁層２１〜２６に形成された各導体層２８、第１の樹脂絶縁層２７に形成されたＩＣチップ接続端子４１、及び、第１の樹脂絶縁層２１に形成された母基板接続端子４５を相互に電気的に接続している。
そして、配線積層部３０の第２主面３２上には、接続対象がマザーボード（母基板）であるＢＧＡ（ボールグリッドアレイ）用の複数の母基板接続端子４５がアレイ状に配置されている。そして、各母基板接続端子４５の表面上には、マザーボード接続用の複数の第２主面側はんだバンプ４６が配設されており、各第２主面側はんだバンプ４６により、配線積層部３０は図示しないマザーボード上に実装される。なお、マザーボードの熱膨張係数は、配線積層部３０の熱膨張係数（２２ｐｐｍ／℃）よりも小さい値となっており、具体的には約１５ｐｐｍ／℃に設定されている。即ち本実施形態では、マザーボードと配線積層部３０との熱膨張係数差が７．０ｐｐｍ／℃程度となっている。さらに、マザーボードと配線積層部３０の領域Ａ２との熱膨張係数差は、３．０ｐｐｍ／℃程度となる。
一方、図１，図２に示されるように、配線積層部３０の第１主面３１上には、接続対象がＩＣチップ６１である複数のＩＣチップ接続端子４１が配置されている。各ＩＣチップ接続端子４１は、基板中央部に設けられたチップ搭載領域４３においてアレイ状に配置されている。さらに、ＩＣチップ接続端子４１の表面上には、複数の第１主面側はんだバンプ４２が配設されている。各第１主面側はんだバンプ４２は、ＩＣチップ６１の面接続端子６２に電気的に接続されている。なお、ＩＣチップ６１は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．８ｍｍの矩形平板状であって、熱膨張係数が４．２ｐｐｍ／℃のシリコンからなっている。即ち、ＩＣチップ６１の熱膨張係数は、配線積層部３０の熱膨張係数（２２ｐｐｍ／℃）よりも小さい値となっており、ＩＣチップ６１と配線積層部３０との熱膨張係数差が１７．８ｐｐｍ／℃となっている。
さらに、配線積層部３０の第１主面３１側には、補強材であるスティフナ５１が接合されている。スティフナ５１は、縦５０．０ｍｍ×横５０．０ｍｍ×厚さ１．０ｍｍの外形寸法を有し、平面視で全体として矩形枠状をなしている。なお、スティフナ５１は、樹脂材料（本実施形態ではエポキシ樹脂）中にガラスクロス５７（図２参照）を含有させた複合材料によって形成されている。また、スティフナ５１は、配線積層部３０を構成する樹脂材料（本実施形態ではエポキシ樹脂）よりも高剛性となっている。具体的に言うと、スティフナ５１のヤング率は、配線積層部３０のヤング率（約８ＧＰａ）よりも大きい値となっており、約３０ＧＰａに設定されている。さらに、スティフナ５１の熱膨張係数は、配線積層部３０の熱膨張係数（２２ｐｐｍ／℃）よりも小さい値となっており、具体的には約１６ｐｐｍ／℃に設定されている。即ち本実施形態では、スティフナ５１と配線積層部３０との熱膨張係数差が６．０ｐｐｍ／℃程度となっている。
図１，図２に示されるように、スティフナ５１は、接触面５２と、接触面５２の反対側に位置する非接触面５３とを有している。接触面５２は、第１主面３１の外周部（即ち、第１主面３１においてチップ搭載領域４３を除く領域）に面接触可能となっている。また、スティフナ５１には、接触面５２の中央部及び非接触面５３の中央部にて開口する平面視で矩形状の開口部５５が貫通形成されている。開口部５５は、ＩＣチップ接続端子４１及び第１主面側はんだバンプ４２を露出させるようになっている。具体的に言うと、開口部５５は、縦２０ｍｍ×横２０ｍｍで、四隅に半径１．５ｍｍのアールを有する断面略正方形状の孔である。
そして、スティフナ５１の接触面５２は、第１主面３１の外周部に対して接着剤５０を介して面接合される。なお、本実施形態の接着剤５０は、熱膨張係数が約２０ｐｐｍ／℃となるエポキシ系接着剤である。そして、開口部５５には、エポキシ樹脂からなるアンダーフィル材６３が充填形成されている。具体的に言うと、アンダーフィル材６３は、ＩＣチップ６１と配線積層部３０との隙間や、ＩＣチップ６１とスティフナ５１との隙間に充填されている。本実施形態では、アンダーフィル材６３の熱膨張係数が約２５ｐｐｍ／℃となっている。
次に、多層配線基板１０の製造方法を説明する。
まず、十分な強度を有する支持基板（ガラスエポキシ基板など）を準備し、その支持基板上に、樹脂絶縁層２１〜２７及び導体層２８をビルドアップして配線積層部３０を形成する。
詳述すると、図３に示されるように、支持基板７０上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を貼り付けて下地樹脂絶縁層７１を形成することにより、支持基板７０及び下地樹脂絶縁層７１からなる基材７２を得る。そして図４に示されるように、基材７２の下地樹脂絶縁層７１の上面に積層金属シート体７４を配置する。ここで、下地樹脂絶縁層７１上に積層金属シート体７４を配置することにより、以降の製造工程で積層金属シート体７４が下地樹脂絶縁層７１から剥れない程度の密着性が確保される。積層金属シート体７４は、２枚の銅箔７５，７６を剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき、ニッケルめっき、チタンめっき、またはこれらの複合めっき）を介して銅箔７５と銅箔７６とが配置された積層金属シート体７４が形成されている。
次に、積層金属シート体７４上にシート状の絶縁樹脂基材を積層し、真空圧着熱プレス機（図示略）を用いて真空下にて加圧加熱することにより、絶縁樹脂基材を硬化させて第１の樹脂絶縁層２１（図５参照）を形成する。そして、例えばエキシマレーザーやＵＶレーザーや炭酸ガスレーザーなどを用いてレーザー加工を施すことにより、第１の樹脂絶縁層２１の所定位置にビア穴３３（図５参照）を形成する。次に、各ビア穴３３内のスミアを除去するデスミア処理を行う。その後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行い、ビア穴３３内にビア導体３４（図５参照）を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことにより、第１の樹脂絶縁層２１上に導体層２８をパターン形成する（図５参照）。
また、樹脂絶縁層２２〜２７、導体層２８及びＩＣチップ接続端子４１についても、上述した第１の樹脂絶縁層２１及び導体層２８と同様の手法によって形成し、第１の樹脂絶縁層２１上に積層していく。なお本実施形態では、第１の樹脂絶縁層２１，２５，２７に対しても、第２の樹脂絶縁層２２〜２４，２６に対しても、同じレーザー照射条件でビア穴３３を形成し、同じめっき条件でビア導体３４を形成する。以上の製造工程によって、基材７２上に積層金属シート体７４、樹脂絶縁層２１〜２７、導体層２８及びＩＣチップ接続端子４１を積層した積層体８０が形成される（図６参照）。なお、積層体８０において積層金属シート体７４上に位置する領域が、多層配線基板１０の配線積層部３０となる部分である。
次に、積層体８０から基材７２を除去し、銅箔７５を露出させる。具体的に言うと、積層金属シート体７４における２枚の銅箔７５，７６の界面にて剥離して、配線積層部３０を基材７２から分離する（図７参照）。
そして図８に示されるように、配線積層部３０（第１の樹脂絶縁層２１）の下面上にある銅箔７５に対してエッチングによるパターニングを行うことにより、第１の樹脂絶縁層２１における下面に母基板接続端子４５を形成する。次に、第１の樹脂絶縁層２７上に形成された複数のＩＣチップ接続端子４１上に、ＩＣチップ接続用の第１主面側はんだバンプ４２を形成する。具体的には、図示しないはんだボール搭載装置を用いて各ＩＣチップ接続端子４１上にはんだボールを配置した後、はんだボールを所定温度に加熱してリフローすることにより、各ＩＣチップ接続端子４１上に第１主面側はんだバンプ４２を形成する。同様に、第１の樹脂絶縁層２１に形成された複数の母基板接続端子４５上に、第２主面側はんだバンプ４６を形成する。その結果、多層配線基板１０（配線積層部３０）が完成する。なお、この時点で、配線積層部３０には、第２主面３２側が凸となる反りが生じている（図９参照）。
また、スティフナ５１を作製し、あらかじめ準備しておく。なお開口部５５は、スティフナ５１に対して座繰りカッター、メカニカルドリル、パンチング装置、ＹＡＧレーザー、炭酸ガスレーザー等を用いて孔あけ加工を行うことにより、所定位置にあらかじめ形成される。
次に、多層配線基板１０とスティフナ５１とを位置決めした状態で、配線積層部３０の第１主面３１にスティフナ５１を接合する（図９参照）。詳述すると、まず、多層配線基板１０を図示しない支持部材によって支持する。次に、スティフナ５１の接触面５２に接着剤５０を塗布した状態で、第１主面３１上にスティフナ５１を配置し、接触面５２を第１主面３１に接触させる。この状態で、例えば１５０℃程度で加熱処理（キュア）を行って接着剤５０を固化させれば、加熱処理後に接着剤５０が室温まで冷却されるとともに、スティフナ５１が第１主面３１に対して接着剤５０を介して接合固定される（図２参照）。なお、スティフナ５１の接合後の冷却時において、配線積層部３０は第１主面３１側に反るようになる。
その後、配線積層部３０のチップ搭載領域４３にＩＣチップ６１を載置する（図９参照）。このとき、ＩＣチップ６１側の面接続端子６２と、配線積層部３０側の第１主面側はんだバンプ４２とを位置合わせするようにする。そして、加熱して各第１主面側はんだバンプ４２をリフローすることにより、面接続端子６２と第１主面側はんだバンプ４２とが接合され、配線積層部３０にＩＣチップ６１が搭載される。なお、ＩＣチップ６１の接合後の冷却時において、配線積層部３０はさらに第１主面３１側に反るようになる。その結果、配線積層部３０の第２主面３２側が凸となる反りが矯正される。この後、開口部５５内にアンダーフィル材６３となる熱硬化性樹脂を充填しかつ熱硬化させる。
従って、本実施形態によれば以下の効果を得ることができる。
（１）本実施形態の多層配線基板１０によれば、配線積層部３０が、第１の樹脂絶縁層２１，２５，２７と、第１の樹脂絶縁層２１，２５，２７よりも熱膨張係数が小さいビルドアップ材によって形成された第２の樹脂絶縁層２２〜２４，２６とによって構成されている。よって、樹脂絶縁層２１〜２７の全てが第１の樹脂絶縁層である場合と比較して、配線積層部３０の熱膨張係数が小さくなる。これに伴い、配線積層部３０の熱膨張係数がＩＣチップ６１やマザーボードの熱膨張係数よりも大きい本実施形態においては、樹脂絶縁層２１〜２７の全てが第１の樹脂絶縁層である場合と比較して、配線積層部３０とＩＣチップ６１との熱膨張係数差や、配線積層部３０とマザーボードとの熱膨張係数差が小さくなる。その結果、熱膨張係数差に起因する熱応力の影響が軽減されるため、配線積層部３０とＩＣチップ６１との接続部分や、配線積層部３０とマザーボードとの接続部分におけるクラックの発生を防止することができる。
さらに本実施形態によれば、第２の樹脂絶縁層が、第２の樹脂絶縁層２４の第１主面３１側の領域Ａ１よりも第２の樹脂絶縁層２４の第２主面３２側の領域Ａ２に多く配置され、領域Ａ２に占める第２の樹脂絶縁層２２〜２４の厚さの比率が、領域Ａ１に占める第２の樹脂絶縁層２４，２６の厚さの比率よりも大きくなっている。その結果、配線積層部３０の第２主面３２側（領域Ａ２）の熱膨張係数が配線積層部３０の第１主面３１側（領域Ａ１）の熱膨張係数よりも小さくなるため、配線積層部３０の熱膨張係数がマザーボードの熱膨張係数よりも大きい本実施形態においては、領域Ａ２の熱膨張係数をマザーボードの熱膨張係数に近付けることができる。よって、配線積層部３０とマザーボードとの熱膨張係数差がよりいっそう小さくなるため、熱膨張係数差に起因する熱応力の影響がよりいっそう軽減される。その結果、一般的にマザーボードとの接続面積が大きく、アンダーフィル材などが存在しないためにクラックが発生しやすい部分（配線積層部３０とマザーボードとの接続部分）において、クラックの発生を確実に防止することができる。ゆえに、歩留まりが高くなり、多層配線基板１０の信頼性が向上する。
（２）本実施形態では、敢えて第２主面３２側が凸となる反りが生じている配線積層部３０（図９参照）を作製している。このため、配線積層部３０の熱膨張係数がＩＣチップ６１の熱膨張係数よりも大きい本実施形態においては、ＩＣチップ接続端子４１にＩＣチップ６１を接続した際に、ＩＣチップ６１の材料と配線積層部３０の材料との熱膨張係数差に起因する熱応力の影響を受けて、配線積層部３０が第１主面３１側に反るようになる。その結果、配線積層部３０の第２主面３２側が凸となる反りが矯正される。よって、ＩＣチップ６１の接続後に反りのない多層配線基板１０を作製することができる。
なお、本実施形態を以下のように変更してもよい。
・上記実施形態の配線積層部３０では、領域Ａ１に第２の樹脂絶縁層２６全体と第２の樹脂絶縁層２４の上半分とを配置するとともに、領域Ａ２に第２の樹脂絶縁層２２，２３全体と第２の樹脂絶縁層２４の下半分とを配置することにより、領域Ａ２に占める第２の樹脂絶縁層２２〜２４の厚さの比率を、領域Ａ１に占める第２の樹脂絶縁層２４，２６の厚さの比率よりも大きくしていた。しかし図１０に示されるように、領域Ａ１に第２の樹脂絶縁層２２１の上半分のみを配置するとともに、領域Ａ２に第２の樹脂絶縁層２２２全体と第２の樹脂絶縁層２２１の下半分を配置することにより、領域Ａ２に占める第２の樹脂絶縁層２２１，２２２の厚さの比率を領域Ａ１に占める第２の樹脂絶縁層２２１の厚さの比率よりも大きくした配線積層部２３０であってもよい。また図１１に示されるように、領域Ａ２に第２の樹脂絶縁層３２１を配置する一方、領域Ａ１に第２の樹脂絶縁層を配置しないことにより、領域Ａ２に占める第２の樹脂絶縁層３２１の厚さの比率を領域Ａ１に占める第２の樹脂絶縁層の厚さの比率よりも大きくした配線積層部３３０であってもよい。なお、配線積層部３３０では、第２の樹脂絶縁層ではなく、第１の樹脂絶縁層３２２が基準樹脂絶縁層として用いられている。
・上記実施形態の配線積層部３０では、第１の樹脂絶縁層２１，２５，２７の厚さと第２の樹脂絶縁層２２〜２４，２６の厚さとが互いに等しくなっていた。しかし、例えば図１２に示されるように、第１の樹脂絶縁層１２１，１２２，１２３の厚さと第２の樹脂絶縁層１２４の厚さとが互いに異なる配線積層部１３０であってもよい。なお、第２の樹脂絶縁層１２４の厚さは、例えば、第１の樹脂絶縁層１２１〜１２３の厚さの１．２倍以上２．０倍以下であることが好ましい。図１２に示す配線積層部１３０では、第１の樹脂絶縁層１２１〜１２３の厚さがそれぞれ４０μｍに設定され、第２の樹脂絶縁層１２４の厚さが６０μｍに設定されている。
・上記実施形態では、第２の樹脂絶縁層２２〜２４，２６が無機材料としてガラスフィラー２９を含有する一方、第１の樹脂絶縁層２１，２５，２７は無機材料を何ら含有していなかった。しかし、第１の樹脂絶縁層２１，２５，２７に無機材料を含有させるとともに、第２の樹脂絶縁層２２〜２４，２６に第１の樹脂絶縁層２１，２５，２７よりも多量の無機材料を含有させるようにしてもよい。
・上記実施形態の第２の樹脂絶縁層２２〜２４，２６は、ガラスフィラー２９を無機材料として含有していたが、その代わりにガラスクロス（無機繊維クロス）を無機材料として含有させてもよい。このようにすれば、第２の樹脂絶縁層２２〜２４，２６全体の熱膨張係数が大きく低下するため、第２の樹脂絶縁層２２〜２４，２６を形成するビルドアップ材の熱膨張係数をさほど小さくしなくても済む。なお、第２の樹脂絶縁層２２〜２４，２６にガラスクロスを含有させる場合、ビルドアップ材としての機能（他の樹脂絶縁層との密着性、導体層２８同士の絶縁性）を持たせるためには、一定量の樹脂絶縁材料を確保する必要がある。よって、第２の樹脂絶縁層２２〜２４，２６は、ガラスクロスの厚さ分（１５μｍ程度）だけ厚くなる。
・上記実施形態では、スティフナ５１の熱膨張係数（約１６ｐｐｍ／℃）が配線積層部３０の熱膨張係数（２２ｐｐｍ／℃）よりも小さくなっており、第２の樹脂絶縁層が領域Ａ１よりも領域Ａ２に多く配置されていた。しかし、スティフナ５１の熱膨張係数が配線積層部３０の熱膨張係数よりも大きい場合、領域Ａ１に配置される第２の樹脂絶縁層の枚数を増やしてもよい。なお、スティフナ５１は省略されていてもよい。
・上記実施形態では、複数の樹脂絶縁層２１〜２７に形成されたビア導体３４は、いずれも第２主面３２側から第１主面３１側に向かうに従って拡径した形状を有していたが、これに限定されるものではない。複数の樹脂絶縁層２１〜２７に形成されるビア導体３４は同一方向に拡径した形状であればよく、第１主面３１側から第２主面３２側に向かうに従って拡径した形状を有していてもよい。
・上記実施形態において、第１の樹脂絶縁層２７の表面及び第１の樹脂絶縁層２１の下面の少なくとも一方を、ソルダーレジストによってほぼ全体的に覆うようにしてもよい。なお、第１の樹脂絶縁層２７の表面を覆うソルダーレジストの所定箇所には、ＩＣチップ接続端子４１を露出させる開口部が形成され、第１の樹脂絶縁層２１の下面を覆うソルダーレジストの所定箇所には、母基板接続端子４５を露出させる開口部が形成される。
・上記実施形態の配線積層部３０は、７層の樹脂絶縁層２１〜２７を積層することによって構成されていたが、６層以下の樹脂絶縁層によって構成されていてもよいし、８層以上の樹脂絶縁層によって構成されていてもよい。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）上記手段１または２において、前記第１の樹脂絶縁層の厚さと前記第２の樹脂絶縁層の厚さとが互いに異なることを特徴とする多層配線基板。
（２）技術的思想（１）において、前記第２の樹脂絶縁層の厚さは、前記第１の樹脂絶縁層の厚さの１．２倍以上２．０倍以下であることを特徴とする多層配線基板。
（３）上記手段１または２において、前記第１の樹脂絶縁層の厚さと前記第２の樹脂絶縁層の厚さとが互いに等しいことを特徴とする多層配線基板。
（４）上記手段１または２において、前記第１の樹脂絶縁層及び前記第２の樹脂絶縁層の厚さは、２５μｍ以上４５μｍ以下であることを特徴とする多層配線基板。
（５）上記手段１または２において、前記第１主面側に、前記複数のＩＣチップ接続端子を露出させる開口部が貫通形成されるとともに、平面視で全体として枠状をなす補強材が接合され、前記開口部内にアンダーフィル材が充填されていることを特徴とする多層配線基板。
１０…多層配線基板
２１，２５，２７，１２１，１２２，１２３…樹脂絶縁層としての第１の樹脂絶縁層
３２２…樹脂絶縁層及び基準樹脂絶縁層としての第１の樹脂絶縁層
２２，２３，２６，１２４，２２２，３２１…樹脂絶縁層としての第２の樹脂絶縁層
２４，２２１…樹脂絶縁層及び基準樹脂絶縁層としての第２の樹脂絶縁層
２８…導体層
２９…無機材料及び無機フィラーとしてのガラスフィラー
３０，１３０，２３０，３３０…積層構造体としての配線積層部
３１…第１主面
３２…第２主面
３４…ビア導体
４１…ＩＣチップ接続端子
４５…母基板接続端子
５１…補強材としてのスティフナ
６１…ＩＣチップ
Ａ１…仮想線と第１主面に属する線分との間の領域（基準樹脂絶縁層の第１主面側の領域）
Ａ２…仮想線と第２主面に属する線分との間の領域（基準樹脂絶縁層の第２主面側の領域）
Ｌ…仮想線
Ｌ１…第１主面に属する線分
Ｌ２…第２主面に属する線分

Claims (1)

  1. 複数の樹脂絶縁層及び複数の導体層を交互に積層した多層化した積層構造体を有し、前記積層構造体の第１主面側には、接続対象がＩＣチップである複数のＩＣチップ接続端子が配置され、前記積層構造体の第２主面側には、接続対象が母基板である複数の母基板接続端子が配置され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、いずれも前記第２主面側から前記第１主面側に向かうに従って拡径した形状、または、いずれも前記第１主面側から前記第２主面側に向かうに従って拡径した形状を有するビア導体により接続されている多層配線基板であって、
    前記複数の樹脂絶縁層は、樹脂絶縁材料を主体としたビルドアップ材によって形成された第１の樹脂絶縁層と、前記第１の樹脂絶縁層よりも多量の無機材料を含有しかつ前記第１の樹脂絶縁層よりも熱膨張係数が小さいビルドアップ材によって形成された第２の樹脂絶縁層とを含み、
    前記第２の樹脂絶縁層は、無機フィラー及び無機繊維クロスの少なくとも一方を前記無機材料として含有しており、
    前記第１主面側の最外層の樹脂絶縁層及び前記第２主面側の最外層の樹脂絶縁層の少なくとも一方は、前記第１の樹脂絶縁層であり、
    前記積層構造体の厚さ方向における中央に、複数の前記第２の樹脂絶縁層からなる積層体が配置され、前記積層体の前記第１主面側に、前記第１の樹脂絶縁層を介して前記第２の樹脂絶縁層がさらに積層され、
    前記積層構造体を厚さ方向に切断した切断面において、前記第１主面との距離及び前記第２主面との距離が互いに等しくなる箇所に設定された仮想線と前記第２主面に属する線分との間の領域に占める前記第２の樹脂絶縁層の厚さの比率が、前記仮想線と前記第１主面に属する線分との間の領域に占める前記第２の樹脂絶縁層の厚さの比率よりも大きくなっており、
    前記積層構造体には、前記第２主面側が凸となる反りが生じており、
    前記第１主面側に、前記複数のＩＣチップ接続端子を露出させるとともに、平面視で全体として枠状をなす補強材が接合される
    ことを特徴とする多層配線基板。
JP2010173305A 2010-08-02 2010-08-02 多層配線基板 Expired - Fee Related JP5079059B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010173305A JP5079059B2 (ja) 2010-08-02 2010-08-02 多層配線基板
TW100126899A TWI461117B (zh) 2010-08-02 2011-07-29 多層配線基板
US13/195,290 US8530751B2 (en) 2010-08-02 2011-08-01 Multilayer wiring substrate
KR1020110076655A KR101322126B1 (ko) 2010-08-02 2011-08-01 다층 배선기판
CN201110225099.1A CN102347287B (zh) 2010-08-02 2011-08-02 多层布线基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010173305A JP5079059B2 (ja) 2010-08-02 2010-08-02 多層配線基板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012005848A Division JP5449413B2 (ja) 2012-01-16 2012-01-16 多層配線基板

Publications (3)

Publication Number Publication Date
JP2012033790A JP2012033790A (ja) 2012-02-16
JP2012033790A5 JP2012033790A5 (ja) 2012-05-10
JP5079059B2 true JP5079059B2 (ja) 2012-11-21

Family

ID=45525552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010173305A Expired - Fee Related JP5079059B2 (ja) 2010-08-02 2010-08-02 多層配線基板

Country Status (5)

Country Link
US (1) US8530751B2 (ja)
JP (1) JP5079059B2 (ja)
KR (1) KR101322126B1 (ja)
CN (1) CN102347287B (ja)
TW (1) TWI461117B (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
KR101939236B1 (ko) * 2011-11-10 2019-01-16 삼성전자 주식회사 기판 및 이를 포함하는 전자 장치
WO2013095363A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Microelectronic package and stacked microelectronic assembly and computing system containing same
US9117730B2 (en) * 2011-12-29 2015-08-25 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
KR101331669B1 (ko) * 2012-03-08 2013-11-20 삼성전기주식회사 전력 모듈용 기판
JP5955102B2 (ja) * 2012-05-29 2016-07-20 京セラ株式会社 配線基板およびその製造方法
US9615447B2 (en) * 2012-07-23 2017-04-04 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic support structure with integral constructional elements
TW201409633A (zh) * 2012-08-24 2014-03-01 Kinsus Interconnect Tech Corp 晶片及載板的封裝結構
JP2014063844A (ja) * 2012-09-20 2014-04-10 Sony Corp 半導体装置、半導体装置の製造方法及び電子機器
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
CN104218016A (zh) * 2013-06-04 2014-12-17 宏启胜精密电子(秦皇岛)有限公司 Ic载板及具有该ic载板的半导体器件
KR102149793B1 (ko) * 2013-10-24 2020-08-31 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 휨 제어방법
WO2016103359A1 (ja) * 2014-12-24 2016-06-30 ルネサスエレクトロニクス株式会社 半導体装置
US20160204056A1 (en) * 2015-01-14 2016-07-14 Bridge Semiconductor Corporation Wiring board with interposer and dual wiring structures integrated together and method of making the same
TW201626531A (zh) * 2015-01-14 2016-07-16 鈺橋半導體股份有限公司 中介層嵌置於加強層中之線路板及其製作方法
CN105870075A (zh) * 2015-01-22 2016-08-17 恒劲科技股份有限公司 基板结构
CN106034374B (zh) * 2015-03-12 2018-10-16 日立汽车系统(苏州）有限公司 防基板变形结构
TWI603505B (zh) * 2015-04-07 2017-10-21 矽品精密工業股份有限公司 封裝基板
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
JP2016219478A (ja) * 2015-05-15 2016-12-22 イビデン株式会社 配線基板及びその製造方法
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
JP6819599B2 (ja) * 2015-09-25 2021-01-27 大日本印刷株式会社 実装部品、配線基板、電子装置、およびその製造方法
KR102512228B1 (ko) * 2015-10-01 2023-03-21 삼성전기주식회사 절연재 및 이를 포함하는 인쇄회로기판
US9711458B2 (en) * 2015-11-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method for chip package
KR101912278B1 (ko) 2015-12-21 2018-10-29 삼성전기 주식회사 전자 부품 패키지 및 그 제조방법
TWI563602B (en) * 2016-04-15 2016-12-21 Phoenix Pioneer Technology Co Ltd Method of fabricating a package substrate
US9761535B1 (en) * 2016-06-27 2017-09-12 Nanya Technology Corporation Interposer, semiconductor package with the same and method for preparing a semiconductor package with the same
KR102456322B1 (ko) * 2017-11-08 2022-10-19 삼성전기주식회사 기판 스트립 및 이를 포함하는 전자소자 패키지
US10242964B1 (en) 2018-01-16 2019-03-26 Bridge Semiconductor Corp. Wiring substrate for stackable semiconductor assembly and stackable semiconductor assembly using the same
TWI655739B (zh) * 2018-04-19 2019-04-01 南亞電路板股份有限公司 封裝結構及其形成方法
JP7099359B2 (ja) 2019-02-20 2022-07-12 株式会社村田製作所 コイル部品
US11094649B2 (en) * 2020-01-21 2021-08-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11233035B2 (en) * 2020-05-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356569A (ja) 2003-05-30 2004-12-16 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JP4342366B2 (ja) * 2004-04-09 2009-10-14 日本特殊陶業株式会社 配線基板の製造方法
JP2006287056A (ja) * 2005-04-01 2006-10-19 Ngk Spark Plug Co Ltd 配線基板および配線基板の製造方法
JP4072176B2 (ja) 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP2008078683A (ja) 2005-08-29 2008-04-03 Shinko Electric Ind Co Ltd 多層配線基板
JP2008118154A (ja) 2007-12-20 2008-05-22 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JP2008118155A (ja) 2007-12-20 2008-05-22 Shinko Electric Ind Co Ltd 半導体装置用パッケージ
JP5290017B2 (ja) * 2008-03-28 2013-09-18 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5179920B2 (ja) * 2008-03-28 2013-04-10 日本特殊陶業株式会社 多層配線基板
US8129828B2 (en) 2008-09-29 2012-03-06 Ngk Spark Plug Co., Ltd. Wiring substrate with reinforcement
JP5306789B2 (ja) 2008-12-03 2013-10-02 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP4473935B1 (ja) 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板

Also Published As

Publication number Publication date
KR20120022593A (ko) 2012-03-12
CN102347287A (zh) 2012-02-08
CN102347287B (zh) 2015-01-28
TW201220980A (en) 2012-05-16
TWI461117B (zh) 2014-11-11
US20120024582A1 (en) 2012-02-02
KR101322126B1 (ko) 2013-10-28
JP2012033790A (ja) 2012-02-16
US8530751B2 (en) 2013-09-10

Similar Documents

Publication Publication Date Title
JP5079059B2 (ja) 多層配線基板
JP5284235B2 (ja) 半導体パッケージ
JP5289996B2 (ja) 補強材付き配線基板
JP5356876B2 (ja) 多層配線基板及びその製造方法
JP5284147B2 (ja) 多層配線基板
JP5290017B2 (ja) 多層配線基板及びその製造方法
JP5179920B2 (ja) 多層配線基板
JP5902931B2 (ja) 配線基板の製造方法、及び、配線基板製造用の支持体
JP5367523B2 (ja) 配線基板及び配線基板の製造方法
JP5172404B2 (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
JP2015211194A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP5260215B2 (ja) 補強材付き配線基板の製造方法
JP5129783B2 (ja) 補強材付き配線基板及びその製造方法
JP5306879B2 (ja) 補強材付き配線基板
JP5449413B2 (ja) 多層配線基板
JP5340622B2 (ja) 多層配線基板
JP5350829B2 (ja) 補強材付き配線基板の製造方法、補強材付き配線基板用の配線基板
JP5330286B2 (ja) 補強材付き配線基板の製造方法
JP2004214271A (ja) 片面積層配線基板及びその製造方法
JP5356883B2 (ja) 補強材付き配線基板の製造方法
TWI507109B (zh) A supporting substrate for manufacturing a multilayer wiring board, and a method for manufacturing the multilayer wiring board

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120828

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150907

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees