KR101766476B1 - 캐비티 인쇄회로기판 제조 방법 - Google Patents

캐비티 인쇄회로기판 제조 방법 Download PDF

Info

Publication number
KR101766476B1
KR101766476B1 KR1020150163437A KR20150163437A KR101766476B1 KR 101766476 B1 KR101766476 B1 KR 101766476B1 KR 1020150163437 A KR1020150163437 A KR 1020150163437A KR 20150163437 A KR20150163437 A KR 20150163437A KR 101766476 B1 KR101766476 B1 KR 101766476B1
Authority
KR
South Korea
Prior art keywords
substrate
cavity
circuit pattern
carrier
resin
Prior art date
Application number
KR1020150163437A
Other languages
English (en)
Other versions
KR20170059536A (ko
Inventor
이종태
박지원
Original Assignee
주식회사 심텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 심텍 filed Critical 주식회사 심텍
Priority to KR1020150163437A priority Critical patent/KR101766476B1/ko
Publication of KR20170059536A publication Critical patent/KR20170059536A/ko
Application granted granted Critical
Publication of KR101766476B1 publication Critical patent/KR101766476B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0047—Drilling of holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Abstract

정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티 구현이 가능하도록 설계된 캐비티 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 캐비티 인쇄회로기판은 상면에 형성된 제1 회로패턴과 하면에 형성된 제2 회로패턴을 갖는 제1 기판; 상기 제1 기판의 상면 및 하면을 관통하도록 형성되어, 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 제1 관통 비아; 상기 제1 기판의 상면 상에 적층되며, 상면에 형성된 제3 회로패턴 및 상기 제1 수지층의 상면 중앙 부분을 노출시키는 제1 캐비티를 갖는 제2 기판; 상기 제1 및 제2 기판의 사이에 개재되며, 상기 제1 캐비티와 동일한 위치에 배치되어, 상기 제1 기판의 상면 중앙 부분을 노출시키는 제2 캐비티를 갖는 층간 수지층; 및 상기 제2 기판 및 층간 수지층을 각각 관통하도록 형성되어, 상기 제1 및 제3 회로패턴을 전기적으로 연결하는 제2 관통 비아;를 포함하는 것을 특징으로 한다.

Description

캐비티 인쇄회로기판 제조 방법{METHOD OF MANUFACTURING CAVITY PRINTED CIRCUIT BOARD}
본 발명은 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티 구현이 가능하도록 설계된 캐비티 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.
이와 같이, 전자 부품의 고기능화 및 소형화의 요구에 부합하여, 단위 면적당 실장 효율을 높이기 위해 전자 부품을 매립할 수 있는 캐비티가 구비되는 캐비티 인쇄회로기판에 대한 연구가 활발히 진행되고 있다.
이러한 캐비티 인쇄회로기판의 경우 전자 부품을 기판의 내부에 완전히 매립하는 것이 아니라, 레이저 드릴링 또는 기계적 드릴링으로 기판의 일부 두께를 제거하여 실장 공간, 즉 캐비티를 형성하고 있다.
그러나, 이러한 캐비티 인쇄회로기판의 경우, 기판의 일부 두께를 레이저 드릴링 또는 기계적 드릴링으로 제거하여 캐비티를 형성하고 있는데, 이러한 캐비티의 형성 시 정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티를 구현하는데 상당한 어려움이 따르고 있다.
관련 선행문헌으로는 대한민국 공개특허 제10-2012-0003659호(2012.01.11. 공개)가 있으며, 상기 문헌에는 다층 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.
본 발명의 목적은 정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티 구현이 가능하도록 설계된 캐비티 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐비티 인쇄회로기판은 상면에 형성된 제1 회로패턴과 하면에 형성된 제2 회로패턴을 갖는 제1 기판; 상기 제1 기판의 상면 및 하면을 관통하도록 형성되어, 상기 제1 및 제2 회로패턴을 전기적으로 연결하는 제1 관통 비아; 상기 제1 기판의 상면 상에 적층되며, 상면에 형성된 제3 회로패턴 및 상기 제1 수지층의 상면 중앙 부분을 노출시키는 제1 캐비티를 갖는 제2 기판; 상기 제1 및 제2 기판의 사이에 개재되며, 상기 제1 캐비티와 동일한 위치에 배치되어, 상기 제1 기판의 상면 중앙 부분을 노출시키는 제2 캐비티를 갖는 층간 수지층; 및 상기 제2 기판 및 층간 수지층을 각각 관통하도록 형성되어, 상기 제1 및 제3 회로패턴을 전기적으로 연결하는 제2 관통 비아;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐비티 인쇄회로기판 제조 방법은 (a) 상면에 형성된 제1 회로패턴과 하면에 형성된 제1 동박을 갖는 제1 기판과, 상면에 형성된 제2 동박과 중앙을 관통하는 제1 캐비티를 갖는 제2 기판을 마련하는 단계; (b) 상기 제1 기판 및 제2 기판 사이에 층간 수지층을 삽입한 후, 상기 제1 및 제2 기판과 층간 수지층을 합착하는 단계; (c) 상기 제2 기판의 제1 캐비티에 의해 노출된 층간 수지층을 선택적으로 제거하여, 상기 제1 캐비티와 동일한 위치에 상기 제1 기판의 상면 중앙 부분을 노출시키는 제2 캐비티를 형성하는 단계; (d) 상기 제1 기판의 하면으로 부터 상면을 관통함과 더불어, 상기 제2 기판 및 층간 수지층을 차례로 관통하도록 드릴링하여, 상기 제1 회로패턴의 상부 및 하부를 각각 노출시키는 제1 비아 홀 및 제2 비아 홀을 형성하는 단계; 및 (e) 상기 제1 및 제2 동박을 매개로 상기 제1 수지층의 하면 및 제2 수지층의 상면과 제1 및 제2 비아 홀 내부에 외부 회로 금속층을 형성한 후 선택적으로 패터닝하여, 제2 및 제3 회로패턴과, 제1 및 제2 관통 비아를 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 캐비티 인쇄회로기판 및 그 제조 방법은 본드 핑거를 갖는 제1 기판의 상면 상에 드릴링 또는 라우터 방식에 의해 미리 형성된 제1 캐비티를 갖는 제2 기판을 적층한 후, 제1 및 제2 기판 사이에 삽입되는 층간 수지층을 선택적으로 제거하여 제2 캐비티를 형성하기 때문에 제1 및 제2 기판 사이에 삽입되는 층간 절연층의 두께를 자유롭게 조절할 수 있어 제2 캐비티의 두께 제어가 가능해질 수 있는바, 이를 통해 정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티 구현이 가능해질 수 있다.
또한, 본 발명에 따른 캐비티 인쇄회로기판 및 그 제조 방법은 제1 기판, 층간 수지층 및 제2 기판이 차례로 적층되는 구조를 갖는바, 제1 및 제2 기판 사이에 개재되는 층간 수지층에 의해 일정한 강도 및 강성을 확보할 수 있으므로 공정 진행 중 발생하는 휨(warpage)에 의한 불량을 미연에 방지할 수 있는 구조적인 이점이 있다.
또한, 본 발명에 따른 캐비티 인쇄회로기판 및 그 제조 방법은 본드 핑거를 제1 기판의 상면에 매립하는 임베디드 타입(embedded type) 또는 기판의 상면으로부터 돌출시키는 노멀 타입(normal type)으로 설계하는 것에 의해, 미세 피치(fine pitch)를 구현할 수 있을 뿐만 아니라, 제1 및 제2 캐비티에 의해 제1 기판 상면에 배치되는 본드 핑거를 외부로 노출시킬 수 있으므로 본드 핑거에 칩을 플립 칩 방식으로 직접 실장 할 수 있는바, 전기적 연결 길이가 짧아져 전기적 신호 전달이 우수해질 수 있다.
도 1는 본 발명의 실시예에 따른 캐비티 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 변형예에 따른 캐비티 인쇄회로기판을 나타낸 단면도.
도 3 내지 도 14는 본 발명의 실시예에 따른 캐비티 인쇄회로기판의 제조 방법을 나타낸 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 캐비티 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1는 본 발명의 실시예에 따른 캐비티 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 캐비티 인쇄회로기판(100)은 제1 기판(110), 제1 관통 비아(116), 제2 기판(120), 층간 수지층(130) 및 제2 관통 비아(124)를 포함한다.
제1 기판(110)은 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는 플레이트 형상을 가질 수 있다. 이러한 제1 기판(110)은 상면(110a)에 형성된 제1 회로패턴(112)과 하면(110b)에 형성된 제2 회로패턴(114)을 갖는다. 이때, 제1 기판(110)의 재질로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin), 프리프레그(prepreg) 등이 이용될 수 있으나, 이에 제한되는 것은 아니다.
제1 관통 비아(116)는 제1 기판(110)의 상면(110a) 및 하면(110b)을 관통하도록 형성되어, 제1 및 제2 회로패턴(112, 114)을 전기적으로 연결한다. 이때, 제1 관통 비아(116)는 제1 기판(110)의 가장자리에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 기판(120)은 상면(120a) 및 상면(120a)에 반대되는 하면(120b)을 가지며, 제1 기판(110)의 상면(110a) 상에 적층된다. 이에 따라, 제2 기판(120)의 하면(120b)이 제1 기판(110)의 상면(110a)과 상호 마주보도록 배치된다. 이러한 제2 기판(120)의 재질로는 제1 기판(110)의 재질과 동일한 것이 이용될 수 있다.
이때, 제2 기판(120)은 상면(120a)에 형성된 제3 회로패턴(122)과 제1 기판(110)의 상면(110a) 중앙 부분을 노출시키는 제1 캐비티(R1)를 갖는다. 이러한 제1 캐비티(R1)는 칩(160)을 실장하기 위한 공간을 제공하기 위한 목적으로 형성된다. 이때, 제1 캐비티(R1)는 레이저 드릴링, 기계적 드릴링 및 라우터 방식 중 어느 하나에 의해 형성될 수 있다. 여기서, 제3 회로패턴(122)은 제2 동박 패턴(122a)과, 제2 동박 패턴(122a) 상에 적층된 제3 금속 패턴(122b)을 갖는 2층 구조를 가질 수 있다. 이와 마찬가지로, 제1 기판(110)의 하면(110b) 상에 배치되는 제2 회로패턴(114)은 제1 동박 패턴(114a)과, 제1 동박 패턴(114a) 상에 적층된 제2 금속 패턴(114b)을 갖는 2층 구조를 가질 수 있다.
층간 수지층(130)은 제1 및 제2 기판(110, 120)의 사이에 개재되며, 제1 캐비티(R1)와 동일한 위치에 배치되어, 제1 기판(110)의 상면(110a) 중앙 부분을 노출시키는 제2 캐비티(R2)를 갖는다. 이러한 층간 수지층(130)의 재질로는 에폭시 수지, 아미노 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 및 폴리이미드 수지를 포함하는 열경화성 수지 중 선택된 어느 하나가 이용될 수 있다.
이때, 제1 캐비티(R1)는 제2 기판(120)의 중앙 부분을 관통하도록 형성되어 제1 폭 및 제1 높이를 갖는다. 그리고, 제2 캐비티(R2)는 제1 캐비티(R1)에 의해 노출되는 층간 수지층(130)의 중앙 부분을 관통하도록 형성되어 제2 폭 및 제2 높이를 갖는다. 이에 따라, 제1폭 및 제2 폭은 상호 동일한 길이를 갖거나, 또는 상이한 길이를 갖는다. 그리고, 제1 높이 및 제2 높이는 상호 동일한 길이를 갖거나, 또는 상이한 길이를 가질 수 있다.
이때, 상술한 제1 회로패턴(112)은 제1 기판(110)의 가장자리에 형성된 내부 회로패턴(112a)과, 제1 기판(110)의 중앙 부분에 배치되며, 제1 및 제2 캐비티(R1, R2)에 의해 노출되는 본드 핑거(112b)를 포함한다.
본드 핑거(112b)는 제1 기판(110)의 상면(110a)에 매립되는 구조를 가질 수 있다. 이와 같이, 본드 핑거(112b)를 제1 기판(110)의 상면(110a)에 매립하는 임베디드 타입(embedded type)으로 설계할 경우, 제1 기판(110)에 직접적으로 회로를 설계하는 것을 통해 본드 핑거(112b)를 형성하는 것이 가능하므로 미세 피치(fine pitch)를 구현할 수 있을 뿐만 아니라, 제1 및 제2 캐비티(R1, R2)에 의해 제1 기판(110)의 상면(110a)에 배치되는 본드 핑거(112b)를 외부로 노출시킬 수 있으므로 본드 핑거(112b)에 칩(160)을 플립 칩 방식으로 직접 실장하는 것이 가능해질 수 있게 된다.
제2 관통 비아(124)는 제2 기판(120) 및 층간 수지층(130)을 각각 관통하도록 형성되어, 제1 및 제3 회로패턴(112, 122)을 전기적으로 연결한다. 이러한 제2 관통 비아(124)에 의해, 제1, 제2 및 제3 회로패턴(112, 114, 122)과 제1 관통 비아(116) 상호 간이 전기적으로 연결될 수 있다. 이때, 제2 관통 비아(124)는 제2 기판(120) 및 층간 수지층(130)의 가장자리에 배치되어, 제1 관통 비아(116)와 상호 대응되는 위치에 배치되도록 형성될 수 있다.
또한, 본 발명의 실시예에 따른 캐비티 인쇄회로기판(100)은 제1 솔더 마스크 패턴(140), 제2 솔더 마스크 패턴(142), 표면 도금층(150) 및 칩(160)을 더 포함한다.
제1 솔더 마스크 패턴(140)은 제3 회로패턴(122)을 덮도록 제2 기판(120)의 상면(120a) 상에 형성되고, 제2 솔더 마스크 패턴(142)은 제2 회로패턴(114)의 일부가 노출되도록 제1 기판(110)의 하면(110b) 상에 형성된다.
표면 도금층(150)은 제2 솔더 마스크 패턴(142)의 외측으로 일부가 노출된 제2 회로패턴(114) 상에 형성된다. 이러한 표면 도금층(150)의 재질로는 OSP(Organic solderabilty Preservatives), 니켈/팔라듐(Ni/Pd) 합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 도금층(150)은 전해 도금 방식, 무전해 도금 방식 또는 이들의 조합에 의해 형성될 수 있다.
칩(160)은 제1 및 제2 캐비티(R1, R2) 내에 삽입되어, 제1 기판(110)의 제1 회로패턴(112)에 본딩된다. 이러한 칩(160)은 제1 및 제2 캐비티(R1, R2) 내에 적어도 하나 이상이 삽입될 수 있다. 이때, 칩(160)은 수동 소자, 능동 소자 및 집적회로 소자 중 선택된 1종 이상을 포함할 수 있다.
보다 구체적으로 설명하면, 칩(160)은 그의 본딩 패드(162)가 제1 기판(110)의 상면(110a)과 마주보는 페이스-다운 타입(face-down type)으로 배치되어 제1 기판(110)의 상면(110a)에 배치되는 본드 핑거(112b)와 범프(170)를 매개로 플립 칩 본딩될 수 있다.
전술한 본 발명의 실시예에 따른 캐비티 인쇄회로기판은 본드 핑거를 갖는 제1 기판의 상면 상에 드릴링 또는 라우터 방식에 의해 미리 형성된 제1 캐비티를 갖는 제2 기판을 적층한 후, 제1 및 제2 기판 사이에 삽입되는 층간 수지층을 선택적으로 제거하여 제2 캐비티를 형성하기 때문에 제1 및 제2 기판 사이에 삽입되는 층간 절연층의 두께를 자유롭게 조절할 수 있어 제2 캐비티의 두께 제어가 가능해질 수 있는바, 이를 통해 정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티 구현이 가능해질 수 있다.
또한, 본 발명의 실시예에 따른 캐비티 인쇄회로기판은 제1 기판, 층간 수지층 및 제2 기판이 차례로 적층되는 구조를 갖는바, 제1 및 제2 기판 사이에 개재되는 층간 수지층에 의해 일정한 강도 및 강성을 확보할 수 있으므로 공정 진행 중 발생하는 휨(warpage)에 의한 불량을 미연에 방지할 수 있는 구조적인 이점이 있다.
또한, 본 발명의 실시예에 따른 캐비티 인쇄회로기판은 본드 핑거를 제1 기판의 상면에 매립되는 임베디드 타입으로 설계하는 것에 의해, 미세 피치(fine pitch)를 구현할 수 있을 뿐만 아니라, 제1 및 제2 캐비티에 의해 제1 기판 상면에 배치되는 본드 핑거를 외부로 노출시킬 수 있으므로 본드 핑거에 칩을 플립 칩 본딩 방식으로 직접 실장할 수 있는바, 전기적 연결 길이가 짧아져 전기적 신호 전달이 우수해질 수 있다.
한편, 도 2는 본 발명의 변형예에 따른 캐비티 인쇄회로기판을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 변형예에 따른 캐비티 인쇄회로기판(100)은 제1 기판(110)의 구조를 제외하고는 도 1을 참조하여 설명한 실시예와 실질적으로 동일하므로, 중복 설명은 생략하고 차이점에 대해서만 설명하도록 한다.
본 발명의 변형예에 따른 캐비티 인쇄회로기판(100)과 같이, 본드 핑거(112b)는 제1 기판(110)의 상면(110a)으로부터 돌출되는 구조를 가질 수 있다.
이와 같이, 본드 핑거(112b)를 제1 기판(110)의 상면(110a)으로부터 돌출되는 노멀 타입(normal type)으로 설계할 경우, 임베디드 타입과 마찬가지로, 제1 기판(110)에 직접적으로 회로를 설계하는 것을 통해 본드 핑거(112b)를 형성하는 것이 가능하므로 미세 피치(fine pitch)를 구현할 수 있을 뿐만 아니라, 제1 및 제2 캐비티(R1, R2)에 의해 제1 기판(110) 상면(110a)에 배치되는 본드 핑거(112b)를 외부로 노출시킬 수 있으므로 본드 핑거(112b)에 칩(160)을 플립 칩 방식으로 직접 실장하는 것이 가능해질 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 캐비티 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 3 내지 도 14는 본 발명의 실시예에 따른 캐비티 인쇄회로기판의 제조 방법을 나타낸 공정 단면도이다.
도 3에 도시된 바와 같이, 캐리어 몸체(12)와, 캐리어 몸체(12) 상에 적층된 캐리어 금속층(14)과, 캐리어 금속층(14) 상에 적층된 캐리어 씨드층(16)이 차례로 적층된 캐리어 부재(10)를 준비한다.
다음으로, 도 4에 도시된 바와 같이, 캐리어 부재(10) 상에 제1 회로패턴(112)을 형성한다. 이때, 제1 회로패턴(112)은 제1 회로패턴 영역을 제외한 캐리어 부재(10)의 상면을 덮는 마스크(미도시)를 형성한 후, 캐리어 금속 씨드층(116)을 매개로 한 도금 공정을 실시하고 나서 마스크를 제거하는 것에 의해 형성될 수 있다. 이러한 제1 회로패턴(112)은 캐리어 부재(10)의 가장자리에 형성된 내부 회로패턴(112a)과, 캐리어 부재(10)의 중앙 부분에 배치되는 본드 핑거(112b)를 포함할 수 있다.
도 5에 도시된 바와 같이, 제1 회로패턴(112)이 형성된 캐리어 부재(10) 상에 제1 기판(110), 제1 동박(20) 및 제1 금속층(30)을 차례로 적층한다. 이때, 제1 기판(110)의 하면(110b)이 캐리어 부재(10)의 상면과 맞닿도록 배치한다.
여기서, 제1 기판(110)의 재질로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin), 프리프레그(prepreg) 등이 이용될 수 있으나, 이에 제한되는 것은 아니다.
도 6에 도시된 바와 같이, 캐리어 씨드층(16), 제1 회로패턴(112), 제1 기판(110) 및 제1 동박(20)으로부터 캐리어 몸체(도 5의 12), 캐리어 금속층(도 5의 14) 및 제1 금속층(도 5의 30)을 제거한다. 이때, 캐리어 몸체, 캐리어 금속층 및 제1 금속층은 물리적으로 떼어내는 방식으로 제거할 수 있으나, 이에 제한되는 것은 아니며 기계적 연마, 화학적 에칭 등의 방식으로 제거할 수도 있다.
다음으로, 캐리어 씨드층(16), 제1 회로패턴(112), 제1 기판(110) 및 제1 동박(20)을 180° 회전시킨 후, 캐리어 씨드층(16)을 제거한다. 이때, 캐리어 씨드층(도 8의 16)의 제거로 제1 기판(110)의 상면(110a) 상에 배치되는 제1 회로패턴(112)이 외부로 노출된다.
상술한 과정에 따라, 제1 회로패턴(112) 및 제1 동박(20)을 갖는 제1 기판(110)이 제조될 수 있다.
도 7에 도시된 바와 같이, 제2 동박(40)을 갖는 제2 기판(120)을 준비한다. 이러한 제2 기판(120)의 재질로는 제1 기판(110)의 재질과 동일한 것이 이용될 수 있다.
이때, 제2 동박(40)은 제2 기판(120)의 상면(120a) 및 하면(120b)에 각각 형성될 수 있다. 도면으로 도시하지는 않았지만, 제2 동박(40)은 제2 기판(120)의 하면(120b)에는 형성되지 않고, 제2 기판(120)의 상면(120a)에만 형성될 수도 있다.
다음으로, 제2 동박(40) 및 제2 기판(120)의 중앙 부분을 차례로 관통하도록 드릴링하여 제1 캐비티(R1)를 형성한다. 이때, 제1 캐비티(R1)는 레이저 드릴링, 기계적 드릴링 및 라우터 방식 중 어느 하나에 의해 형성될 수 있다.
상술한 과정에 따라, 제2 동박(40) 및 제1 캐비티(R1)를 갖는 제2 기판(120)이 제조될 수 있다.
도 8에 도시된 바와 같이, 제1 회로패턴(112) 및 제1 동박(20)을 갖는 제1 기판(110)의 상면(110a) 상에 층간 수지층(130)과 제2 동박(40) 및 제1 캐비티(R1)를 갖는 제2 기판(120)을 차례로 적층하여 위치 정렬한다.
이에 따라, 제1 기판(110) 및 제2 기판(120) 사이에 층간 수지층(130)이 삽입될 수 있다. 이때, 층간 수지층(130)의 재질로는 에폭시 수지, 아미노 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 및 폴리이미드 수지를 포함하는 열경화성 수지 중 선택된 어느 하나가 이용될 수 있다.
도 9에 도시된 바와 같이, 제1 및 제2 기판(110, 120)과 층간 수지층(130)을 열 압착 방식으로 합착한다.
다음으로, 도 10에 도시된 바와 같이, 제2 기판(120)의 제1 캐비티(R1)에 의해 노출되는 층간 수지층(130)을 선택적으로 식각하여, 제1 캐비티(R1)와 동일한 위치에 제1 기판(110)의 상면(110a) 중앙 부분을 노출시키는 제2 캐비티(R2)를 형성한다.
이때, 제2 기판(120)의 상면(120a)에 배치된 제2 동박(40)이 층간 수지층(130)의 식각시 마스크 패턴의 역할을 하기 때문에 별도의 마스크 패턴을 형성할 필요가 없으므로 공정이 간소화될 수 있다.
일반적으로, 종래에는 레이저 드릴링 방식을 적용하여 캐비티를 형성하였는데, 이 경우에는 레이저 드릴링에 의해 캐비티 하부로 노출되는 회로패턴 및 기판이 손상되는 문제가 발생하였다. 이러한 문제를 미연에 방지하기 위해, 본 발명에서는 제2 캐비티(R2)의 형성시, 층간 수지층(130)을 식각액을 이용한 습식 식각(wet etch)을 이용하여 제거함으로써, 제2 캐비티(R2)에 의해 노출되는 본드 핑거(112b) 및 제1 기판(110)에 손상이 가해지는 것을 방지할 수 있게 된다.
이에 따라, 층간 수지층(130)은 제1 기판(110) 상면(110a)의 가장자리 부분만이 남겨지고, 제1 캐비티(R1)와 동일한 위치에는 제2 캐비티(R2)가 배치된다.
따라서, 제1 캐비티(R1)는 제2 기판(120)의 중앙 부분을 관통하도록 형성되어 제1 폭 및 제1 높이를 갖는다. 그리고, 제2 캐비티(R2)는 제1 캐비티(R1)에 의해 노출되는 층간 수지층(130)의 중앙 부분을 관통하도록 형성되어 제2 폭 및 제2 높이를 갖는다. 이에 따라, 제1폭 및 제2 폭은 상호 동일한 길이를 갖거나, 또는 상이한 길이를 갖는다. 그리고, 제1 높이 및 제2 높이는 상호 동일한 길이를 갖거나, 또는 상이한 길이를 가질 수 있다.
또한, 이러한 제2 캐비티(R2)를 형성하는 것에 의해 제1 기판(110)의 상면(110a) 중앙에 배치되는 본드 핑거(112b)가 외부로 노출될 수 있다. 이때, 본드 핑거(112b)는 제1 기판(110)의 상면(110a)에 매립되는 구조를 가질 수 있다. 이와 같이, 본드 핑거(112b)를 제1 기판(110)의 상면(110a)에 매립되는 임베디드 타입(embedded type)으로 설계할 경우, 제1 기판(110)에 직접적으로 회로를 설계하는 것을 통해 본드 핑거(112b)를 형성하는 것이 가능하므로 미세 피치(fine pitch)를 구현할 수 있을 뿐만 아니라, 제1 및 제2 캐비티(R1, R2)에 의해 제1 기판(110)의 상면(110a)에 배치되는 본드 핑거(112b)를 외부로 노출시킬 수 있으므로 본드 핑거(112b)에 칩(도 14의 160)을 플립 칩 방식으로 직접 실장하는 것이 가능해질 수 있게 된다.
도 11에 도시된 바와 같이, 제1 기판(110)의 하면(110b)으로부터 상면(110a)을 관통함과 더불어, 제2 기판(120) 및 층간 수지층(130)을 차례로 관통하도록 드릴링하여, 제1 회로패턴(112)의 상부 및 하부를 각각 노출시키는 제1 비아 홀(V1) 및 제2 비아 홀(V2)을 형성한다. 이러한 제1 및 제2 비아 홀(V1, V2)은 레이저 드릴링 또는 기계적 드릴링을 실시하는 것에 의해 형성될 수 있다.
다음으로, 도 12에 도시된 바와 같이, 제1 및 제2 동박(도 11의 20, 40)을 매개로 제1 기판(110)의 하면(110b) 및 제2 기판(120)의 상면(120a)과 제1 및 제2 비아 홀(도 11의 V1, V2) 내부에 외부 회로 금속층(미도시)을 형성한 후 선택적으로 패터닝하여, 제2 및 제3 회로패턴(114, 122)과, 제1 및 제2 관통 비아(116, 124)를 형성한다.
이때, 제2 회로패턴(114)은 제1 기판(110)의 하면(110b)에 배치된다. 그리고, 제1 관통 비아(116)는 제1 비아 홀 내에 배치되어 제1 및 제2 회로패턴(112, 114)을 전기적으로 연결하고, 제2 관통 비아(124)는 제2 비아 홀 내에 배치되어 제1 및 제3 회로패턴(112, 122)을 전기적으로 연결한다.
여기서, 제2 회로패턴(114)은 제1 동박 패턴(114a)과, 제1 동박 패턴(114a) 상에 적층된 제2 금속 패턴(114b)을 갖는 2층 구조를 갖는다. 그리고, 제3 회로패턴(122)은 제2 동박 패턴(122a)과, 제2 동박 패턴(122a) 상에 적층된 제3 금속 패턴(122b)을 갖는 2층 구조를 갖는다.
다음으로, 도 13에 도시된 바와 같이, 제3 회로패턴(122)을 덮도록 제2 기판(120)의 상면(120a)을 덮는 제1 솔더 마스크 패턴(140)과, 제2 회로패턴(114)의 일부가 노출되도록 제1 기판(110)의 하면(110b)을 덮는 제2 솔더 마스크 패턴(142)을 형성한다.
이때, 제1 및 제2 솔더 마스크 패턴(140, 142)의 재질로는 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 어느 하나가 이용될 수 있다.
도 14에 도시된 바와 같이, 제2 솔더 마스크 패턴(142)의 외측으로 일부가 노출된 제2 회로패턴(114) 상에 표면 도금층(150)을 형성한다. 이때, 표면 도금층(150)의 재질로는 OSP(Organic solderabilty Preservatives), 니켈/팔라듐(Ni/Pd) 합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 도금층(150)은 전해 도금 방식, 무전해 도금 방식 또는 이들의 조합에 의해 형성될 수 있다.
다음으로, 제1 및 제2 캐비티(R1, R2) 내에 제1 기판(110)의 제1 회로패턴(112)에 플립 본딩되는 칩(160)을 실장한다. 보다 구체적으로 설명하면, 칩(160)은 그의 본딩 패드(162)가 제1 기판(110)의 상면(110a)과 마주보는 페이스-다운 타입(face-down type)으로 배치되어 제1 기판(110)의 상면(110a)에 배치되는 본드 핑거(112b)와 범프(170)를 매개로 플립 칩 본딩될 수 있다.
이때, 칩(160)은 수동 소자, 능동 소자 및 집적회로 소자 중 선택된 1종 이상을 포함할 수 있다.
이상으로, 본 발명의 실시예에 따른 캐비티 인쇄회로기판 제조 방법이 종료될 수 있다.
전술한 본 발명의 실시예에 따른 캐비티 인쇄회로기판 제조 방법은 본드 핑거를 갖는 제1 기판의 상면 상에 드릴링 또는 라우터 방식에 의해 미리 형성된 제1 캐비티를 갖는 제2 기판을 적층한 후, 제1 및 제2 기판 사이에 삽입되는 층간 수지층을 선택적으로 제거하여 제2 캐비티를 형성하기 때문에 제1 및 제2 기판 사이에 삽입되는 층간 절연층의 두께를 자유롭게 조절할 수 있어 제2 캐비티의 두께 제어가 가능해질 수 있는바, 이를 통해 정밀한 캐비티 모양의 형성, 캐비티 깊이(depth)에 대한 편차 관리 및 딥(deep) 캐비티 구현이 가능해질 수 있다.
또한, 본 발명의 실시예에 따른 캐비티 인쇄회로기판 제조 방법은 제1 기판, 층간 수지층 및 제2 기판이 차례로 적층되는 구조를 갖는바, 제1 및 제2 기판 사이에 개재되는 층간 수지층에 의해 일정한 강도 및 강성을 확보할 수 있으므로 공정 진행 중 발생하는 휨(warpage)에 의한 불량을 미연에 방지할 수 있는 구조적인 이점이 있다.
또한, 본 발명의 실시예에 따른 캐비티 인쇄회로기판 제조 방법은 본드 핑거를 제1 기판의 상면에 매립되는 임베디드 타입으로 설계하는 것에 의해, 미세 피치(fine pitch)를 구현할 수 있을 뿐만 아니라, 제1 및 제2 캐비티에 의해 제1 기판 상면에 배치되는 본드 핑거를 외부로 노출시킬 수 있으므로 본드 핑거에 칩을 플립 칩 본딩 방식으로 직접 실장할 수 있는바, 전기적 연결 길이가 짧아져 전기적 신호 전달이 우수해질 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 인쇄회로기판 110 : 제1 기판
112 : 제1 회로패턴 114 : 제2 회로패턴
116 : 제1 관통 비아 120 : 제2 기판
122 : 제3 회로패턴 130 : 층간 수지층
140 : 제1 솔더 마스크 패턴 142 : 제2 솔더 마스크 패턴
150 : 표면 도금층 160 : 칩
162 : 본딩패드 170 : 범프
R1 : 제1 캐비티 R2 : 제2 캐비티

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. (a) 상면에 형성된 제1 회로패턴과 하면에 형성된 제1 동박을 갖는 제1 기판과, 상면에 형성된 제2 동박과 중앙을 관통하는 제1 캐비티를 갖는 제2 기판을 마련하는 단계;
    (b) 상기 제1 기판 및 제2 기판 사이에 층간 수지층을 삽입한 후, 상기 제1 및 제2 기판과 층간 수지층을 합착하는 단계;
    (c) 상기 제2 기판의 제1 캐비티에 의해 노출된 층간 수지층을 선택적으로 제거하여, 상기 제1 캐비티와 동일한 위치에 상기 제1 기판의 상면 중앙 부분을 노출시키는 제2 캐비티를 형성하는 단계;
    (d) 상기 제1 기판의 하면으로부터 상면을 관통함과 더불어, 상기 제2 기판 및 층간 수지층을 차례로 관통하도록 드릴링하여, 상기 제1 회로패턴의 상부 및 하부를 각각 노출시키는 제1 비아 홀 및 제2 비아 홀을 형성하는 단계; 및
    (e) 상기 제1 및 제2 동박을 매개로 상기 제1 기판의 하면 및 제2 기판의 상면과 제1 및 제2 비아 홀 내부에 외부 회로 금속층을 형성한 후 선택적으로 패터닝하여, 제2 및 제3 회로패턴과, 제1 및 제2 관통 비아를 형성하는 단계;
    를 포함하는 캐비티 인쇄회로기판 제조 방법.
  10. 제9항에 있어서,
    상기 (a) 단계에서,
    상기 제1 기판 마련 단계는,
    캐리어 몸체와, 상기 캐리어 몸체 상에 적층된 캐리어 금속층과, 상기 캐리어 금속층 상에 적층된 캐리어 씨드층을 갖는 캐리어 부재 상에 상기 제1 회로패턴을 형성하는 단계와,
    상기 제1 회로패턴이 형성된 캐리어 부재 상에 상기 제1 기판, 제1 동박 및 제1 금속층을 차례로 적층하는 단계와,
    상기 캐리어 씨드층, 제1 회로패턴, 제1 기판 및 제1 동박으로부터 캐리어 몸체, 캐리어 금속층 및 제1 금속층을 제거하는 단계와,
    상기 캐리어 씨드층, 제1 회로패턴, 제1 기판 및 제1 동박을 180° 회전시킨 후, 상기 캐리어 씨드층을 제거하는 단계를 포함하는 캐비티 인쇄회로기판 제조 방법.
  11. 제9항에 있어서,
    상기 (a) 단계에서,
    상기 제2 기판 마련 단계는,
    일면 또는 양면에 형성된 제2 동박을 갖는 제2 기판을 준비하는 단계와,
    상기 제2 동박 및 제2 기판의 중앙 부분을 차례로 관통하도록 드릴링하여 상기 제1 캐비티를 형성하는 단계를 포함하는 캐비티 인쇄회로기판 제조 방법.
  12. 제9항에 있어서,
    상기 (b) 단계에서,
    상기 층간 수지층은
    에폭시 수지, 아미노 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 및 폴리이미드 수지를 포함하는 열경화성 수지 중 선택된 어느 하나의 재질로 형성하는 캐비티 인쇄회로기판 제조 방법.
  13. 제9항에 있어서,
    상기 (c) 단계에서,
    상기 제2 캐비티의 형성 시,
    상기 제1 캐비티에 의해 노출되는 층간 수지층을 습식 식각으로 제거하는 캐비티 인쇄회로기판 제조 방법.
  14. 제9항에 있어서,
    상기 (c) 단계에서,
    상기 제2 캐비티의 형성시,
    상기 제2 기판의 상면 상에 배치되는 제2 동박이 마스크 패턴의 역할을 하는 캐비티 인쇄회로기판 제조 방법.
  15. 제9항에 있어서,
    상기 (e) 단계에서,
    상기 제2 회로패턴은 상기 제1 기판의 하면에 배치되고,
    상기 제1 관통 비아는 상기 제1 비아 홀 내에 배치되어 상기 제1 및 제2 회로패턴을 전기적으로 연결하며,
    상기 제2 관통 비아는 상기 제2 비아 홀 내에 배치되어 상기 제1 및 제3 회로패턴을 전기적으로 연결하는 캐비티 인쇄회로기판 제조 방법.
  16. 제9항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 제3 회로패턴을 덮도록 제2 기판의 상면을 덮는 제1 솔더 마스크 패턴과, 상기 제2 회로패턴의 일부가 노출되도록 상기 제1 기판의 하면을 덮는 제2 솔더 마스크 패턴을 형성하는 단계와,
    (g) 상기 제2 솔더 마스크 패턴의 외측으로 일부가 노출된 상기 제2 회로패턴 상에 표면 도금층을 형성하는 단계와,
    (h) 상기 제1 및 제2 캐비티 내에 칩을 실장하는 단계를 더 포함하는 캐비티 인쇄회로기판 제조 방법.
  17. 제16항에 있어서,
    상기 (h) 단계에서,
    상기 칩은
    플립 칩 본딩 방식으로 실장하는 캐비티 인쇄회로기판 제조 방법.
KR1020150163437A 2015-11-20 2015-11-20 캐비티 인쇄회로기판 제조 방법 KR101766476B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150163437A KR101766476B1 (ko) 2015-11-20 2015-11-20 캐비티 인쇄회로기판 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150163437A KR101766476B1 (ko) 2015-11-20 2015-11-20 캐비티 인쇄회로기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20170059536A KR20170059536A (ko) 2017-05-31
KR101766476B1 true KR101766476B1 (ko) 2017-08-09

Family

ID=59052517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150163437A KR101766476B1 (ko) 2015-11-20 2015-11-20 캐비티 인쇄회로기판 제조 방법

Country Status (1)

Country Link
KR (1) KR101766476B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022005152A1 (ko) * 2020-06-29 2022-01-06 엘지이노텍 주식회사 회로 기판

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220058187A (ko) 2020-10-30 2022-05-09 삼성전기주식회사 인쇄회로기판
KR20240027186A (ko) 2022-08-22 2024-03-04 대덕전자 주식회사 고성능 회로기판 및 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022005152A1 (ko) * 2020-06-29 2022-01-06 엘지이노텍 주식회사 회로 기판

Also Published As

Publication number Publication date
KR20170059536A (ko) 2017-05-31

Similar Documents

Publication Publication Date Title
JP6752553B2 (ja) 配線基板
US8067695B2 (en) Wiring board and method of manufacturing the same
US9078384B2 (en) Wiring substrate and method of manufacturing the same
US7122901B2 (en) Semiconductor device
US8116066B2 (en) Method of manufacturing electronic component built-in substrate
KR102331611B1 (ko) 전자 부품 장치 및 그 제조 방법
US9338891B2 (en) Printed wiring board
JP2010004028A (ja) 配線基板及びその製造方法、及び半導体装置
JP2014236188A (ja) 配線板及びその製造方法
US8754336B2 (en) Wiring board and method of producing the same
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
JP2015106615A (ja) プリント配線板、プリント配線板の製造方法
JP2016207957A (ja) 配線基板及び配線基板の製造方法
KR102134933B1 (ko) 배선 기판 및 배선 기판의 제조 방법
JP2016063130A (ja) プリント配線板および半導体パッケージ
KR100992181B1 (ko) 패키지용 기판 및 그 제조방법
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
JP2015225895A (ja) プリント配線板および半導体パッケージ、ならびにプリント配線板の製造方法
JP5479638B2 (ja) 配線基板
KR101766476B1 (ko) 캐비티 인쇄회로기판 제조 방법
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
KR102055139B1 (ko) 메탈 코어 인쇄회로기판 및 그 제조 방법
KR101061801B1 (ko) 칩 내장형 다층 인쇄회로기판 및 그 제조방법
US20150156882A1 (en) Printed circuit board, manufacturing method thereof, and semiconductor package
KR102521788B1 (ko) 딥 캐비티 구조의 다층 인쇄회로기판 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant