KR102055139B1 - 메탈 코어 인쇄회로기판 및 그 제조 방법 - Google Patents

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Abstract

모듈러스가 높고 열팽창계수가 낮은 메탈 코어를 이용하는 것에 의해 박형화를 도모할 수 있는 메탈 코어 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 메탈 코어 인쇄회로기판은 관통 홀 및 캐비티를 갖는 메탈 코어; 상기 메탈 코어의 상면 및 하면과 관통 홀 내에 배치된 제1 회로패턴; 상기 메탈 코어와 제1 회로패턴 사이에 배치되어, 상기 메탈 코어와 제1 회로패턴을 전기적으로 절연시키는 제1 절연층; 상기 제1 회로패턴 및 제1 절연층의 상부 및 하부를 각각 덮는 제2 절연층; 상기 제2 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결된 제2 회로패턴; 및 상기 캐비티 내에 삽입되어, 상기 메탈 코어 내에 매립된 방열 블록;을 포함하는 것을 특징으로 한다.

Description

메탈 코어 인쇄회로기판 및 그 제조 방법{METAL CORE PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 메탈 코어 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 모듈러스가 높고 열팽창계수가 낮은 메탈 코어를 이용하는 것에 의해 박형화를 도모할 수 있는 메탈 코어 인쇄회로기판 및 그 제조 방법에 관한 것이다.
최근, 전기 및 전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
현재, 컴퓨터, 노트북과 모바일폰 등은 기억 용량의 증가에 따라 대용량의 램(Random Access Memory) 및 플래쉬 메모리(Flash Memory)와 같이 칩의 용량은 증대되고 있지만, 패키지는 소형화되는 경향이 두드러지고 있는 상황이다.
따라서, 핵심 부품으로 사용되는 패키지의 크기는 소형화되는 경향으로 연구 및 개발되고 있으며, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 여러 가지 기술들이 제안 및 연구되고 있다.
일반적으로, 초박형 인쇄회로기판을 제작하기 위해서는 초 박판 형태의 코어 물질을 적용하여 진행하고 있는데, 이 경우 공정 흐름성 및 기판의 휨(warpage) 등의 이유로 초박 코어(Thin Core)를 적용하는데 제한이 있으며, 공정 진행 시, 제품의 파손이 비일비재하다.
또한, 일반적인 인쇄회로기판은 코어 재질로 유기 타입, 일 예로 CCL(copper clad laminate)을 사용하고, 층간 연결을 위해 주로 레이저 드릴링을 실시하고 있으나, 초박형의 인쇄회로기판에는 휨 등의 문제로 CCL(Copper Clad Lamination)을 사용하는 데 한계가 있다.
또한, 절연층에 대한 레이저 드릴링 홀수가 증가하면 가공비 역시 급격히 증가하는 문제가 있다.
관련 선행문헌으로는 대한민국 공개특허공보 제10-2012-0130641호(2012.12.03 공개)가 있으며, 상기 문헌에는 메탈 코어 인쇄회로기판 및 그 제조방법이 기재되어 있다.
본 발명의 목적은 모듈러스가 높고 열팽창계수가 낮은 메탈 코어를 이용하는 것에 의해 박형화를 도모할 수 있는 메탈 코어 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판은 관통 홀 및 캐비티를 갖는 메탈 코어; 상기 메탈 코어의 상면 및 하면과 관통 홀 내에 배치된 제1 회로패턴; 상기 메탈 코어와 제1 회로패턴 사이에 배치되어, 상기 메탈 코어와 제1 회로패턴을 전기적으로 절연시키는 제1 절연층; 상기 제1 회로패턴 및 제1 절연층의 상부 및 하부를 각각 덮는 제2 절연층; 상기 제2 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결된 제2 회로패턴; 및 상기 캐비티 내에 삽입되어, 상기 메탈 코어 내에 매립된 방열 블록;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법은 (a) 메탈 코어의 일부를 제거하여 관통 홀 및 캐비티를 형성하는 단계; (b) 상기 관통 홀 및 캐비티가 형성된 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 절연층을 형성하는 단계; (c) 상기 제1 절연층의 상면 및 하면과 관통 홀 내에 배치되는 제1 회로패턴과, 상기 캐비티 내에 삽입되어, 상기 메탈 코어 내에 매립되는 방열 블록을 형성하는 단계; (d) 상기 제1 회로패턴 및 제1 절연층의 상부 및 하부를 각각 덮는 제2 절연층을 형성하는 단계; 및 (e) 상기 제2 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 메탈 코어 인쇄회로기판 및 그 제조 방법은 일반적인 코어 재질인 유기 타입을 이용하는 것이 아니라, 유기 타입의 코어에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮은 Fe-Ni 합금 재질의 메탈 코어를 이용하는 것에 의해, 반도체 패키지의 실장 신뢰성을 향상시킬 수 있을 뿐만 아니라, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판을 제작하는 것이 가능해질 수 있다.
또한, 본 발명에 따른 메탈 코어 인쇄회로기판은 반도체 패키지의 구동시 발생하는 열을 외부로 방출시키기 위해, 메탈 코어의 캐비티 내에 방열 블록이 매립됨에 따라 방열 블록과 더불어 방열 블록에 접촉하는 메탈 코어를 방열 수단으로 사용하는 것이 가능한 구조이므로, 방열 효과를 극대화할 수 있게 된다.
도 1은 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판을 나타낸 단면도.
도 3은 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판을 나타낸 단면도.
도 3a는 일반적인 유기 타입의 기판을 이용한 반도체 패키지를 나타낸 모식도.
도 3b는 본 발명의 제3 실시예에 따른 메탈코어 인쇄회로기판을 이용한 반도체 패키지를 나타낸 모식도.
도 4 내지 도 9는 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
도 10 내지 도 16은 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
도 17 내지 도 21은 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 메탈 코어 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판(100)은 메탈 코어(110), 제1 회로패턴(120), 제1 절연층(130), 제2 절연층(140), 제2 회로패턴(150) 및 방열 블록(160)을 포함한다.
메탈 코어(110)는 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는 플레이트 형상을 가질 수 있다. 이러한 메탈 코어(110)는 관통 홀(도 4의 T) 및 캐비티(도 4의 C)를 갖는다. 이때, 관통 홀은 메탈 코어(110)의 가장자리 부분에 배치될 수 있고, 캐비티는 메탈 코어(110)의 중앙 부분에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
이러한 메탈 코어(110)는 일반적인 코어 재질인 유기 타입, 일 예로 CCL(copper clad laminate)에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮아 반도체 패키지의 실장 신뢰성을 향상시킬 수 있다. 특히, 메탈 코어(110)로는 Fe-Ni 합금을 이용하는 것이 바람직하고, 보다 바람직하게는 Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금을 제시할 수 있다.
이와 같이, 메탈 코어(110)의 재질로 Fe-Ni 합금을 이용할 경우, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어(110)의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판(100)을 제작하는 것이 가능해질 수 있다.
제1 회로패턴(120)은 메탈 코어(110)의 상면(110a) 및 하면(110b)과 관통 홀 내에 배치된다. 이때, 제1 회로패턴(120)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
제1 절연층(130)은 메탈 코어(110)와 제1 회로패턴(120) 사이에 배치되어, 메탈 코어(110)와 제1 회로패턴(120)을 전기적으로 절연시킨다.
이때, 도 5에 도시된 바와 같이, 제1 절연층(130)은 메탈 코어(110)의 상면(110a), 하면(110b) 및 측벽을 덮는 제1 층(131)과, 제1 층(131) 상에 적층된 제2 층(132)과, 제2 층(132) 상에 적층된 제3 층(133)을 갖는다.
제1 절연층(130)의 제1 층(131) 및 제3 층(133)은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 페닐린을 이용하는 것이 보다 바람직하다. 페릴린(parylene: poly-p-xylene)은 화학 기상 증착법(chemical vapor deposition, CVD)으로 쉽게 증착이 가능하며, 핀-홀(pin-hole)이 없이 기밀성이 우수하고 균일한 박막을 확보하는 것이 용이하다.
그리고, 제1 절연층(130)의 제2 층(132)은 제1 절연층(130)의 제1 층(131) 및 제3 층(133) 사이에 배치되며, 접착제 재질로 형성된다. 이때, 접착제의 재질로는 폴리에스테르, 폴리우레탄, 아크릴, EVA(ethylene co-vinyl acetate), PVAc(polyvinyl acetate) 등에서 선택된 어느 하나가 이용될 수 있다.
제2 절연층(140)은 제1 회로패턴(120) 및 제1 절연층(130)의 상부 및 하부를 각각 덮는다. 이러한 제2 절연층(140)은 제1 회로패턴(120) 및 제1 절연층(130)의 상부 및 하부에 각각 부착한 상태에서 핫 프레스 방식으로 합착하는 것에 의해 제1 회로패턴(120) 및 제1 절연층(130)에 라미네이팅될 수 있다. 이러한 제2 절연층(140)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다.
제2 회로패턴(150)은 제2 절연층(140)의 일부를 관통하여, 제1 회로패턴(120)과 전기적으로 연결된다. 이러한 제2 회로패턴(150)은, 제1 회로패턴(120)과 마찬가지로, 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
방열 블록(160)은 캐비티 내에 삽입되어, 메탈 코어(110) 내에 매립된다. 방열 블록(160)은 메탈 코어(110) 및 제1 절연층(130)의 합산 두께와 동일한 두께를 갖는 것이 바람직한데, 이는 방열 블록(160)을 메탈 코어(110)의 캐비티 내에 안정적으로 매립하기 위함이다.
이때, 방열 블록(160)은 메탈 코어(110)의 캐비티 내에 삽입 배치되어, 메탈 코어(110)와 측면 접합으로 직접 접촉된다. 이에 따라, 방열 블록(160)은 메탈 코어(110)와 함께 반도체 패키지의 구동시 발생하는 열을 외부로 방출시키는 열 방출 수단으로 사용될 수 있게 된다. 이를 위해, 방열 블록(160)은 제2 회로패턴(150)과 동일 물질로 형성되는 것이 바람직하며, 구체적으로는 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
또한, 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판(100)은 방열 비아(165), 솔더 마스크 패턴(170) 및 표면 처리층(180)을 더 포함할 수 있다.
방열 비아(165)는 제2 절연층(140)의 일부를 관통하여, 방열 블록(160)에 전기적으로 연결된다. 이러한 방열 비아(165)는 제2 회로패턴(150)을 형성하는 과정시 동시에 형성될 수 있다.
솔더 마스크 패턴(170)은 제2 절연층(140) 및 제2 회로패턴(150)을 덮으며, 제2 회로패턴(150)의 일부를 노출시키는 개구(G)를 갖는다. 이러한 솔더 마스크 패턴(170)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
표면 처리층(180)은 개구(G)에 의해 노출된 제2 회로패턴(150) 상에 적층된다. 이러한 표면 처리층(180)의 재질로는 OSP(Organic solderabilty Preservatives), 니켈/팔라듐(Ni/Pd) 합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(180)은 전해 도금 방식, 무전해 도금 방식 또는 이들의 조합에 의해 형성될 수 있다.
전술한 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판은 일반적인 코어 재질인 유기 타입을 이용하는 것이 아니라, 유기 타입의 코어에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮은 Fe-Ni 합금 재질의 메탈 코어를 이용하는 것에 의해, 반도체 패키지의 실장 신뢰성을 향상시킬 수 있을 뿐만 아니라, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판을 제작하는 것이 가능해질 수 있다.
또한, 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판은 반도체 패키지의 구동시 발생하는 열을 외부로 방출시키기 위해, 메탈 코어의 캐비티 내에 방열 블록이 매립됨에 따라 방열 블록과 더불어 방열 블록에 접촉하는 메탈 코어를 방열 수단으로 사용하는 것이 가능한 구조이므로, 방열 효과를 극대화할 수 있게 된다.
한편, 도 2는 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판을 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판(200)은 메탈 코어(210), 제1 절연층(220), 제2 절연층(230), 절연 부재(240), 제1 회로패턴(250), 제3 절연층(260) 및 제2 회로패턴(270)을 포함한다.
메탈 코어(210)는 상면(210a) 및 상면(210a)에 반대되는 하면(210b)을 갖는 플레이트 형상을 가질 수 있다. 이러한 메탈 코어(210)는 제1 관통 홀(도 13의 T1)을 갖는다. 이때, 제1 관통 홀은 메탈 코어(210)의 가장자리 부분 또는 중앙 부분에 배치될 수 있다.
이러한 메탈 코어(210)는 일반적인 코어 재질인 유기 타입, 일 예로 CCL(copper clad laminate)에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮아 반도체 패키지의 실장 신뢰성을 향상시킬 수 있다. 특히, 메탈 코어(210)로는 Fe-Ni 합금을 이용하는 것이 바람직하고, 보다 바람직하게는 Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금을 제시할 수 있다.
이와 같이, 메탈 코어(210)의 재질로 Fe-Ni 합금을 이용할 경우, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어(210)의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판(200)을 제작하는 것이 가능해질 수 있다.
제1 절연층(220)은 메탈 코어(210)의 상면(210a), 하면(210b) 및 측벽을 덮는다. 이러한 제1 절연층(220)은, 제1 실시예의 제1 절연층과 마찬가지로, 메탈 코어(210)의 상면(210a), 하면(210b) 및 측벽을 덮는 제1 층과, 제1 층 상에 적층된 제2 층과, 제2 층 상에 적층된 제3 층을 가질 수 있다.
제1 절연층(220)의 제1 층 및 제3 층은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 페닐린을 이용하는 것이 보다 바람직하다. 페릴린(parylene: poly-p-xylene)은 화학 기상 증착법(chemical vapor deposition, CVD)으로 쉽게 증착이 가능하며, 핀-홀(pin-hole)이 없이 기밀성이 우수하고 균일한 박막을 확보하는 것이 용이하다.
그리고, 제1 절연층(220)의 제2 층은 제1 절연층(220)의 제1 층 및 제3 층 사이에 배치되며, 접착제 재질로 형성된다. 이때, 접착제의 재질로는 폴리에스테르, 폴리우레탄, 아크릴, EVA(ethylene co-vinyl acetate), PVAc(polyvinyl acetate) 등에서 선택된 어느 하나가 이용될 수 있다.
제2 절연층(230)은 제1 절연층(220)의 상부 및 하부를 각각 덮으며, 제1 관통 홀과 연결되는 제2 관통 홀(도 13의 T2)을 갖는다. 이러한 제2 절연층(230)은 제1 절연층(220)의 상부 및 하부에 각각 부착한 상태에서 핫 프레스 방식으로 합착하는 것에 의해 제1 절연층(220)에 라미네이팅될 수 있다. 이러한 제2 절연층(230)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다.
절연 부재(240)는 제1 및 제2 관통 홀 내에 삽입된다. 이러한 절연 부재(240)는 제1 및 제2 관통 홀 내에 배치되어, 메탈 코어(210), 제1 절연층(220) 및 제2 절연층(230)의 합산 두께와 동일한 두께로 형성될 수 있다. 이러한 절연 부재(240)는 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다.
제1 회로패턴(250)은 제2 절연층(230)의 상면 및 하면과, 제1 절연층(220) 및 제2 절연층(230)의 측벽에 배치되어, 절연 부재(240)를 덮도록 배치된다. 이때, 제1 회로패턴(250)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
제3 절연층(260)은 제1 회로패턴(250) 및 제2 절연층(230)의 상부 및 하부를 각각 덮는다. 이러한 제3 절연층(260)은, 제2 절연층(230)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다.
제2 회로패턴(270)은 제3 절연층(260)의 일부를 관통하여, 제1 회로패턴(250)과 전기적으로 연결된다. 이러한 제2 회로패턴(270)은, 제1 회로패턴(250)과 마찬가지로, 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
또한, 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판(200)은 솔더 마스크 패턴(280) 및 표면 처리층(290)을 더 포함할 수 있다.
솔더 마스크 패턴(280)은 제3 절연층(260) 및 제2 회로패턴(270)을 덮으며, 제2 회로패턴(270)의 일부를 노출시키는 개구(미도시)를 갖는다.
표면 처리층(290)은 개구에 의해 노출된 제2 회로패턴(280) 상에 적층된다. 이때, 본 발명의 제2 실시예에 따른 솔더 마스크 패턴(280) 및 표면 처리층(290)은, 도 1을 참조하여 설명한 제1 실시예에 따른 솔더 마스크 패턴 및 표면 처리층과 실질적으로 동일한 것이 이용될 수 있다.
한편, 도 3은 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판을 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판(300)은 메탈 코어(310), 절연층(320), 회로패턴(330) 및 현상액 반응형 절연필름(340)을 포함한다.
메탈 코어(310)는 상면(310a) 및 상면(310a)에 반대되는 하면(310b)을 갖는 플레이트 형상을 가질 수 있다. 이러한 메탈 코어(310)는 관통 홀(도 19의 H)을 갖는다. 이때, 관통 홀은 메탈 코어(310)의 중앙 부분에 배치될 수 있으나, 이에 제한되는 것은 아니다.
이러한 메탈 코어(310)는 일반적인 코어 재질인 유기 타입, 일 예로 CCL(copper clad laminate)에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮아 반도체 패키지의 실장 신뢰성을 향상시킬 수 있다. 특히, 메탈 코어(310)로는 Fe-Ni 합금을 이용하는 것이 바람직하고, 보다 바람직하게는 Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금을 제시할 수 있다.
이와 같이, 메탈 코어(310)의 재질로 Fe-Ni 합금을 이용할 경우, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어(310)의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판(300)을 제작하는 것이 가능해질 수 있다.
절연층(320)은 메탈 코어(310)의 상면(310a), 하면(310b) 및 측벽을 덮는다. 이러한 절연층(320)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있으며, 이 중 RCC(resin coated copper)를 이용하는 것이 바람직하다.
회로패턴(330)은 절연층(320)의 상면, 하면 및 관통 홀 내에 배치된다. 이때, 회로패턴(330)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
현상액 반응형 절연필름(340)은 절연층(320) 및 회로패턴(330)을 덮는다. 이때, 현상액 반응형 절연 필름(340)은 현상액에 의해 제거가 가능한 절연 수지 재질이라면 특별히 제한 없이 사용될 수 있다. 이때, 현상액 반응형 절연 필름(340)은 에폭시 계열의 수지를 베이스로 하며, 필러가 더 첨가될 수 있으나, 이에 제한되는 것은 아니다. 이러한 현상액 반응형 절연필름(340)은 회로패턴(330)의 일부를 노출시키는 개구(미도시)를 더 가질 수 있다.
이때, 현상액 반응형 절연 필름(240)은 아래의 [표 1]에 기재된 물성 값을 가질 수 있다.
[표 1]
Figure 112017101955429-pat00001
이와 같이, 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판(300)은 절연층(320) 및 회로패턴(330)을 폴리이미드 수지, 에폭시 수지 등에 비하여 모듈러스가 높고 열팽창 계수가 낮은 현상액 반응형 절연필름(340)으로 덮도록 설계되기 때문에, 제1 및 제2 실시예에 비하여, 인쇄회로기판의 전체 두께를 보다 낮게 설계하더라도 기판이 휘거나 크랙이 발생하는 것을 보다 효과적으로 방지할 수 있으므로, 초박형 반도체 패키지를 제작하는데 보다 유리하다.
전술한 본 발명의 제2 및 제3 실시예에 따른 메탈 코어 인쇄회로기판은 일반적인 코어 재질인 유기 타입을 이용하는 것이 아니라, 유기 타입의 코어에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮은 Fe-Ni 합금 재질의 메탈 코어를 이용하는 것에 의해, 반도체 패키지의 실장 신뢰성을 향상시킬 수 있을 뿐만 아니라, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판을 제작하는 것이 가능해질 수 있다.
이때, 본 발명의 제2 및 제3 실시예에 따른 메탈 코어 인쇄회로기판은 범프를 매개로 반도체 칩이 실장되는 플립 칩 방식의 반도체 패키지용으로 활용하는 것이 바람직하다.
도 3a는 일반적인 유기 타입의 기판을 이용한 반도체 패키지를 나타낸 모식도이고, 도 3b는 본 발명의 제3 실시예에 따른 메탈코어 인쇄회로기판을 이용한 반도체 패키지를 나타낸 모식도로, 이를 참조하여 보다 구체적으로 설명하도록 한다.
도 3a에 도시된 바와 같이, 일반적인 반도체 패키지(1)는 유기 타입의 코어로 이루어진 인쇄회로기판(10)과, 인쇄회로기판(10) 상에 실장된 반도체 칩(400)과, 인쇄회로기판(10)의 상면 및 반도체 칩(400)을 덮는 몰딩 부재(500)를 포함한다.
이때, 일반적인 반도체 패키지(1)는 인쇄회로기판(10)의 코어 재질이 유기물로 이루어지기 때문에 초 박판 형태로 제작할 시, 가혹한 조건에서 심한 수축 및 팽창에 의하여 기판(10)의 휨(warpage)이 과도하게 발생하기 때문에 반도체 패키지(1)의 전체 두께를 감소시키기 어려우며, 반도체 칩(400)의 실장시 크랙 등의 불량을 유발하여 실장 신뢰성 확보에 어려움이 있었다.
이와 달리, 도 3b에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 메탈코어 인쇄회로기판을 이용한 반도체 패키지(1000)는 일반적인 유기 타입의 코어 재질에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮은 메탈 코어 인쇄회로기판(300)을 이용하는 것에 의해 초 박판 형태로 제작하더라도 가혹한 조건에서의 수축 및 팽창이 심하지 않아 반도체 패키지(1000)의 전체 두께를 감소시킬 수 있을 뿐만 아니라, 반도체 패키지(1000)의 실장 신뢰성을 향상시킬 수 있게 된다.
특히, 도 3 및 도 3b에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 메탈코어 인쇄회로기판을 이용한 반도체 패키지(1000)는 절연층(320) 및 회로패턴(330)을 폴리이미드 수지, 에폭시 수지 등에 비하여 모듈러스가 높고 열팽창 계수가 낮은 현상액 반응형 절연필름(340)으로 덮도록 설계되기 때문에, 제1 및 제2 실시예에 비하여, 메탈코어 인쇄회로기판(300)의 전체 두께를 보다 낮게 설계하더라도 기판(300)이 휘거나 크랙이 발생하는 것을 보다 효과적으로 방지할 수 있으므로, 초박형 반도체 패키지(1000)를 제작하는데 보다 유리하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 메탈 코어 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.
도 4 내지 도 9는 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 4에 도시된 바와 같이, 상면(110a) 및 상면(110a)에 반대되는 하면(110b)을 갖는 플레이트 형상의 메탈 코어(110)를 준비한다.
이러한 메탈 코어(110)는 일반적인 코어 재질인 유기 타입, 일 예로 CCL(copper clad laminate)에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮아 반도체 패키지의 실장 신뢰성을 향상시킬 수 있다. 특히, 메탈 코어(110)로는 Fe-Ni 합금을 이용하는 것이 바람직하고, 보다 바람직하게는 Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금을 제시할 수 있다.
이와 같이, 메탈 코어(110)의 재질로 Fe-Ni 합금을 이용할 경우, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어(110)의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판을 제작하는 것이 가능해질 수 있다.
다음으로, 메탈 코어(110)의 일부를 제거하여 관통 홀(T) 및 캐비티(C)를 형성한다.
이때, 관통 홀(T) 및 캐비티(C)는 염화제2철 및 염화제3 철의 수용액을 이용한 화학적 에칭 방식 및 펀칭 방식 중 하나 이상을 이용하여 형성하는 것이 바람직하다. 이와 같이, 본 발명에서는 코어 재질로 높은 모듈러스 및 낮은 열팽창 계수를 갖는 메탈 코어(110)를 이용하는 것에 의해 화학적 에칭이나 펀칭 방식 중 하나 이상으로 관통 홀(T) 및 캐비티(C)를 형성하더라도 정밀한 패턴 설계가 가능하므로, 상대적으로 제조 비용을 많이 필요로 하는 레이저 드릴링 방식을 이용할 필요가 없게 된다.
도 5에 도시된 바와 같이, 관통 홀(T) 및 캐비티(C)가 형성된 메탈 코어(110)의 상면(110a), 하면(110b) 및 측벽을 덮는 제1 절연층(130)을 형성한다.
이때, 제1 절연층(130)은 메탈 코어(110)의 상면(110a), 하면(110b) 및 측벽을 덮는 제1 층(131)과, 제1 층(131) 상에 적층된 제2 층(132)과, 제2 층(132) 상에 적층된 제3 층(133)을 갖는다.
제1 절연층(130)의 제1 층(131) 및 제3 층(133)은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 페닐린을 이용하는 것이 보다 바람직하다. 페릴린(parylene: poly-p-xylene)은 화학 기상 증착법(chemical vapor deposition, CVD)으로 쉽게 증착이 가능하며, 핀-홀(pin-hole)이 없이 기밀성이 우수하고 균일한 박막을 확보하는 것이 용이하다.
그리고, 제1 절연층(130)의 제2 층(132)은 제1 절연층(130)의 제1 층(131) 및 제3 층(133) 사이에 배치되며, 접착제 재질로 형성된다. 이때, 접착제의 재질로는 폴리에스테르, 폴리우레탄, 아크릴, EVA(ethylene co-vinyl acetate), PVAc(polyvinyl acetate) 등에서 선택된 어느 하나가 이용될 수 있다.
다음으로, 제1 절연층(131) 상에 씨드층(120a)을 형성한다. 이러한 씨드층(120a)은 무전해 도금 방식으로 금속을 도금하거나, 스퍼터링 방식으로 금속을 증착하는 것에 의해 형성될 수 있다.
도 6에 도시된 바와 같이, 제1 절연층(130)의 상면 및 하면과 관통 홀(도 5의 T) 내에 배치되는 제1 회로패턴(120)과, 캐비티(도 5의 C) 내에 삽입되어, 메탈 코어(110) 내에 매립되는 방열 블록(160)을 형성한다.
이때, 제1 회로패턴(120) 및 방열 블록(160)은 제1 절연층(130) 상에 배치되는 씨드층(도 5의 120a)을 매개로 한 전해 도금을 실시하여 금속층(미도시)을 형성한 후, 금속층을 선택적으로 식각하는 것에 의해 형성될 수 있다. 이에 따라, 제1 회로패턴(120) 및 방열 블록(160)은 동일 물질로 형성되며, 구체적으로는 전도성이 우수한 구리(Cu)를 이용될 수 있으나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
이때, 방열 블록(160)은 메탈 코어(110)의 캐비티 내에 삽입 배치되어, 메탈 코어(110)와 측면 접합으로 직접 접촉된다. 이에 따라, 방열 블록(160)은 메탈 코어(110)와 함께 반도체 패키지의 구동시 발생하는 열을 외부로 방출시키는 열 방출 수단으로 사용될 수 있게 된다.
도 7에 도시된 바와 같이, 제1 회로패턴(120) 및 제1 절연층(130)의 상부 및 하부를 각각 덮는 제2 절연층(140)을 형성한다.
다음으로, 제2 절연층(140)의 일부를 선택적으로 제거하여 제1 회로패턴(120)의 일부를 노출시키는 제1 비아 홀(H1)과 방열 블록(160)의 일부를 노출시키는 제2 비아 홀(H2)을 형성한다.
도 8에 도시된 바와 같이, 제2 절연층(140) 상에 제1 비아 홀(도 7의 H1)을 통하여 제1 회로패턴(120)과 전기적으로 연결되는 제2 회로패턴(150)을 형성한다. 이때, 제2 회로패턴(150)을 형성함과 동시에, 제2 비아 홀(도 7의 H2)을 통하여 방열 블록(160)에 전기적으로 연결되는 방열 비아(165)를 형성한다.
도 9에 도시된 바와 같이, 제2 절연층(140) 및 제2 회로패턴(150)을 덮으며, 제2 회로패턴(150)의 일부를 노출시키는 개구(G)를 갖는 솔더 마스크 패턴(170)을 형성한다. 이러한 솔더 마스크 패턴(170)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
다음으로, 개구(G)에 의해 노출된 제2 회로패턴(150) 상에 표면 처리층(180)을 형성한다. 이러한 표면 처리층(180)의 재질로는 OSP(Organic solderabilty Preservatives), 니켈/팔라듐(Ni/Pd) 합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(180)은 전해 도금 방식, 무전해 도금 방식 또는 이들의 조합에 의해 형성될 수 있다.
전술한 과정을 통하여, 본 발명의 제1 실시예에 따른 메탈 코어 인쇄회로기판(100)을 제조할 수 있다.
한편, 도 10 내지 도 16은 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 10에 도시된 바와 같이, 상면(210a) 및 상면(210a)에 반대되는 하면(210b)을 갖는 플레이트 형상의 메탈 코어(210)를 준비한다.
이러한 메탈 코어(210)는 일반적인 코어 재질인 유기 타입, 일 예로 CCL(copper clad laminate)에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮아 반도체 패키지의 실장 신뢰성을 향상시킬 수 있다. 특히, 메탈 코어(210)로는 Fe-Ni 합금을 이용하는 것이 바람직하고, 보다 바람직하게는 Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금을 제시할 수 있다.
이와 같이, 메탈 코어(210)의 재질로 Fe-Ni 합금을 이용할 경우, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어(210)의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판을 제작하는 것이 가능해질 수 있다.
다음으로, 메탈 코어(210)의 상면(210a) 및 하면(210b)에 제1 절연층(220)을 형성한다.
여기서, 도면으로 상세히 나타내지는 않았지만, 제1 절연층(220)은 제1 층과, 제1 층 상에 적층된 제2 층과, 제2 층 상에 적층된 제3 층을 가질 수 있다.
제1 절연층(220)의 제1 층 및 제3 층은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성될 수 있으며, 이 중 페닐린을 이용하는 것이 보다 바람직하다. 페릴린(parylene: poly-p-xylene)은 화학 기상 증착법(chemical vapor deposition, CVD)으로 쉽게 증착이 가능하며, 핀-홀(pin-hole)이 없이 기밀성이 우수하고 균일한 박막을 확보하는 것이 용이하다.
그리고, 제1 절연층(220)의 제2 층은 제1 절연층(220)의 제1 층 및 제3 층 사이에 배치되며, 접착제 재질로 형성된다. 이때, 접착제의 재질로는 폴리에스테르, 폴리우레탄, 아크릴, EVA(ethylene co-vinyl acetate), PVAc(polyvinyl acetate) 등에서 선택된 어느 하나가 이용될 수 있다.
도 11에 도시된 바와 같이, 제1 절연층(220) 상부 및 하부에 제2 절연층(230)을 적층한다. 이러한 제2 절연층(230)은 제1 절연층(220)의 상부 및 하부에 각각 부착한 상태에서 핫 프레스 방식으로 합착하는 것에 의해 제1 절연층(220)에 라미네이팅될 수 있다. 이러한 제2 절연층(230)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다.
도 12에 도시된 바와 같이, 제2 절연층(230) 및 제1 절연층(220)의 일부를 레이저 드릴링으로 제거하여 제2 절연층(230) 및 제1 절연층(220)을 관통하는 제2 관통 홀(T2)을 형성한다. 이에 따라, 메탈 코어(210)의 일부가 외부로 노출된다.
다음으로, 도 13에 도시된 바와 같이, 제2 관통 홀(T2)에 의해 노출된 메탈 코어(210)를 화학적 에칭 방식 또는 펀칭 방식으로 제거하여, 제2 관통 홀(T2)에 연결되는 제1 관통 홀(T1)을 형성한다.
이와 같이, 본 발명에서는 제1 관통 홀(T1)을 형성할 시, 염화제2철 및 염화제3 철의 수용액을 이용한 화학적 에칭 방식 및 펀칭 방식 중 하나 이상을 이용하여 형성한다. 이와 같이, 본 발명에서는 코어 재질로 높은 모듈러스 및 낮은 열팽창 계수를 갖는 메탈 코어(210)를 이용하는 것에 의해 화학적 에칭이나 펀칭 방식 중 하나 이상으로 제1 관통 홀(T1)을 형성하더라도 정밀한 패턴 설계가 가능하므로, 상대적으로 제조 비용을 많이 필요로 하는 레이저 드릴링 방식을 이용할 필요가 없게 된다.
도 14에 도시된 바와 같이, 제1 및 제2 관통 홀(도 13의 T1, T2) 내에 절연 부재(240)를 삽입한 상태에서 제2 절연층(230)의 상면 및 하면과, 제1 절연층(220) 및 제2 절연층(230)의 측벽에 절연 부재(240)를 덮는 제1 회로패턴(250)을 형성한다.
이러한 절연 부재(240)는 제1 및 제2 관통 홀 내에 배치되어, 메탈 코어(210), 제1 절연층(220) 및 제2 절연층(230)의 합산 두께와 동일한 두께로 형성될 수 있다. 이러한 절연 부재(240)는 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다. 제1 회로패턴(250)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
도 15에 도시된 바와 같이, 제1 회로패턴(250) 및 제2 절연층(230)의 상부 및 하부를 각각 덮는 제3 절연층(260)을 형성한다.
다음으로, 제3 절연층(260)의 일부를 관통하여, 제1 회로패턴(250)과 전기적으로 연결되는 제2 회로패턴(270)을 형성한다. 제3 절연층(260)은, 제2 절연층(230)과 마찬가지로, 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있다. 제2 회로패턴(270)은, 제1 회로패턴(250)과 마찬가지로, 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
도 16에 도시된 바와 같이, 제3 절연층(260) 및 제2 회로패턴(270)을 덮으며, 제2 회로패턴(270)의 일부를 노출시키는 개구(미도시)를 갖는 솔더 마스크 패턴(280)을 형성한다. 이러한 솔더 마스크 패턴(280)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택된 1종 이상의 재질이 이용될 수 있다.
다음으로, 개구에 의해 노출된 제2 회로패턴(270) 상에 표면 처리층(290)을 형성한다. 이러한 표면 처리층(290)의 재질로는 OSP(Organic solderabilty Preservatives), 니켈/팔라듐(Ni/Pd) 합금, 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있다. 이러한 표면 처리층(290)은 전해 도금 방식, 무전해 도금 방식 또는 이들의 조합에 의해 형성될 수 있다.
전술한 과정을 통하여, 본 발명의 제2 실시예에 따른 메탈 코어 인쇄회로기판(200)을 제조할 수 있다.
한편, 도 17 내지 도 21은 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.
도 17에 도시된 바와 같이, 상면(310a) 및 상면(310a)에 반대되는 하면(310b)을 갖는 플레이트 형상의 메탈 코어(310)를 준비한다.
이러한 메탈 코어(310)는 일반적인 코어 재질인 유기 타입, 일 예로 CCL(copper clad laminate)에 비하여 모듈러스가 월등히 높고 열팽창 계수가 낮아 반도체 패키지의 실장 신뢰성을 향상시킬 수 있다. 특히, 메탈 코어(310)로는 Fe-Ni 합금을 이용하는 것이 바람직하고, 보다 바람직하게는 Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금을 제시할 수 있다.
이와 같이, 메탈 코어(310)의 재질로 Fe-Ni 합금을 이용할 경우, 대략 140GPa 정도의 상당히 높은 모듈러스를 가지면서 낮은 열팽창 계수를 확보할 수 있으므로, 메탈 코어(310)의 두께를 낮추더라도 기판이 휘거나 크랙이 발생할 염려가 없으므로 초박형 인쇄회로기판을 제작하는 것이 가능해질 수 있다.
다음으로, 메탈 코어(310)의 일부를 제거하여 관통 홀(T)을 형성한다.
이때, 관통 홀(T)은 염화제2철 및 염화제3 철의 수용액을 이용한 화학적 에칭 방식 및 펀칭 방식 중 하나 이상을 이용하여 형성하는 것이 바람직하다. 이와 같이, 본 발명에서는 코어 재질로 높은 모듈러스 및 낮은 열팽창 계수를 갖는 메탈 코어(310)를 이용하는 것에 의해 화학적 에칭이나 펀칭 방식 중 하나 이상으로 관통 홀(T)을 형성하더라도 정밀한 패턴 설계가 가능하므로, 상대적으로 제조 비용을 많이 필요로 하는 레이저 드릴링 방식을 이용할 필요가 없게 된다.
다음으로, 관통 홀(T)이 형성된 메탈 코어(310)의 상면(310a) 및 하면(310b)에 절연층(320) 및 씨드층(330a)을 차례로 각각 정렬한다.
도 18에 도시된 바와 같이, 메탈 코어(310) 상에 차례로 적층된 절연층(320) 및 씨드층(330a)을 합착한다. 이때, 절연층(320)은 프리프레그(prepreg), 폴리이미드 수지, 에폭시 수지, RCC(resin coated copper) 및 PID(Photo-Image able Dielectric) 중 어느 하나의 재질이 이용될 수 있으며, 이 중 RCC(resin coated copper)를 이용하게 되면 씨드층(330a)을 형성하기 위한 공정이 생략될 수 있으므로, RCC를 이용하는 것이 바람직하다.
다음으로, 도 19에 도시된 바와 같이, 관통 홀(도 17의 T)과 대응되는 위치의 씨드층(330a) 및 절연층(320)의 일부를 제거하여, 관통 홀과 연결되는 비아 홀(H)을 형성한다. 이러한 비아 홀(H)은 레이저 드릴링이 이용될 수 있으나, 이에 제한되는 것은 아니다.
도 20에 도시된 바와 같이, 씨드층(도 19의 330a)을 매개로 비아 홀(도 19의 H)의 내부 및 씨드층 상에 금속층(미도시)을 형성한 후, 금속층을 선택적으로 패터닝하여 회로패턴(330)을 형성한다. 이때, 회로패턴(330)은 전도성이 우수한 구리(Cu)를 이용하는 것이 바람직하나, 반드시 이에 제한되는 것은 아니며, 전도성을 갖는 금속 물질이라면 제한 없이 사용될 수 있다.
다음으로, 도 21에 도시된 바와 같이, 회로패턴(330)이 형성된 절연층(320) 상에 현상액 반응형 절연필름(340)을 부착한다. 이때, 현상액 반응형 절연 필름(340)은 현상액에 의해 제거가 가능한 절연 수지 재질이라면 특별히 제한 없이 사용될 수 있다. 이때, 현상액 반응형 절연 필름(340)은 에폭시 계열의 수지를 베이스로 하며, 필러가 더 첨가될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도면으로 도시하지는 않았지만, 현상액 반응형 절연필름(340)의 일부를 제거하여 회로패턴(330)의 일부를 노출시키는 개구(미도시)를 더 형성할 수 있다.
전술한 과정을 통하여, 본 발명의 제3 실시예에 따른 메탈 코어 인쇄회로기판(300)을 제조할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 메탈 코어 인쇄회로기판 110 : 메탈 코어
120 : 제1 회로패턴 130 : 제1 절연층
140 : 제2 절연층 150 : 제2 회로패턴
160 : 방열 블록 165 : 방열 비아
170 : 솔더 마스크 패턴 180 : 표면 처리층
G : 개구

Claims (23)

  1. 관통 홀 및 캐비티를 갖는 메탈 코어;
    상기 메탈 코어의 상면 및 하면과 관통 홀 내에 배치된 제1 회로패턴;
    상기 메탈 코어와 제1 회로패턴 사이에 배치되어, 상기 메탈 코어와 제1 회로패턴을 전기적으로 절연시키는 제1 절연층;
    상기 제1 회로패턴 및 제1 절연층의 상부 및 하부를 각각 덮는 제2 절연층;
    상기 제2 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결된 제2 회로패턴; 및
    상기 캐비티 내에 삽입되어, 상기 메탈 코어 내에 매립된 방열 블록;을 포함하며,
    상기 제1 절연층은 상기 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 층과, 상기 제1 층 상에 적층된 제2 층과, 상기 제2 층 상에 적층된 제3 층을 갖는 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  2. 제1항에 있어서,
    상기 메탈 코어는
    Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금인 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 층 및 제3 층은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성되고,
    상기 제2 층은 접착제 재질로 형성된 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  5. 제1항에 있어서,
    상기 방열 블록은
    상기 메탈 코어 및 제1 절연층의 합산 두께와 동일한 두께를 갖는 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  6. 제1항에 있어서,
    상기 인쇄회로기판은
    상기 제2 절연층의 일부를 관통하여, 상기 방열 블록에 전기적으로 연결된 방열 비아;
    상기 제2 절연층 및 제2 회로패턴을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴; 및
    상기 개구에 의해 노출된 제2 회로패턴 상에 적층된 표면 처리층;
    을 더 포함하는 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  7. 제1 관통 홀을 갖는 메탈 코어;
    상기 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 절연층;
    상기 제1 절연층의 상부 및 하부를 각각 덮으며, 상기 제1 관통 홀과 연결되는 제2 관통 홀을 갖는 제2 절연층;
    상기 제1 및 제2 관통 홀 내에 삽입된 절연 부재;
    상기 제2 절연층의 상면 및 하면과, 상기 제1 절연층 및 제2 절연층의 측벽에 배치되어, 상기 절연 부재를 덮도록 배치된 제1 회로패턴;
    상기 제1 회로패턴 및 제2 절연층의 상부 및 하부를 각각 덮는 제3 절연층; 및
    상기 제3 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결된 제2 회로패턴;을 포함하며,
    상기 제1 절연층은 상기 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 층과, 상기 제1 층 상에 적층된 제2 층과, 상기 제2 층 상에 적층된 제3 층을 갖는 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  8. 제7항에 있어서,
    상기 메탈 코어는
    Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금인 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  9. 삭제
  10. 제7항에 있어서,
    상기 제1 층 및 제3 층은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성되고,
    상기 제2 층은 접착제 재질로 형성된 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  11. 제7항에 있어서,
    상기 제3 절연층 및 제2 회로패턴을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴; 및
    상기 개구에 의해 노출된 제2 회로패턴 상에 적층된 표면 처리층;
    을 더 포함하는 것을 특징으로 하는 메탈 코어 인쇄회로기판.
  12. 삭제
  13. (a) 메탈 코어의 일부를 제거하여 관통 홀 및 캐비티를 형성하는 단계;
    (b) 상기 관통 홀 및 캐비티가 형성된 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 절연층을 형성하는 단계;
    (c) 상기 제1 절연층의 상면 및 하면과 관통 홀 내에 배치되는 제1 회로패턴과, 상기 캐비티 내에 삽입되어, 상기 메탈 코어 내에 매립되는 방열 블록을 형성하는 단계;
    (d) 상기 제1 회로패턴 및 제1 절연층의 상부 및 하부를 각각 덮는 제2 절연층을 형성하는 단계; 및
    (e) 상기 제2 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계;를 포함하며,
    상기 (b) 단계에서, 상기 제1 절연층은 상기 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 층과, 상기 제1 층 상에 적층된 제2 층과, 상기 제2 층 상에 적층된 제3 층을 갖는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  14. 제13항에 있어서,
    상기 (a) 단계에서,
    상기 관통 홀 및 캐비티는
    화학적 에칭 방식 및 펀칭 방식 중 하나 이상을 이용하여 형성하는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 제1 층 및 제3 층은 각각 페닐린 및 폴리에스테르 중 선택된 1종 이상의 재질로 형성하고,
    상기 제2 층은 접착제 재질로 형성하는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  17. 제13항에 있어서,
    상기 (e) 단계 이후,
    (f) 상기 제2 절연층 및 제2 회로패턴을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴을 형성하는 단계; 및
    (g) 상기 개구에 의해 노출된 제2 회로패턴 상에 표면 처리층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  18. (a) 메탈 코어의 상면 및 하면에 제1 절연층을 형성하는 단계;
    (b) 상기 제1 절연층 상부 및 하부에 제2 절연층을 적층하는 단계;
    (c) 상기 제2 절연층 및 제1 절연층의 일부를 제거하여, 상기 제2 절연층 및 제1 절연층을 관통하는 제2 관통 홀을 형성한 후, 상기 제2 관통 홀에 의해 노출된 메탈 코어의 일부를 제거하여 제1 관통 홀을 형성하는 단계;
    (d) 상기 제1 및 제2 관통 홀 내에 절연 부재를 삽입한 상태에서 상기 제2 절연층의 상면 및 하면과, 상기 제1 절연층 및 제2 절연층의 측벽에 상기 절연 부재를 덮는 제1 회로패턴을 형성하는 단계;
    (e) 상기 제1 회로패턴 및 제2 절연층의 상부 및 하부를 각각 덮는 제3 절연층을 형성하는 단계; 및
    (f) 상기 제3 절연층의 일부를 관통하여, 상기 제1 회로패턴과 전기적으로 연결되는 제2 회로패턴을 형성하는 단계;를 포함하며,
    상기 (f) 단계 이후, 상기 제1 절연층은 상기 메탈 코어의 상면, 하면 및 측벽을 덮는 제1 층과, 상기 제1 층 상에 적층된 제2 층과, 상기 제2 층 상에 적층된 제3 층을 갖는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  19. 제18항에 있어서,
    상기 메탈 코어는
    Fe : 58 ~ 65wt% 및 Ni : 35 ~ 42wt%로 조성되는 Fe-Ni 합금인 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  20. 제18항에 있어서,
    상기 (c) 단계는,
    (c-1) 상기 제2 절연층 및 제1 절연층의 일부를 레이저 드릴링으로 제거하여 제2 관통 홀을 형성하는 단계; 및
    (c-2) 상기 제2 관통 홀에 의해 노출된 메탈 코어를 화학적 에칭 방식 또는 펀칭 방식으로 제거하여, 상기 제2 관통 홀에 연결되는 제1 관통 홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  21. 제18항에 있어서,
    상기 (f) 단계 이후,
    (g) 상기 제3 절연층 및 제2 회로패턴을 덮으며, 상기 제2 회로패턴의 일부를 노출시키는 개구를 갖는 솔더 마스크 패턴을 형성하는 단계; 및
    (h) 상기 개구에 의해 노출된 제2 회로패턴 상에 표면 처리층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 메탈 코어 인쇄회로기판 제조 방법.
  22. 삭제
  23. 삭제
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