KR20080076241A - 전자소자 내장 인쇄회로기판 및 그 제조방법 - Google Patents

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KR20080076241A
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insulating layer
printed circuit
circuit board
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이상철
배원철
김관규
이두환
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Abstract

전자소자 내장 인쇄회로기판 및 그 제조방법이 개시된다. 매개절연층; 매개절연층의 일면에 적층되며, 일면에 전극이 형성된 제1 전자소자가 내장되는 제1 코어기판; 제1 전자소자를 커버하도록 제1 코어기판에 적층되는 제1 절연층; 매개절연층의 타면에 적층되며, 일면에 전극이 형성된 제2 전자소자가 내장되는 제2 코어기판; 제2 전자소자를 커버하도록 제2 코어기판에 적층되는 제2 절연층; 및 제1 코어기판과 제2 코어기판을 관통하는 제1 비아를 포함하는 전자소자 내장 인쇄회로기판은, 전자소자를 코어에 내장함으로써 설계 자유도가 높아져 고집적화 설계를 가능케 할 수 있고, 수직구조의 내장방식을 이용함으로써 인쇄회로기판의 고밀도화를 구현할 수 있으며, 코어의 상하 양방향을 모두 활용함으로써 집적도를 극대화 시킬 수 있다.
Figure P1020070015931
전자소자, 인쇄회로기판, 수직구조, 매개절연층

Description

전자소자 내장 인쇄회로기판 및 그 제조방법{Printed circuit board having electronic component and method for manufacturing thereof}
도 1은 본 발명의 일 측면에 따른 전자소자 내장 인쇄회로기판의 제1 실시예를 나타내는 단면도.
도 2는 본 발명의 일 측면에 따른 전자소자 내장 인쇄회로기판의 제2 실시예를 나타내는 단면도.
도 3은 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판 제조방법의 일 실시예를 나타내는 순서도.
도 4 및 도 5는 도 3의 전자소자 내장 인쇄회로기판 제조방법을 나타내는 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
110, 110': 제1 코어기판 120: 제2 코어기판
130: 매개절연층 140: 제1 절연층
150: 제2 절연층 160: 레이업 층
171: 제1 전자소자 172: 전자소자
본 발명은 전자소자 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 차세대 다기능성, 소형 패키지 기술의 일환으로써 전자소자 내장 인쇄회로기판의 개발이 주목 받고 있다. 전자소자 내장 인쇄회로기판은 이러한 다기능성, 소형화의 장점과 더불어 고기능화라는 측면도 어느 정도 포함하고 있는데 이는 100MHz이상의 고주파에서 배선거리를 최소화할 수 있을 뿐만 아니라, 경우에 따라서는 FC(flip chip assembly)나 BGA(ball grid array)에서 사용되는 와이어 본딩(wire bonding) 또는 솔더 볼(Solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.
그러나, 이러한 종래기술에 따른 전자소자 내장 인쇄회로기판은 고밀도 IC와 같은 전자소자를 내장함에 따른 열 방출 문제나 박막분리(delamination) 등의 문제가 수율을 좌우할 가능성이 높고, 기판의 제조 비용을 상승시킬 수 있는 제반 공정상의 문제점이 상존하는 실정이다. 따라서, 전자소자 내장 인쇄회로기판의 박형화에 따른 휨 현상을 최소화하기 위한 강성부여 및 열방출성 향상을 위한 기술이 요청된다.
또한, 현재까지의 전자소자 내장 공법은 코어기판의 일면에만, 또는 빌드업 레이어(Build-up layer)의 일면에만 전자소자가 내장되는 구조로서, 열 응력 환경 하에서 휨 현상에 취약할 수 밖에 없는 비대칭성 구조이며, 이로 인해 내장되는 전자소자의 개수를 증가시키는 데에 근본적인 한계를 갖고 있을 뿐만 아니라, 전자소 자의 전극이 위치한 면만을 활용하는 등의 문제가 있다.
본 발명은 크기 대비 기능의 비를 최대화 할 수 있는 복수 소자 내장 방식의 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 매개절연층; 매개절연층의 일면에 적층되며, 일면에 전극이 형성된 제1 전자소자가 내장되는 제1 코어기판; 제1 전자소자를 커버하도록 제1 코어기판에 적층되는 제1 절연층; 매개절연층의 타면에 적층되며, 일면에 전극이 형성된 제2 전자소자가 내장되는 제2 코어기판; 제2 전자소자를 커버하도록 제2 코어기판에 적층되는 제2 절연층; 및 제1 코어기판과 제2 코어기판을 관통하는 제1 비아를 포함하는 전자소자 내장 인쇄회로기판을 제공할 수 있다.
제1 코어기판으로는 동박적층판(CCL)을 이용할 수 있다.
제1 절연층을 관통하여 제1 전자소자의 전극과 전기적으로 연결되는 제2 비아가 구비될 수 있는데, 제2 비아는 제1 전자소자의 전극의 위치에 상응하는 위치에 형성될 수 있다.
제1 전자소자의 타면과, 제2 전자소자의 타면은 서로 대향할 수 있으며, 제1 전자소자와 제2 전자소자는 크기 및 형태가 서로 동일할 수 있다. 또한, 제1 전자소자와 제2 전자소자는 매개절연층을 기준으로 서로 대칭되도록 위치할 수도 있다.
한편, 제1 절연층으로는 B-스테이지의 프리프레그(Prepreg)를 이용할 수 있다.
본 발명의 다른 측면에 따르면, 일면에 전극이 형성된 제1 전자소자가 내장되는 제1 코어기판과, 일면에 전극이 형성된 제2 전자소자가 내장되는 제2 코어기판을 각각 제공하는 단계; 매개절연층을 개재하여 제1 코어기판과 제2 코어기판을 적층하는 단계; 제1 코어기판과 제2 코어기판을 관통하는 제1 비아를 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법을 제공할 수 있다.
제1 전자소자의 내장은, 제1 코어기판을 관통하는 캐비티를 형성하는 단계; 제1 코어기판의 일면에 지지필름을 부착하는 단계; 캐비티에 제1 전자소자를 내장하는 단계; 제1 전자소자를 커버하도록, 제1 코어기판에 제1 절연층을 적층하는 단계를 포함하는 방법으로 수행될 수 있다.
제1 코어기판으로는 동박적층판(CCL)을 이용할 수 있으며, 제1 절연층을 관통하여 제1 전자소자의 전극과 전기적으로 연결되는 제2 비아를 형성하는 단계를 더 수행할 수도 있다.
제2 비아는 제1 전자소자의 전극의 위치에 상응하는 위치에 형성될 수 있고, 제1 전자소자의 타면과, 제2 전자소자의 타면은 서로 대향할 수 있다.
또한, 제1 전자소자와 제2 전자소자로는 크기 및 형태가 서로 동일한 것을 이용할 수 있으며, 제1 전자소자와 제2 전자소자는 매개절연층을 기준으로 서로 대칭되도록 위치할 수 있다.
한편, 제1 절연층으로는 B-스테이지의 프리프레그(Prepreg)를 이용할 수도 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 전자소자 내장 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 측면에 따른 전자소자 내장 인쇄회로기판의 제1 실시예를 나타내는 단면도이다. 도 1을 참조하면, 제1 코어기판(110), 절연체(114), 제2 코어기판(120), 매개절연층(130), 제1 절연층(140), 제1 비아(180), 제2 비아(142, 152), 제2 절연층(150), 레이업 층(160), 제1 전자소자(171), 제2 전자소자(172), 전극(171a, 172a), 회로패턴(191), 랜드(192), 솔더 레지스트(193)가 도시되어 있다.
매개절연층(130)은 추후 설명할 제1 코어기판(110)과 제2 코어기판(120)을 결합하는 수단으로서, 도 1를 기준으로 설명하면, 매개절연층(130)의 상면에는 제1 코어기판(110)이 적층되고, 매개절연층(130)의 하면에는 제2 코어기판(120)이 적층된다.
제1 코어기판(110)은 매개절연층(130)의 상면에 적층되며, 제1 코어기판(110)에는 제1 전자소자(171)가 내장된다. 이를 위하여, 제1 코어기판(110)에는 캐비티(도 4의 112)가 형성될 수 있다. 이러한 캐비티(112)는 기계적인 드릴링 또는 레이저 드릴링을 통하여 형성될 수도 있고, 화학적인 에칭을 통해서 형성될 수도 있다. 이처럼 캐비티를 형성하는 방법은 필요에 따라 변경하여 적용할 수 있다.
제1 전자소자(171)가 보다 견고히 내장될 수 있도록, 제1 코어기판(110)에 형성되는 캐비티는 내장되는 제1 전자소자(171)보다 크게 형성되고, 제1 전자소자(171)와 제1 코어기판(110)의 내벽 사이에는 추후 설명할 절연체(114)가 개재될 수 있다. 이렇게 개재된 절연체(114)에 의해 제1 전자소자(171)는 지지되어, 제1 코어기판(110)에 견고히 내장될 수 있게 된다.
한편, 제1 코어기판(110)으로는 방열성능과 구조적인 강성을 고려하여, 도 2에 도시된 바와 같이 동박적층판(110')을 이용할 수도 있다. 동박적층판을 이용함으로써, 방열효과를 향상시킬 수 있고, 열응력 환경 하에서의 강성 또한 향상시킬 수 있게 된다.
제2 코어기판(120)은 매개절연층(130)의 하면에 적층되며, 제2 코어기판(120)에도 제1 코어기판(110)에서와 같이 전자소자(172)가 내장된다. 제2 코어기판(120)은 제1 코어기판(110)의 구조와 동일하므로, 이에 대한 구체적인 설명은 생략하도록 한다.
이렇게 적층된 제1 코어기판(110), 매개절연층(130) 및 제2 코어기판(120)이 본 실시예에 따른 인쇄회로기판의 코어를 구성하게 된다.
이러한 코어의 양면을 전기적으로 연결하기 위하여 제1 비아(180)가 형성될 수 있다. 제1 비아(180)는 제1 코어기판(110), 매개절연층(130) 및 제2 코어기 판(120)을 관통하는 IVH(inner via hole)일 수 있다.
코어를 중심으로 하여 다층 인쇄회로기판을 구현하는 경우, 제1 코어기판(110)과 제2 코어기판(120)에는 각각 제1 절연층(140)과 제2 절연층(150)이 적층될 수 있으며, 이 위에 다시 레이업 층(160)이 적층될 수도 있다.
제1 절연층(140), 제2 절연층(150) 및 레이업 층(160)에는 각각 소정의 기능을 수행하는 회로패턴(191)이 형성될 수 있으며, 층간 도통을 위한 제2 비아(142)가 형성될 수도 있다. 이 때, 집적도를 더욱 향상시키기 위하여, 제1 전자소자(171)의 전극과의 전기적 연결을 위한 제2 비아(142)는 제 1 전자소자의 전극에 상응하는 위치에 형성되어 전극과 직접 연결될 수 있다. 즉, 도 1을 기준으로 설명하면, 제1 전자소자(171)의 전극이 형성된 위치에 상응하는 제1 절연층(140) 상의 위치에, 제1 절연층(140)을 관통하여 전극에 직접 연결되는 BVH(blind via hole)가 형성될 수 있는 것이다. 이러한 구조는 제2 전자소자(172)의 경우에도 마찬가지로 구현될 수 있다(도 1의 152).
한편, 상술한 구조를 갖는 코어에서, 제1 전자소자의 전극(171a)과 제2 전자소자의 전극(172a)은 서로 반대방향을 향하도록 내장될 수 있다. 즉, 각 전자소자의 전극이 형성되지 않은 면이 서로 대향하도록 내장될 수 있는 것이다. 이러한 구조를 통하여, 본 실시예에 따른 인쇄회로기판은 코어의 상하 양방향 모두를 활용할 수 있게 되어, 집적도를 극대화할 수 있게 된다.
또한, 코어 및 인쇄회로기판의 휨 발생을 최소화하기 위하여, 제1 전자소자(171)와 제2 전자소자(172)는 이론적으로는 동일한 크기 및 형태를 갖고, 매개절 연층(130)을 기준으로 서로 대칭이 되도록 위치하는 것이 좋다. 그러나 이러한 구조가 코어의 일측에만 전자소자가 내장됨으로써 비대칭 구조로 인한 휨 현상을 최소화하기 위한 것임을 고려할 때, 수학적 의미에서의 동일과 대칭뿐만 아니라, 실질적으로 대칭이 되는 구조로서 강성을 발휘할 수 있는 범위 내에서 유사한 경우 또한 포함함은 물론이다.
최 외곽에 형성되는 회로패턴(191)은 솔더 레지스트(193)에 의해 보호될 수 있으며, 이러한 회로패턴(191) 가운데 소정의 위치에는 별도의 전자소자가 실장되기 위한 랜드(192)가 형성될 수도 있다.
이상 본 발명의 일 측면에 따른 전자소자 내장 인쇄회로기판의 구조에 대해 설명하였으며, 다음으로는 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판의 제조방법에 대해 설명하도록 한다.
도 3은 본 발명의 다른 측면에 따른 전자소자 내장 인쇄회로기판 제조방법의 일 실시예를 나타내는 순서도이고, 도 4 및 도 5는 도 3의 전자소자 내장 인쇄회로기판 제조방법을 나타내는 흐름도이다. 도 4 및 도 5을 참조하면, 제1 코어기판(110), 캐비티(112), 절연체(114), 제2 코어기판(120), 매개절연층(130), 제1 절연층(140), 제1 비아(180), 제2 비아(142, 152), 제2 절연층(150), 레이업 층(160), 제1 전자소자(171), 제2 전자소자(172), 전극(171a, 172a), 회로패턴(191), 랜드(192), 솔더 레지스트(193)가 도시되어 있다.
먼저, 일면에 전극이 형성된 제1 전자소자가 내장되는 제1 코어기판(110)과, 일면에 전극이 형성된 제2 전자소자가 내장되는 제2 코어기판(120)을 각각 제공한 다(S10, S20).
이 후의 공정을 설명하기에 앞서 제1 전자소자(171)를 제1 코어기판(110)에 내장하는 공정에 대해 설명하도록 한다.
우선, 제1 코어기판(110)에 캐비티(112)를 형성한다(S11). 제1 코어기판(110)으로는 금속 재질의 메탈코어를 사용할 수도 있고, 동박적층판을 이용할 수 있다.
캐비티(112)는 기계적 드릴링, 레이저 드릴링 또는 화학적 에칭 등의 방법으로 형성될 수 있으며, 제1 코어기판(110)을 관통하도록 형성될 수도 있다.
다음으로, 제1 코어기판(110)의 일면에 지지필름(194)을 부착한다(S12). 캐비티(112)가 제1 코어기판(110)을 관통하도록 형성된 경우, 별도의 지지수단이 없으면 제1 전자소자(171)가 제1 코어기판(110)에 내장되는 것을 곤란해질 수 있다. 이를 고려하여, 제1 코어기판(110)의 일면에 지지필름(194)을 부착하여, 제1 전자소자(171)를 지지할 수 있는 수단이 구비되도록 하는 것이다. 캐비티(112)가 형성되고 일면에는 지지필름(194)이 부착된 제1 코어기판(110)이 도 4의 (a)에 도시되어 있다.
한편, 제1 코어기판(110)에 캐비티(112)를 형성한 후에 지지필름(194)을 부착할 수도 있으며, 지지필름(194)을 부착한 뒤에 캐비티(112)를 형성할 수도 있음은 물론이다.
다음으로 캐비티(112)에 제1 전자소자를 내장한다(S13). 이 때, 제1 전자소자의 전극(171a)이, 도 4를 기준으로, 상면을 향하게 할 수 있다. 즉, 전극이 형성 되지 않은 면이 지지필름(194)에 안착되도록 할 수 있다.
다음으로, 제1 코어기판(110)에 제1 절연층(140)을 적층한다(S14). 제1 절연층(140)으로는 B-스테이지의 프리프레그를 이용할 수 있다. 유리섬유를 함침하고 있는 B-스테이지의 프리프레그를 이용함으로써, 추후에 비아를 형성함에 있어 기계적인 드릴링을 용이하게 수행할 수 있으며, 휨에도 효과적으로 대처할 수도 있기 때문이다.
한편, 제1 코어기판(110)에 제1 절연층(140)을 적층함으로써, 캐비티(112)의 여유공간에도 절연체(114)가 충전되도록 할 수 있다. 이러한 절연체(114)를 이용하여 제1 전자소자(171)를 지지할 수 있게 되므로, 제1 전자소자(171)를 보다 견고하게 고정하고 실장할 수 있는 효과를 나타낼 수도 있게 된다.
이러한 절연체(114)는 제1 절연층의 적층과 별도의 공정을 통해 충전될 수도 있으나, 제1 절연층(140)을 이루는 물질과 동일한 물질을 이용하여, 제1 절연층(140) 적층과 동시에 충전될 수도 있다.
다음으로, 제1 전자소자를 지지하기 위하여 제1 코어기판에 부착하였던 지지필름을 제거한다(S15).
이상에서 설명한 방법과 동일한 방법으로, 제2 전자소자를 제2 코어기판(120)에 내장할 수 있다(S21 내지 S25). 이에 대한 구체적인 설명은 제1 전자소자(171)에 대한 그것으로 갈음하도록 한다.
다음으로, 매개절연층을 개재하여 제1 코어기판(110)과 제2 코어기판(120)을 적층한다(S30). 이를 통하여, 두 개의 전자소자가 내장되는 하나의 코어를 형성할 수 있게 된다(도 5의 (a) 참조). 매개절연층으로는 제1 절연층(140) 및 제2 절연층(150)과 마찬가지로 프리프레그를 이용할 수 있다.
이 때, 도 5의 (a)에 도시된 바와 같이 제1 전자소자의 전극(171a)과 제2 전자소자의 전극(172a)이 서로 반대방향을 향하도록 제1 코어기판(110)과 제2 코어기판(120)을 적층할 수 있다. 즉, 각 전자소자의 전극이 형성되지 않은 면이 서로 대향하도록 할 수 있는 것이다. 이러한 구조를 통하여, 본 실시예에 따른 인쇄회로기판은 코어의 상하 양방향 모두를 활용할 수 있게 되어, 집적도를 극대화할 수 있게 된다.
또한, 휨 발생을 최소화하기 위하여, 제1 전자소자(171)와 제2 전자소자(172)는 이론적으로는 동일한 크기 및 형태를 갖고, 매개절연층(130)을 기준으로 서로 대칭이 되도록 위치하는 것이 좋다. 그러나 이러한 구조가 코어의 일측에만 전자소자가 내장됨으로써 비대칭 구조로 인한 휨 현상을 최소화하기 위한 것임을 고려할 때, 수학적 의미에서의 동일과 대칭뿐만 아니라, 실질적으로 대칭이 되는 구조로서 강성을 발휘할 수 있는 범위 내에서 유사한 경우 또한 포함함은 물론이다.
이후, 제1 코어기판(110)과 제2 코어기판(120)을 관통하는 제1 비아(180)를 형성한다(S40, 도 5의 (b)). 제1 비아(180)는 제1 코어기판(110)과 제2 코어기판(120)을 관통하여 양 측을 도통하는 기능을 수행하는 것으로서, 기계적인 드릴링 등을 통하여 관통홀(180a)을 형성하고, 관통홀의 내벽에 도금층을 형성하거나, 관통홀을 전도성 물질로 충전하는 방법 등으로 형성될 수 있다.
한편, 제1 코어기판(110)에 이미 제1 절연층(140)이 적층되어 있을 수 있으므로, 제1 비아(180)는 제1 절연층(140) 또한 관통하도록 형성될 수 있으며, 이는 제2 코어기판(120)에 제2 절연층(150)이 적층되어 있는 경우에도 마찬가지이다.
다음으로, 제1 절연층을 관통하여 제1 전자소자의 전극과 전기적으로 연결되는 제2 비아를 형성한다(S50). 제1 코어기판(110)에 제1 절연층(140)을 적층함으로 인하여 제1 전자소자(171)는 외부와 격리될 수 있다. 이러한 경우에, 제1 전자소자(171)를 외부와 전기적으로 연결하기 위하여, 도 5의 (c)에 도시된 바와 같은 제2 비아(142)를 형성할 수 있는 것이다.
이 때, 집적도를 더욱 향상시키기 위하여, 제1 전자소자의 전극(171a)과의 전기적 연결을 위한 제2 비아(142)는 제1 전자소자의 전극(171a)에 상응하는 위치에 형성되어 전극(171a)과 직접 연결될 수 있다. 즉, 도 5의 (c)를 기준으로 설명하면, 제1 전자소자(171)의 전극이 형성된 위치에 상응하는 제1 절연층(140) 상의 위치에, 제1 절연층(140)을 관통하여 전극에 직접 연결되는 BVH(blind via hole)가 형성될 수 있는 것이다. 이러한 구조는 제2 전자소자(172)의 경우에도 마찬가지로 구현될 수 있다.
제2 비아(142)를 형성함과 아울러 제1 절연층(140) 및 제2 절연층(150)의 표면에는 소정의 회로패턴(191)을 형성할 수 있다.
다음으로, 레이업 층(160)을 형성할 수 있다(S60, 도 5의 (d)). 제1 절연층(140) 위에 레이업 층(160)을 추가로 형성함으로써, 원하는 층 수의 다층 인쇄회로기판을 형성할 수 있게 된다. 레이업 층(160)을 형성한 다음, 최 외곽에 형성된 회로패턴(191)을 보호하기 위하여 솔더 레지스트(193)를 도포할 수 있고, 별도의 전자소자가 실장되기 위한 랜드(192)를 형성할 수도 있음은 물론이다.
이상, 본 발명의 실시예에 따른 전자소자 내장 인쇄회로기판 및 그 제조방법에 대해 설명하였으며, 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면 전자소자를 코어에 내장함으로써 설계 자유도가 높아져 고집적화 설계를 가능케 할 수 있고, 수직구조의 내장방식을 이용함으로써 인쇄회로기판의 고밀도화를 구현할 수 있으며, 코어의 상하 양방향을 모두 활용함으로써 집적도를 극대화 시킬 수 있다.

Claims (16)

  1. 매개절연층;
    상기 매개절연층의 일면에 적층되며, 일면에 전극이 형성된 제1 전자소자가 내장되는 제1 코어기판;
    상기 제1 전자소자를 커버하도록 상기 제1 코어기판에 적층되는 제1 절연층;
    상기 매개절연층의 타면에 적층되며, 일면에 전극이 형성된 제2 전자소자가 내장되는 제2 코어기판;
    상기 제2 전자소자를 커버하도록 상기 제2 코어기판에 적층되는 제2 절연층; 및
    상기 제1 코어기판과 상기 제2 코어기판을 관통하는 제1 비아를 포함하는 전자소자 내장 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 코어기판은 동박적층판인 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  3. 제1항에 있어서,
    상기 제1 절연층을 관통하여 상기 제1 전자소자의 전극과 전기적으로 연결되는 제2 비아를 더 포함하되,
    상기 제2 비아는 상기 제1 전자소자의 전극의 위치에 상응하는 위치에 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 전자소자의 타면과, 상기 제2 전자소자의 타면은 서로 대향하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  5. 제1항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 크기 및 형태가 서로 동일한 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 상기 매개절연층을 기준으로 서로 대칭되도록 위치하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  7. 제1항에 있어서,
    상기 제1 절연층은 프리프레그(Prepreg)인 것을 특징으로 하는 전자소자 내장 인쇄회로기판.
  8. 일면에 전극이 형성된 제1 전자소자가 내장되는 제1 코어기판과, 일면에 전극이 형성된 제2 전자소자가 내장되는 제2 코어기판을 각각 제공하는 단계;
    매개절연층을 개재하여 상기 제1 코어기판과 상기 제2 코어기판을 적층하는 단계;
    상기 제1 코어기판과 상기 제2 코어기판을 관통하는 제1 비아를 형성하는 단계를 포함하는 전자소자 내장 인쇄회로기판 제조방법.
  9. 제8항에 있어서,
    상기 제1 전자소자의 내장은,
    상기 제1 코어기판을 관통하는 캐비티를 형성하는 단계;
    상기 제1 코어기판의 일면에 지지필름을 부착하는 단계;
    상기 캐비티에 상기 제1 전자소자를 내장하는 단계;
    상기 제1 전자소자를 커버하도록, 상기 제1 코어기판에 제1 절연층을 적층하 는 단계를 포함하는 방법으로 수행되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
  10. 제9항에 있어서,
    상기 제1 코어기판은 동박적층판인 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
  11. 제9항에 있어서,
    상기 제1 절연층을 관통하여 상기 제1 전자소자의 전극과 전기적으로 연결되는 제2 비아를 형성하는 단계를 더 포함하는 전자소자 내장 인쇄회로기판 제조방법.
  12. 제11항에 있어서,
    상기 제2 비아는 상기 제1 전자소자의 전극의 위치에 상응하는 위치에 형성되는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
  13. 제8항에 있어서,
    상기 제1 전자소자의 타면과, 상기 제2 전자소자의 타면은 서로 대향하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
  14. 제8항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 크기 및 형태가 서로 동일한 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
  15. 제8항에 있어서,
    상기 제1 전자소자와 상기 제2 전자소자는 상기 매개절연층을 기준으로 서로 대칭되도록 위치하는 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
  16. 제8항에 있어서,
    상기 제1 절연층은 프리프레그인 것을 특징으로 하는 전자소자 내장 인쇄회로기판 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101118817B1 (ko) * 2010-07-05 2012-03-12 삼성전기주식회사 다층 임베디드 인쇄회로기판 및 이의 제조 방법
KR101289140B1 (ko) * 2010-09-28 2013-07-23 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI340450B (en) * 2007-08-28 2011-04-11 Unimicron Technology Corp Packaging substrate structure with capacitor embedded therein and method for fabricating the same
US8314343B2 (en) * 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
KR100945285B1 (ko) * 2007-09-18 2010-03-03 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
KR101038482B1 (ko) * 2009-07-08 2011-06-02 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101077380B1 (ko) * 2009-07-31 2011-10-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20110054348A (ko) * 2009-11-17 2011-05-25 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2012009828A (ja) * 2010-05-26 2012-01-12 Jtekt Corp 多層回路基板
TWI411073B (zh) 2010-08-13 2013-10-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
CN102751256B (zh) * 2011-04-22 2015-10-14 欣兴电子股份有限公司 嵌埋被动组件的封装基板及其制造方法
US8628636B2 (en) * 2012-01-13 2014-01-14 Advance Materials Corporation Method of manufacturing a package substrate
JP5692473B1 (ja) * 2013-05-14 2015-04-01 株式会社村田製作所 部品内蔵基板及び通信モジュール
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
AT515101B1 (de) * 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
JP6742682B2 (ja) * 2014-09-03 2020-08-19 太陽誘電株式会社 多層配線基板
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
KR101760668B1 (ko) 2016-02-24 2017-07-24 주식회사 비에이치 서로 다른 두께로 구성된 다수의 전자소자의 내장이 가능한 임베디드 인쇄회로기판의 제조 공법
EP3443584B1 (en) * 2016-04-11 2021-11-03 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Batch manufacturing of component carriers and their related semi-finished product
CN211045436U (zh) * 2019-07-07 2020-07-17 深南电路股份有限公司 线路板
KR20210077373A (ko) * 2019-12-17 2021-06-25 삼성전기주식회사 전자부품　내장기판
CN113133178B (zh) 2019-12-31 2024-03-22 奥特斯(中国)有限公司 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
KR20220005236A (ko) * 2020-07-06 2022-01-13 삼성전기주식회사 전자부품 내장기판

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
US7394663B2 (en) * 2003-02-18 2008-07-01 Matsushita Electric Industrial Co., Ltd. Electronic component built-in module and method of manufacturing the same
JP2004335641A (ja) * 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
KR100700922B1 (ko) * 2005-10-17 2007-03-28 삼성전기주식회사 수동 소자를 내장한 기판 및 그 제조 방법
TWI295497B (en) * 2005-10-18 2008-04-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
JP2007158279A (ja) * 2005-12-09 2007-06-21 Hitachi Ltd 半導体装置及びそれを用いた電子制御装置
KR100656751B1 (ko) * 2005-12-13 2006-12-13 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101118817B1 (ko) * 2010-07-05 2012-03-12 삼성전기주식회사 다층 임베디드 인쇄회로기판 및 이의 제조 방법
KR101289140B1 (ko) * 2010-09-28 2013-07-23 삼성전기주식회사 임베디드 인쇄회로기판 및 그 제조방법

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