KR20100025436A - 플립칩 패키지 및 그 제조방법 - Google Patents

플립칩 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 플립칩 패키지 및 그 제조방법에 관한 것이다.
본 발명의 실시예에 따른 플립칩 패키지는 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판; 상기 제2도전패턴 상에 형성된 제1도전층; 상기 제2도전패턴과 제1도전층 사이에 형성된 제2도전층; 상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함된다.
플립칩

Description

플립칩 패키지 및 그 제조방법{FLIP CHIP PACKAGE AND METHOD FOR PACKAGING THE SAME}
본 발명은 플립칩 패키지 및 그 제조방법에 관한 것이다.
일반적으로 전자 부품을 인쇄회로기판 상에 전기적으로 접속시키는 방법은 전자 부품의 형태에 따라 여러 기술들이 적용되고 있다. 예를 들어, 전자 부품의 내부에 있는 반도체 다이 또는 웨이퍼와 같은 반도체 소자에 전극을 연결하여 인쇄회로기판에 접속하는 방법이 활용되고 있다.
상기 반도체 소자를 인쇄회로기판에 접속하는 방법에 따라 상기 반도체 소자와 외부의 부품 리드를 와이어로 연결하는 와이어 접속 방법과, 상기 반도체 소자를 직접 접속하는 플립칩 접속 방법이 있다.
한편, 종래의 플립칩 접속 방법은 인쇄회로기판 및 반도체 소자에 각각 범프(bump)를 형성하여야 하기 때문에 공정이 복잡하고 비용이 증가되는 문제가 있다.
본 발명은 플립칩 패키지 및 그 제조방법을 제공한다.
본 발명은 반도체 소자에 범프를 형성하지 않아도 되므로 비용이 감소될 수 있는 플립칩 패키지 및 그 제조방법을 제공한다.
본 발명은 인쇄회로기판에 형성되는 범프의 높이를 증가시켜 패키지의 신뢰성을 향상시킬 수 있는 플립칩 패키지 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 플립칩 패키지는 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판; 상기 제2도전패턴 상에 형성된 제1도전층; 상기 제2도전패턴과 제1도전층 사이에 형성된 제2도전층; 상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함된다.
본 발명의 실시예에 따른 플립칩 패키지는 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판; 상기 제2도전패턴의 상면에만 형성된 주석(Tin), 주석을 포함하는 합금, 또는 솔더를 포함하는 제1도전층; 상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및 상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함된다.
본 발명의 실시예에 따른 플립칩 패키지 제조방법은 제1면에 제1도전패턴이 형성된 인쇄회로기판이 준비되는 단계; 상기 인쇄회로기판의 제1면에 상기 제1도전 패턴의 일부가 노출되도록 마스크층을 형성하는 단계; 상기 제1도전패턴 상에 도전층을 도금하여 제2도전패턴을 형성하는 단계; 상기 제2도전패턴 상에 제2도전층을 형성하고 상기 제2도전층 상에 제1도전층을 형성하는 단계; 상기 마스크층을 제거하고 상기 제1도전층 상에 반도체 소자를 전기적으로 접속하는 단계; 및 상기 인쇄회로기판과 반도체 소자 사이에 언더필 수지를 채우는 단계가 포함된다.
본 발명은 플립칩 패키지 및 그 제조방법을 제공할 수 있다.
본 발명은 반도체 소자에 범프를 형성하지 않아도 되므로 비용이 감소될 수 있는 플립칩 패키지 및 그 제조방법을 제공할 수 있다.
본 발명은 인쇄회로기판에 형성되는 범프의 높이를 증가시켜 패키지의 신뢰성을 향상시킬 수 있는 플립칩 패키지 및 그 제조방법을 제공할 수 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 5는 본 발명의 실시예에 따른 플립칩 패키지 및 그 제조방법을 설명하는 도면이다.
먼저, 도 5를 참조하여 본 발명의 실시예에 따른 플립칩 패키지에 대해 설명하면 다음과 같다.
본 발명의 실시예에 따른 플립칩 패키지에서, 절연층(10)과 상기 절연층(10)의 제1면에 형성된 제1,2도전패턴(11,12)과, 상기 절연층(10)의 제2면에 형성된 제3도전패턴(13)이 포함되는 인쇄회로기판이 형성된다.
상기 인쇄회로기판에서 상기 절연층(10)의 내부에는 내부 도전패턴(14) 및 도전비아(15)가 형성될 수 있고, 상기 제1,2도전패턴(11,12)과 상기 제3도전패턴(13)은 일부가 서로 전기적으로 연결되어 회로를 구성할 수 있다. 상기 제1,2,3도전패턴(11,12,13)은 금속으로 형성될 수 있으며, 예를 들어, 구리(copper)로 형성될 수 있다.
상기 절연층(10)의 제1면에 형성된 제1도전패턴(11)은 제1높이로 형성되고, 상기 절연층(10)의 제1면에 형성된 제2도전패턴(12)은 상기 제1도전패턴(12)보다 높은 제2높이로 형성될 수도 있다.
상기 절연층(10)의 제1면 및 제2면에는 포토 솔더레지스트(21)가 형성된다. 상기 포토 솔더레지스트(21)는 상기 제1,2,3도전패턴(11,12,13)이 형성되지 않은 영역에 형성될 수 있으며, 상기 제1,3도전패턴(11,13)의 일부분을 덮으며 형성될 수도 있다.
상기 제2도전패턴(12)은 상기 포토 솔더레지스트(21)보다 높은 높이로 형성 된다.
상기 제2도전패턴(12) 상에는 제1도전층(40)이 형성되고, 상기 제2도전패턴(12)과 상기 제1도전층(40) 사이에 제2도전층(50)이 형성될 수도 있다.
상기 제1도전층(40)은 도전물질로 형성되며, 상기 제1,2도전패턴(11,12)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다.
상기 제1 도전층(40)은 도전 물질로 형성되며, 상기 제1,2도전패턴(11,12)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 예를 들어, 상기 제1도전층(40)은 구리로 형성되거나 주석(Tin) 또는 주석(Tin)을 포함하는 합금 또는 솔더로 형성될 수 있다.
상기 제2도전층(50)은 예를 들어, 니켈(Ni) 또는 니켈(Ni)을 포함하는 합금으로 형성될 수 있다.
상기 제2도전층(50)은 선택적으로 형성될 수 있으며, 상기 제2도전층(50)은 Copper corrosion을 방지하는 배리어층의 역할을 할 수 있다.
상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)은 범프(bump) 기능을 제공할 수 있고, 상측에 반도체 소자(60)가 배치된다.
상기 반도체 소자(60)의 일면에는 도전패턴(61)이 형성되어 상기 제1도전층(40)과 전기적으로 접속되면서, 상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)의 상측에 설치된다.
그리고, 상기 반도체 소자(60)와 인쇄회로기판 사이에는 언더필(under fill) 수지(70)가 형성되어 상기 반도체 소자(60)가 견고하게 지지될 수 있도록 하고 상 기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)이 보호될 수 있도록 한다.
예를 들어, 상기 언더필 수지(70)는 에폭시 수지로 형성될 수 있다.
본 발명의 실시예에 따른 플립칩 패키지는 상기 절연층(10) 상에 상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)을 형성하여 범프 기능을 제공한다.
상기 제2도전패턴(12), 제1도전층(40), 제2도전층(50)은 60㎛ 이상의 두께로 형성될 수 있으며, 따라서, 상기 반도체 소자(60)와 상기 절연층(10) 사이에 충분한 두께의 언더필 수지(70)를 형성할 수 있다.
본 발명의 실시예에 따른 플립칩 패키지는 인쇄회로기판 상에만 범프를 형성하기 때문에, 종래에 인쇄회로기판 및 반도체 소자에 범프를 형성하는 것에 비하여 공정이 간단하고 저렴한 비용으로 제작이 가능하다.
이하에서는 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 플립칩 패키지 제조방법에 대해 상세히 설명하도록 한다.
도 1을 참조하면, 인쇄회로기판이 준비된다.
상기 인쇄회로기판은 절연층(10)과 상기 절연층(10)의 제1면에 형성된 제1도전패턴(11)과, 상기 절연층(10)의 제2면에 형성된 제3도전패턴(13)이 형성된다.
상기 절연층(10)의 제1면 및 제2면에는 포토 솔더레지스트(21)가 형성된다. 상기 포토 솔더레지스트(21)는 상기 제1,3도전패턴(11,13)이 형성되지 않은 영역에 형성될 수 있으며, 상기 제1,3도전패턴(11,13)의 일부분을 덮으며 형성될 수도 있다.
또한, 상기 절연층(10)의 내부에는 내부 도전패턴(14) 및 도전비아(15)가 형 성될 수 있고, 상기 제1도전패턴(11)과 상기 제3도전패턴(13)은 일부가 서로 전기적으로 연결되어 회로를 구성할 수 있다. 상기 제1,3도전패턴(11,13)은 금속으로 형성될 수 있으며, 예를 들어, 구리(copper)로 형성될 수 있다.
도 2를 참조하면, 상기 절연층(10)의 제1면에 형성된 상기 제1도전패턴(11)들 중 일부가 노출되도록 선택적으로 마스크층(30)이 형성된다.
그리고, 상기 마스크층(30)에 의해 선택적으로 노출된 상기 제1도전패턴(11) 상에 동일 재질로 제2도전패턴(12)을 형성한다.
상기 제2도전패턴(12)은 상기 제1도전패턴(11)과 동일한 재질로 형성될 수 있으며, 상기 제1도전패턴(11)보다 높은 높이로 형성될 수도 있다. 상기 제2도전패턴(12)이 형성된 영역은 상기 반도체 소자(60)가 배치되어 전기적으로 접속되는 위치이다.
도 3을 참조하면, 상기 제2도전패턴(12) 상에 제1도전층(40) 및 제2도전층(50)이 도금 방식으로 형성된다.
상기 제1도전층(40)은 도전 물질로 형성되며, 상기 제1,2도전패턴(11,12)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 예를 들어, 상기 제1 도전층(40)은 구리로 형성되거나, 주석(Tin) 또는 주석(Tin)을 포함하는 합금 또는 솔더로 형성될 수 있다.
상기 제2도전층(50)은 예를 들어, 니켈(Ni) 또는 니켈(Ni)을 포함하는 합금으로 형성될 수 있다.
상기 제2도전층(50)은 선택적으로 형성될 수 있으며, 상기 제2도전층(50)은 Copper corrosion을 방지하는 배리어층의 역할을 할 수 있다. 예를 들어, 도 3에 도시된 바와 같이 상기 제2도전층(50)은 상기 제2도전패턴(12)의 상면에만 형성될 수도 있다. 또한, 상기 제1도전층(40)은 상기 제2도전층(50)의 상면에만 형성될 수도 있고, 상기 제2도전층(50)이 형성되지 않는 경우에 상기 제1도전층(50)은 상기 제2도전패턴(12)의 상면에만 형성될 수도 있다.
도 4를 참조하면, 상기 마스크층(30)을 제거한다.
상기 마스크층(30)을 제거함에 따라 상기 절연층(10)의 제1면에 제2도전패턴(12), 제2도전층(50) 및 제1도전층(40)이 돌출된 형태로 형성된 것을 알 수 있다.
도 5를 참조하면, 상기 제1도전층(40) 상에 반도체 소자(60)를 설치하여 전기적으로 접속되도록 한다. 상기 반도체 소자(60)는 하측에 상기 제1도전층(40)에 대응하는 도전패턴(61)이 형성되어 상기 제1도전층(40)과 전기적으로 연결될 수 있다.
그리고, 상기 반도체 소자(60)와 상기 절연층(10) 사이의 공간에 언더필 수지(70)를 채워 플립칩 패키지를 제작한다.
이상에서 설명한 바와 같이, 실시예에 따른 플립칩 패키지 및 그 제조방법은 인쇄회로기판 상에 마스크층을 이용한 도금방식을 통해 두꺼운 범프를 형성함으로써, 간단한 공정 및 저렴한 비용으로 플립칩 패키지를 제작할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실 시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 5는 본 발명의 실시예에 따른 플립칩 패키지 및 그 제조방법을 설명하는 도면.

Claims (8)

  1. 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판;
    상기 제2도전패턴 상에 형성된 제1도전층;
    상기 제2도전패턴과 제1도전층 사이에 형성된 제2도전층;
    상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및
    상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함되는 플립칩 패키지.
  2. 제 1항에 있어서,
    상기 제2도전층은 니켈(Ni) 또는 니켈을 포함하는 합금으로 형성된 플립칩 패키지.
  3. 제 1항에 있어서,
    상기 제1도전층은 상기 제1도전패턴 및 제2도전패턴과 동일한 물질로 형성되거나 주석(Tin), 주석을 포함하는 합금, 또는 솔더로 형성된 플립칩 패키지.
  4. 제 1항에 있어서,
    상기 제2도전층은 상기 제2도전패턴의 상면에만 형성된 플립칩 패키지.
  5. 제1면에 제1도전패턴과 제2도전패턴이 형성된 인쇄회로기판;
    상기 제2도전패턴의 상면에만 형성된 주석(Tin), 주석을 포함하는 합금, 또는 솔더를 포함하는 제1도전층;
    상기 제1도전층 상에 설치되고 상기 제1도전층과 전기적으로 접속되는 반도체 소자; 및
    상기 인쇄회로기판과 상기 반도체 소자 사이에 채워지는 언더필 수지가 포함되는 플립칩 패키지.
  6. 제1면에 제1도전패턴이 형성된 인쇄회로기판이 준비되는 단계;
    상기 인쇄회로기판의 제1면에 상기 제1도전패턴의 일부가 노출되도록 마스크층을 형성하는 단계;
    상기 제1도전패턴 상에 도전층을 도금하여 제2도전패턴을 형성하는 단계;
    상기 제2도전패턴 상에 제2도전층을 형성하고 상기 제2도전층 상에 제1도전층을 형성하는 단계;
    상기 마스크층을 제거하고 상기 제1도전층 상에 반도체 소자를 전기적으로 접속하는 단계; 및
    상기 인쇄회로기판과 반도체 소자 사이에 언더필 수지를 채우는 단계가 포함되는 플립칩 패키지 제조방법.
  7. 제 6항에 있어서,
    상기 상기 제2도전층은 니켈(Ni) 또는 니켈을 포함하는 합금인 플립칩 패키지 제조방법.
  8. 제 6항에 있어서,
    상기 제1도전패턴 및 제2도전패턴은 구리(copper)로 형성되고, 상기 제1도전층은 구리, 주석(Tin), 주석을 포함하는 합금, 또는 솔더로 형성되는 플립칩 패키지 제조방법.
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