KR20210050951A - 반도체 패키지 및 그 제조 방법 - Google Patents

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bump pad
conductive
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external connection
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장연호
김종윤
박정호
장재권
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Abstract

본 발명의 기술적 사상은 반도체 칩, 제1 오프닝을 포함하는 재배선 절연층, 상기 제1 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프, 상기 외부 연결 범프의 제1 부분과 접하는 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하고, 상기 제1 면은 평평하고, 상기 제1 면은 상기 재배선 절연층에 부분적으로 덮인 하부 범프 패드, 및 상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD OF MANAUFACTURING THE SMAE}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 부품들의 소형화 및 경량화 추세에 따라, 이에 탑재되는 반도체 패키지는 그 부피의 축소 및 고용량의 데이터 처리능력을 요구받고 있다. 따라서, 입출력(I/O) 단자의 개수의 증가가 필요하게 되어, 반도체 패키지의 연결 패드 간의 간격이 감소하고, 연결 패드에 부착되는 연결 단자의 사이즈도 감소하고 있다. 반도체 패키지의 연결 구조의 미세화에 따라, 외부 스트레스로 인한 상기 연결 패드 및 상기 연결 단자의 손상이 빈번하게 발생되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩; 제1 오프닝을 포함하는 재배선 절연층; 상기 제1 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 상기 외부 연결 범프의 제1 부분과 접하는 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하고, 상기 제1 면은 평평하고, 상기 제1 면은 상기 재배선 절연층에 부분적으로 덮인 하부 범프 패드; 및 상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴을 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩; 오프닝을 포함하는 재배선 절연층; 상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 상기 외부 연결 범프의 제1 부분과 접하는 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 하부 범프 패드; 상기 하부 범프 패드의 상기 제1 면 상에 있고 상기 외부 연결 범프의 측벽에 접하는 하부 씨드층; 및 상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴을 포함하고, 상기 하부 범프 패드의 상기 제1 면에 접하는 상기 하부 씨드층의 표면은 상기 하부 범프 패드의 상기 제1 면에 접하는 상기 외부 연결 범프의 표면과 동일 평면 상에 있는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 칩; 오프닝을 포함하는 재배선 절연층; 상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프; 상기 외부 연결 범프의 상기 제1 부분과 접하는 제1 도전층, 상기 제1 도전층 상의 도전성 배리어층, 및 상기 도전성 배리어층을 사이에 두고 상기 제1 도전층과 이격된 제2 도전층을 포함하는 하부 범프 패드; 및 상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴을 포함하는 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 캐리어 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 하부 씨드층을 형성하는 단계; 상기 하부 씨드층 상에, 상기 하부 씨드층에 접하는 제1 면이 평평한 하부 범프 패드를 형성하는 단계; 상기 제1 절연층 상의 적어도 하나의 절연층 및 상기 하부 범프 패드에 전기적으로 연결된 적어도 하나의 재배선 패턴을 형성하는 단계; 상기 적어도 하나의 재배선 패턴 상에 반도체 칩을 배치하는 단계; 상기 캐리어 기판을 제거하는 단계; 상기 제1 절연층의 일부를 제거하여, 상기 하부 씨드층의 일부를 노출시키는 오프닝을 형성하는 단계; 상기 제1 절연층의 상기 오프닝을 통해 노출된 상기 하부 씨드층의 상기 일부를 제거하여, 상기 하부 범프 패드의 상기 제1 면의 일부를 노출시키는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 하부 범프 패드의 표면의 가장자리 부분은 재배선 절연층에 의해 덮여 있으므로, 하부 범프 패드와 외부 연결 범프의 계면에서 응력이 집중되는 현상이 완화될 수 있다. 반도체 패키지에 작용하는 스트레스로 인한 크랙 발생이 방지되어, 하부 범프 패드 및 재배선 패턴의 손상이 방지될 수 있으며, 궁극적으로 반도체 패키지와 모듈 기판 사이의 접합 신뢰성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 3은 하부 범프 패드 및 하부 씨드층을 보여주는 평면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 모듈을 나타내는 단면도이다.
도 5는 도 4의 반도체 모듈의 일부분을 확대하여 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 7은 본 발명의 시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 8a 내지 도 8m는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
도 9a 내지 도 9g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다. 도 3은 하부 범프 패드(150) 및 하부 씨드층(147)을 보여주는 평면도이다.
도 1 내지 도 3을 참조하면, 반도체 패키지(10)는 재배선 구조물(redistribution structure, 100), 반도체 칩(200), 몰딩층(300), 및 외부 연결 범프(400)를 포함할 수 있다.
재배선 구조물(100)은 재배선 절연층(110), 제1 내지 제3 재배선 패턴(101, 103, 104), 및 하부 범프 패드(150)를 포함할 수 있다.
재배선 절연층(110)은 복수의 절연층, 예를 들어 제1 내지 제4 절연층(111, 113, 115, 117)을 포함할 수 있다. 절연층들 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 절연층들 각각은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 상기 절연층들 각각은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연층들 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다. 또는, 예시적인 실시예들에서, 상기 절연층들 각각은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 상기 절연층들 각각은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
제1 내지 제3 재배선 패턴(101, 103, 105)은 각각 도전성 라인 패턴, 및 도전성 비아 패턴을 포함할 수 있다. 예를 들어, 제1 내지 제3 재배선 패턴(101, 103, 105)은 제1 내지 제3 도전성 라인 패턴들(121, 123, 125)을 포함할 수 있고, 제1 내지 제3 도전성 비아 패턴(131, 133, 135)를 포함할 수 있다. 도전성 라인 패턴들은 상기 절연층들 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 상기 도전성 비아 패턴들은 상기 절연층들 중 적어도 하나의 층을 관통할 수 있다. 도전성 비아 패턴들은 상기 도전성 라인 패턴들 중 적어도 하나에 연결되거나, 하부 범프 패드(150)에 연결될 수 있다.
제1 내지 제3 재배선 패턴(101, 103, 105)은 각각 씨드층을 포함할 수 있다. 상기 씨드층(125, 135, 145)은 상기 절연층들 중 어느 하나와 상기 도전성 라인 패턴들 중 어느 하나 사이에 개재되고, 상기 절연층들 중 어느 하나와 상기 도전성 비아 패턴들 중 어느 하나 사이에 개재될 수 있다.
예시적인 실시예들에서, 제1 내지 제3 재배선 패턴(101, 103, 105)의 씨드층들은 물리 기상 증착을 수행하여 형성될 수 있고, 도전성 라인 패턴들 및 도전성 비아 패턴들은 무전해 도금을 수행하여 형성할 수 있다.
예를 들면, 제1 내지 제3 재배선 패턴(101, 103, 105)의 씨드층들은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 씨드층들은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다. 그러나, 상기 씨드층들이 이들 물질에 한정되는 것은 아니다.
제1 내지 제3 재배선 패턴(101, 103, 105)의 상기 도전성 라인 패턴들 및 상기 도전성 비아 패턴들은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 상기 도전성 라인 패턴들 및 상기 도전성 비아 패턴들이 구리(Cu)로 형성된 경우, 상기 씨드층들의 적어도 일부분은 확산 배리어층으로서 작용할 수 있다.
하부 범프 패드(150)는 재배선 절연층(110) 내에 마련될 수 있다. 하부 범프 패드(150) 상에는 외부 연결 범프(400)가 부착될 수 있다. 하부 범프 패드(150)는 외부 연결 범프(400)가 배치되는 언더 범프 메탈(UBM: Under Bump Metallurgy)로 기능할 수 있다. 반도체 패키지(10)는 외부 연결 범프(400)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다.
예를 들어, 하부 범프 패드(150)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
재배선 구조물(100)의 구성을 좀 더 자세히 살펴보면 다음과 같다.
재배선 절연층(110)은 순차적으로 적층된 제1 절연층(111), 제2 절연층(113), 제3 절연층(115), 및 제4 절연층(117)을 포함할 수 있다. 제1 재배선 패턴(101)은 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(131), 및 제1 씨드층(141)을 포함할 수 있다. 제2 재배선 패턴(103)은 제2 도전성 라인 패턴(123), 제2 도전성 비아 패턴(133), 및 제2 씨드층(143)을 포함할 수 있다. 제3 재배선 패턴(105)은 제3 도전성 라인 패턴(125), 제3 도전성 비아 패턴(135), 및 제3 씨드층(145)을 포함할 수 있다.
제1 절연층(111)은 하부 범프 패드(150)를 노출시키는 패드 오프닝(111O)을 포함할 수 있다. 외부 연결 범프(400)는 패드 오프닝(111O)을 채우도록 형성되며, 패드 오프닝(111O)을 통해 노출된 하부 범프 패드(150)에 접촉할 수 있다.
하부 범프 패드(150)는 서로 반대된 제1 면(158) 및 제2 면(159)을 가질 수 있다. 하부 범프 패드(150)의 제1 면(158)은 외부 연결 범프(400)와 접촉할 수 있고, 하부 범프 패드(150)의 제2 면(159)은 제1 도전성 비아 패턴(131)에 접촉할 수 있다.
상기 제1 절연층(111)의 패드 오프닝(111O)을 채우는 외부 연결 범프(400)의 일부분을 외부 연결 범프(400)의 제1 부분이라고 할 때, 외부 연결 범프(400)의 상기 제1 부분은 하방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 외부 연결 범프(400)의 상기 제1 부분은 하부 범프 패드(150)의 제1 면(158)으로부터 멀어질수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
예시적인 실시예들에서, 하부 범프 패드(150)의 제1 면(158) 및/또는 제2 면(159)은 평평한(flat) 형상을 가질 수 있다.
예시적인 실시예들에서, 하부 범프 패드(150)는 전체적으로 균일한 두께를 가질 수 있다. 예시적인 실시예들에서, 하부 범프 패드(150)의 두께(150T)는 약 3㎛ 내지 약 20㎛ 사이일 수 있다.
하부 범프 패드(150)의 제1 면(158)은 재배선 절연층(110)에 의해 부분적으로 덮일 수 있다. 예를 들어, 하부 범프 패드(150)의 제1 면(158)의 중앙 부분은 외부 연결 범프(400)와 접할 수 있고, 하부 범프 패드(150)의 제1 면(158)의 가장자리 부분은 제1 절연층(111)의 상면과 접할 수 있다.
예시적인 실시예들에서, 하부 범프 패드(150)의 제1 면(158)과 재배선 절연층(110)의 하면(119) 사이의 거리(190)는 약 3㎛ 내지 약 20㎛ 사이일 수 있다. 만일 하부 범프 패드(150)의 제1 면(158)과 재배선 절연층(110)의 하면(119) 사이의 거리(190)가 3㎛ 보다 작은 경우, 하부 범프 패드(150)의 제1 면(158)이 재배선 절연층(111)에 충분히 덮이지 못하여 하부 범프 패드(150) 주위에 스트레스로 인한 크랙이 발생될 우려가 있다. 또한, 하부 범프 패드(150)의 제1 면(158)과 재배선 절연층(110)의 하면(119) 사이의 거리(190)가 20㎛ 보다 큰 경우, 외부 연결 범프(400)가 패드 오프닝(111O)에 충분히 충진되지 못하면서 외부 연결 범프(400)와 하부 범프 패드(150) 사이 또는 외부 연결 범프(400)와 패드 오프닝(111O)의 측벽 사이의 접착력이 열화될 우려가 있다.
예시적인 실시예들에서, 재배선 구조물(100)은 하부 범프 패드(150)의 제1 면(158)의 가장자리 부분과 제1 절연층(111)의 상면 사이에 개재된 하부 씨드층(147)을 포함할 수 있다.
상기 하부 씨드층(147)은, 예를 들면 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al), 또는 이들의 조합으로 이루어질 수 있다.
상기 하부 씨드층(147)은 도 3에 예시된 것과 같이 하부 범프 패드(150)의 가장자리를 따라 연속적으로 연장된 링 형상을 가질 수 있다. 상기 하부 씨드층(147)은 외부 연결 범프(400)의 측벽에 접하고, 외부 연결 범프(400)의 상기 측벽을 포위할 수 있다.
예시적인 실시예들에서, 평평한 형상의 하부 범프 패드(150)의 제1 면(158)에 각각 접하는 외부 연결 범프(400)의 표면 및 하부 씨드층(147)의 표면은 서로 동일 평면(coplanar) 상에 있을 수 있다.
제1 절연층(111) 상에는 하부 범프 패드(150)의 제2 면(159)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제2 절연층(113)이 적층될 수 있다. 제2 절연층(113)의 상면의 일부분, 제1 비아 오프닝(VO1)의 측벽, 및 제1 비아 오프닝(VO1)을 통하여 노출된 하부 범프 패드(150)의 제2 면(159)의 일부분 상에는 제1 씨드층(141)이 형성될 수 있다. 제1 씨드층(141)의 일부는 제1 도전성 라인 패턴(121)과 제2 절연층(113)의 상면 사이에 개재되고, 제1 씨드층(141)의 다른 일부는 제1 도전성 비아 패턴(131)의 측벽을 둘러싸고 제1 도전성 비아 패턴(131)과 하부 범프 패드(150)의 제2 면(159) 사이에 개재될 수 있다.
제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(131)은 제1 씨드층(141) 상에 배치될 수 있다. 제1 도전성 라인 패턴(121)과 제1 도전성 비아 패턴(131)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 도전성 라인 패턴(121)은 제2 절연층(113)의 상면 상의 제1 씨드층(141)의 일부분 및 제1 도전성 비아 패턴(131) 상에 배치될 수 있다. 제1 도전성 비아 패턴(131)은 제1 비아 오프닝(VO1) 내의 제1 씨드층(141)의 일부분을 덮으며, 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 도전성 비아 패턴(131)은 제2 절연층(113)을 통해 수직 방향으로 연장되고, 제1 도전성 라인 패턴(121) 및 하부 범프 패드(150) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제1 도전성 비아 패턴(131)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 제1 도전성 비아 패턴(131)은 하부 범프 패드(150)의 제2 면(159)으로부터 멀어질수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
제2 절연층(113) 상에는 제1 도전성 라인 패턴(121)의 일부분을 덮되, 제1 도전성 라인 패턴(121)의 나머지 일부분을 노출시키는 제2 비아 오프닝(도 8f의 VO2 참조)을 가지는 제3 절연층(115)이 적층될 수 있다.
제2 도전성 라인 패턴(123)은 제3 절연층(115)의 상면 상에서 수평 방향으로 연장되고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채우도록 형성될 수 있다. 제2 도전성 라인 패턴(123)과 제3 절연층(115) 사이, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)의 측벽 사이, 제2 도전성 비아 패턴(133)과 제1 도전성 라인 패턴(121) 사이에는 각각 제2 씨드층(143)이 형성될 수 있다. 제2 도전성 라인 패턴(123), 제2 도전성 비아 패턴(133), 및 제2 씨드층(143)은 각각 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(131), 및 제1 씨드층(141)과 실질적으로 동일 또는 유사할 수 있는 바, 이들에 대한 상세한 설명은 생략하기로 한다.
제3 절연층(115) 상에는 제2 도전성 라인 패턴(123)의 일부분을 덮되, 제2 도전성 라인 패턴(123)의 나머지 일부분을 노출시키는 제3 비아 오프닝(도 8f의 VO3 참조)을 가지는 제4 절연층(117)이 적층될 수 있다.
제3 도전성 라인 패턴(125)은 제4 절연층(117)의 상면 상에서 수평 방향으로 연장되고, 제3 도전성 비아 패턴(135)은 제3 비아 오프닝(VO3)을 채우도록 형성될 수 있다. 제3 도전성 라인 패턴(125)과 제4 절연층(117) 사이, 제3 도전성 비아 패턴(135)과 제3 비아 오프닝(VO3)의 측벽 사이, 제3 도전성 비아 패턴(135)과 제2 도전성 라인 패턴(123) 사이에는 각각 제3 씨드층(145)이 형성될 수 있다. 제3 도전성 라인 패턴(125), 제3 도전성 비아 패턴(135), 및 제3 씨드층(145)은 각각 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(131), 및 제1 씨드층(141)과 실질적으로 동일 또는 유사할 수 있는 바, 이들에 대한 상세한 설명은 생략하기로 한다.
도 1에는 재배선 구조물(100)이 4개의 절연층(111, 113, 115, 117), 3개의 도전성 라인 패턴(121, 131, 141), 및 3개의 도전성 비아 패턴(123, 133, 143)을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 절연층의 개수, 도전성 라인 패턴의 개수, 및 도전성 비아 패턴의 개수는 재배선 구조물(100) 내의 회로 배선의 설계에 따라 다양하게 변형될 수 있다.
반도체 칩(200)은 재배선 구조물(100) 상에 부착될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 구조물(100) 상에 실장될 수 있다.
반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 메모리 칩은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
반도체 칩(200)은 반도체 기판(210) 및 반도체 기판(210)의 일면에 배치되는 칩 패드(220)를 포함할 수 있다.
반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(210)은 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예들에서, 반도체 기판(210)의 상기 활성면은 재배선 구조물(100)을 향할 수 있다. 반도체 칩(200)은 반도체 기판(210)의 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
예시적인 실시예들에서, 반도체 패키지(10)는 팬-아웃(fan-out) 구조의 반도체 패키지이며, 반도체 칩(200)이 차지하는 풋프린트(footprint)는 재배선 구조물(100)의 풋프린트 보다 작을 수 있다. 이 때, 복수의 하부 범프 패드(150) 중 적어도 하나는 반도체 칩(200)의 측면으로부터 외측으로 이격된 위치에 배치될 수 있다.
반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(125) 사이에는, 칩 연결 단자(230)가 배치될 수 있다. 칩 연결 단자(230)는 반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(125)을 전기적으로 연결할 수 있다. 칩 연결 단자(230)는 예를 들면, 필라 구조, 솔더 범프, 솔더볼, 및 솔더층 중 적어도 하나를 포함할 수 있다.
반도체 칩(200)은 칩 연결 단자(230), 재배선 구조물(100)의 제1 내지 제3재배선 패턴(101, 103, 105), 하부 범프 패드(150), 및 외부 연결 범프(400)를 통해, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
반도체 칩(200)과 재배선 구조물(100) 사이에는 칩 연결 단자(230)를 감싸는 언더필 물질층(240)이 마련될 수 있다. 언더필 물질층(240)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성되는 에폭시 수지로 이루어질 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 비전도성 필름(NCF: Non Conductive Film)일 수 있다.
몰딩층(300)은 재배선 구조물(100)의 상면(118) 상에 배치되고, 반도체 칩(200)의 적어도 일부를 덮을 수 있다. 몰딩층(300)은 예를 들면, 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)로 이루어질 수 있다. 물론, 몰딩층(300)은 상기 EMC 에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
예시적인 실시예들에서, 몰딩층(300)은 재배선 절연층(110)의 상면(118)의 일부를 덮고, 반도체 칩(200)의 측면을 덮을 수 있다. 몰딩층(300)의 상면은 반도체 칩(200)의 상면과 동일 평면 상에 있을 수 있다. 이 때, 반도체 칩(200)의 상면은 외부에 노출될 수 있다.
또한, 도면에 도시되지는 않았으나, 반도체 칩(200)의 상면에는 열 방출 부재가 부착될 수 있다. 상기 열 방출 부재는 예를 들면, 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)일 수 있다. 예시적인 실시예들에서, 상기 열 방출 부재와 반도체 칩(200)의 상면 사이에는 열 전도성 계면 물질(TIM: Thermal Interface Material)이 배치될 수 있다. 상기 열 전도성 계면 물질은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
다른 예시적인 실시예들에서, 몰딩층(300)은 반도체 칩(200)의 상면을 덮는 오버-몰드(over-mold) 구조를 가지도록 형성될 수도 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 모듈(1)을 나타내는 단면도이다. 도 5는 도 4의 반도체 모듈(1)의 일부분을 확대하여 나타내는 단면도이다.
도 4 및 도 5를 참조하면, 반도체 모듈(1)은 모듈 기판(500) 및 모듈 기판(500) 상에 실장된 반도체 패키지(10)를 포함할 수 있다.
모듈 기판(500)은 몸체부(510) 및 배선(520)을 포함할 수 있다. 상기 배선(520)의 일부는 외부 연결 범프(400)가 탑재되는 기판 패드로 기능할 수 있다. 예를 들어, 모듈 기판(500)은 인쇄회로기판(printed circuit board, PCB)일 수 있다. 모듈 기판(500)이 인쇄회로기판인 경우, 모듈 기판(500)의 몸체부(510)는 열경화성 수지 등의 고분자 물질, FR-4(Flame Retardant 4), BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 수지, 또는 페놀 수지 등을 일정 두께로 압축하여 박형으로 형성될 수 있고, 상기 몸체부(510)의 표면 상에 동박(copper foil)을 입힌 후 패터닝을 통해 전기적 신호의 전달 경로인 배선(520)을 형성할 수 있다.
도 4에서는 모듈 기판(500)이 모듈 기판(500)의 한쪽 면에만 배선(520)이 형성된 단면 PCB(single layer PCB)인 것으로 예시되었으나, 모듈 기판(500)은 그 양쪽 면에 배선(520)이 형성된 양면 PCB(double layer PCB)로 구현될 수도 있다. 물론, 모듈 기판(500)이 앞서 설명한 인쇄회로기판의 구조 또는 재질로 한정되는 것은 아니다.
반도체 패키지(10)는 모듈 기판(500)의 상면 상에 실장될 수 있다. 모듈 기판(500)의 상면 상의 배선(520)과 하부 범프 패드(150)는 사이에는 외부 연결 범프(400)가 배치될 수 있다. 외부 연결 범프(400)는 모듈 기판(500)의 배선(520) 및 하부 범프 패드(150) 각각에 접촉하여, 모듈 기판(500)의 배선(520)과 하부 범프 패드(150)를 전기적으로 연결할 수 있다. 반도체 패키지(10)와 모듈 기판(500) 사이에는 외부 연결 범프(400)를 감싸는 언더필층(410)이 마련될 수 있다. 상기 언더필층(410)은 필요에 따라 생략될 수도 있다.
일반적인 반도체 패키지에서 외부 연결 범프(400)가 부착되는 UBM의 가장자리 부분은 그 주변의 절연층으로부터 노출되어 있고, 상기 UBM의 가장자리와 외부 연결 범프인 솔더 볼이 만나는 부분은 언더필층(410) 또는 상기 솔더 볼의 반복적인 수축 또는 이완에 의해 응력이 집중되기 쉽다. 이러한 응력은 UBM의 측벽을 따라 진전하는 크랙으로 성장되고, 상기 크랙에 의해 상기 UBM 및 반도체 패키지의 재배선이 손상되는 문제가 빈번하게 발생되었다.
그러나, 본 발명의 예시적인 실시예들에 의하면, 하부 범프 패드(150)의 제1 면(158)의 가장자리 부분은 재배선 절연층(110)에 의해 덮여 있으므로, 하부 범프 패드(150)와 외부 연결 범프(400)의 계면에서 응력이 집중되는 현상이 완화될 수 있다. 하부 범프 패드(150) 주변에서 크랙 발생이 방지되어 하부 범프 패드(150) 및 재배선 패턴(101, 103, 105)의 손상이 방지될 수 있으며, 궁극적으로 반도체 패키지(10)와 모듈 기판(500) 사이의 접합 신뢰성이 향상되고 보드 레벨 신뢰성(Board Level Reliability)이 향상될 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 6에서는 도 1의 "Ⅱ"로 표시된 영역에 대응되는 반도체 패키지의 일부 영역이 도시된다. 도 6에 도시된 반도체 패키지는 하부 범프 패드(150a)의 구조를 제외하고는 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(10)와 실질적으로 동일하거나 유사할 수 있다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략하고, 도 1 내지 도 3에서 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 하부 범프 패드(150a)는 외부 연결 범프(400)에 접하는 제1 도전층(151), 제1 도전성 비아 패턴(131)에 접하는 제2 도전층(153), 및 상기 제1 도전층(151)과 상기 제2 도전층(153) 사이에 배치된 도전성 배리어층(152)을 포함할 수 있다.
상기 제1 도전층(151) 및 제2 도전층(153)은 각각, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
예시적인 실시예들에서, 상기 제1 도전층(151) 및 제2 도전층(153)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전층(151) 및 제2 도전층(153)은 각각, 구리(Cu)를 포함할 수 있다.
예시적인 실시예들에서, 제1 도전층(151) 및 제2 도전층(153)은 각각 전체적으로 균일한 두께를 가질 수 있다. 예시적인 실시예들에서, 제1 도전층(151)의 두께는 상기 제2 도전층(153)의 두께보다 클 수 있다.
상기 도전성 배리어층(152)은 상기 제1 도전층(151)과 상기 제2 도전층(153) 사이에 개재될 수 있다. 상기 제1 도전층(151)과 상기 제2 도전층(153)은 배리어층에 의해 서로 이격될 수 있다. 도전성 배리어층(152)은 제1 도전층(151)과 제2 도전층(153) 사이에서 물질 확산을 방지하는 역할을 수행하는 확산 배리어층으로서 작용할 수 있다. 상기 도전성 배리어층(152)은 예를 들면, 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 이들의 조합으로 이루어질 수 있다. 상기 도전성 배리어층(152)은 제2 도전층(153)을 이루는 물질이 외부 연결 범프(400) 측으로 확산되는 것을 방지함으로써, 제2 도전층(153)과 제1 도전성 비아 패턴(131) 사이의 저항 증가 및 누설 전류를 억제할 수 있다.
예시적인 실시예들에서, 상기 도전성 배리어층(152)의 수평 폭은 상기 제1 도전층(151)의 수평 폭 및 상기 제2 도전층(153)의 수평 폭과 동일할 수 있다. 이 때, 도전성 배리어층(152)의 측벽, 제1 도전층(151)의 측벽, 및 제2 도전층(153)의 측벽은 하부 범프 패드(150a)의 측벽을 구성할 수 있다.
도 7은 본 발명의 시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다. 도 8a 내지 도 8m는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 순서에 따라 나타내는 단면도들이다. 이하에서는 도 7, 도 8a 내지 도 8m을 참조하여, 도 1에 예시된 반도체 패키지(10)의 제조 방법을 설명하기로 한다.
도 7 및 도 8a를 참조하면, 이형 필름(release film, 311)이 부착된 캐리어 기판(310) 상에 제1 절연층(111)을 형성한다(S110).
캐리어 기판(310)은 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 캐리어 기판(310)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(310)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(310)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(310)은 내열성 기판일 수 있다. 예시적인 실시예들에서, 캐리어 기판(310)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예들에서, 캐리어 기판(310)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
이형 필름(311)은 예를 들면, 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(310)이 분리 가능하도록 할 수 있는 레이저 반응층일 수 있다. 이형 필름(311)은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름(311)은 비결정질 탄소막(amorphous carbon layer, ACL)을 포함할 수 있다.
도 7 및 도 8b를 참조하면, 제1 절연층(111) 상에, 하부 씨드층(147), 마스크 패턴(MP), 및 하부 범프 패드(150)를 형성한다(S120).
하부 씨드층(147)은 제1 절연층(111) 상에 형성될 수 있다. 하부 씨드층(147)은 예를 들면, 물리 기상 증착을 통해 형성될 수 있다. 하부 씨드층(147)은 제1 절연층(111)의 상면 상에서 컨포멀(conformal)하게 연장될 수 있다.
마스크 패턴(MP)은 하부 씨드층(147) 상에 형성되며, 마스크 오프닝(MO)을 포함할 수 있다. 마스크 패턴(MP)의 마스크 오프닝(MO)은 하부 씨드층(147)의 일부분을 노출시키며, 후속 공정에서 형성되는 하부 범프 패드(150)가 형성되는 영역을 한정할 수 있다.
하부 범프 패드(150)는 마스크 패턴(MP)의 마스크 오프닝(MO)을 통해 노출된 하부 씨드층(147)의 일부분 상에 형성될 수 있다. 하부 범프 패드(150)는 하부 씨드층(147)을 씨드(seed)로 이용한 도금 공정을 통해 형성될 수 있다.
이때, 제1 절연층(111)의 상면에 접하는 하부 범프 패드(150)의 제1 면(도 2의 158 참조)은 평평한 형상을 가지도록 형성될 수 있다. 또한, 상기 제1 면(158)에 반대된 하부 범프 패드(150)의 제2 면(도 2의 159 참조)도 평평한 형상을 가지도록 형성될 수 있다.
일부 예시적인 실시예들에서, 도 6에 예시된 바와 같이, 하부 범프 패드(150a)는 다층 구조를 가질 수 있으며, 이 경우 하부 범프 패드(150a)를 형성하기 위해, 하부 씨드층(147) 상에 제1 도전층(151), 도전성 배리어층(152), 및 제2 도전층(153)을 차례로 형성할 수 있다.
도 7 및 도 8c를 참조하면, 마스크 패턴(도 8b의 MP)를 제거하고, 상기 마스크 패턴(MP)이 제거되어 노출된 하부 씨드층(147)의 일부를 제거한다(S130). 상기 마스크 패턴(MP)은 예를 들어 스트립(strip) 공정에 의해 제거될 수 있고, 상기 하부 씨드층(147)의 상기 일부는 식각 공정에 의해 제거될 수 있다. 하부 범프 패드(150)에 덮여 있는 하부 씨드층(147)의 다른 일부는 잔류할 수 있다.
도 7 및 도 8d를 참조하면, 하부 범프 패드(150)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제2 절연층(113)을 형성한다(S140). 예를 들어, 제2 절연층(113)을 형성하기 위해, 하부 범프 패드(150) 및 제1 절연층(111)을 덮는 절연성 물질막을 형성하고, 노광 및 현상을 통해 상기 절연성 물질막의 일부를 제거하여 제1 비아 오프닝(VO1)을 형성할 수 있다. 제1 비아 오프닝(VO1)에 의해, 하부 범프 패드(150)의 제2 면(도 2의 159 참조)의 일부분이 노출될 수 있다.
예를 들어, 제1 비아 오프닝(VO1)을 형성하기 위해, 플라즈마를 이용한 RIE(reactive ion etching) 공정, 레이저 드릴링 등을 수행할 수 있다. 제1 비아 오프닝(VO1)은 상방으로 갈수록 (또는, 하부 범프 패드(150)의 제2 면(159)으로부터 멀어질수록) 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
도 7 및 도 8e를 참조하면, 도 8d의 결과물 상에, 제1 씨드층(141), 제1 도전성 라인 패턴(121), 및 제1 도전성 비아 패턴(131)을 포함하는 제1 재배선 패턴(101)을 형성한다(S150).
좀 더 구체적으로, 제1 씨드층(141)은 제2 절연층(113)의 상면, 제1 도전성 비아 패턴(131)과 제1 비아 오프닝(VO1)에 의해 제공된 제2 절연층(113)의 내측벽, 및 상기 제1 비아 오프닝(VO1)을 통해 노출된 하부 범프 패드(150)의 제2 면(도 2의 159 참조)의 일부분을 덮도록 형성될 수 있다. 제1 도전성 라인 패턴(121)은 제2 절연층(113)의 상면을 따라 연장될 수 있고, 제1 도전성 비아 패턴(131)은 제1 비아 오프닝(VO1)을 채울 수 있다.
도 7 및 도 8f를 참조하면, 도 8e의 결과물 상에, 제3 및 제4 절연층(115, 117), 및 제2 및 제3 재배선 패턴(103, 105)를 형성한다(S160). 즉, 도 8d 및 도 8e에서 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해, 제2 비아 오프닝(VO2)을 포함하는 제3 절연층(115), 제2 재배선 패턴(103), 제3 비아 오프닝(VO3)을 포함하는 제4 절연층(117), 및 제3 재배선 패턴(105)을 차례로 형성한다.
좀 더 구체적으로, 제2 씨드층(143)은 제3 절연층(115)의 상면, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)에 의해 제공된 제3 절연층(115)의 내측벽, 및 상기 제2 비아 오프닝(VO2)을 통해 노출된 제1 도전성 라인 패턴(121)의 일부를 덮도록 형성될 수 있다. 제2 도전성 라인 패턴(123)은 제3 절연층(115)의 상면을 따라 연장될 수 있고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 씨드층(143), 제2 도전성 라인 패턴(123), 및 제2 도전성 비아 패턴(133)은 제2 재배선 패턴(103)을 구성할 수 있다.
또한, 제3 씨드층(145)은 제4 절연층(117)의 상면, 제3 도전성 비아 패턴(135)과 제3 비아 오프닝(VO3)에 의해 제공된 제4 절연층(117)의 내측벽, 및 상기 제3 비아 오프닝(VO3)을 통해 노출된 제2 도전성 라인 패턴(123)의 일부를 덮도록 형성될 수 있다. 제3 도전성 라인 패턴(125)은 제4 절연층(117)의 상면을 따라 연장될 수 있고, 제3 도전성 비아 패턴(135)은 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 씨드층(145), 제3 도전성 라인 패턴(125), 및 제3 도전성 비아 패턴(135)은 제3 재배선 패턴(105)을 구성할 수 있다.
도 7 및 도 8g를 참조하면, 도 8f의 결과물 상에 반도체 칩(200)을 배치한다(S170). 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 도전성 라인 패턴(125)과 연결될 수 있다. 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 재배선 패턴(105)의 제3 도전성 라인 패턴(125)과 전기적으로 연결될 수 있다.
반도체 칩(200)을 배치한 이후, 반도체 칩(200)과 재배선 절연층(110)의 상면(118) 사이의 공간을 채우는 언더필 물질층(240)을 형성한다. 언더필 물질층(240)은 칩 연결 단자(230)를 감쌀 수 있다. 예를 들어, 언더필 물질층(240)은 모세관 언더필 방법에 형성될 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 반도체 칩(200)의 칩 패드(220) 상에 비전도성 필름을 부착한 후, 반도체 칩(200)을 재배선 절연층(110)의 상면(118) 상에 부착하여 형성될 수도 있다.
도 7 및 도 8h를 참조하면, 반도체 칩(200)을 몰딩하는 몰딩층(300)을 형성한다(S180). 몰딩층(300)은 반도체 칩(200)의 측면을 덮되, 반도체 칩(200)의 상면을 노출시킬 수 있다. 또한, 몰딩층(300)은 재배선 절연층(110)의 상면(118)의 일부를 덮을 수 있다.
다른 예시적인 실시예들에서, 몰딩층(300)은 반도체 칩(200)의 상면을 더 덮도록 형성될 수도 있다.
도 7, 도 8h, 및 도 8i를 참조하면, 몰딩층(300)을 형성한 이후, 캐리어 기판(310)을 제거한다(S190). 예를 들어, 도 8h의 결과물로부터 이형 필름(311)이 부착된 캐리어 기판(310)을 분리한다. 예를 들어, 캐리어 기판(310)을 분리하기 위해, 이형 필름(311)에 레이저를 조사하거나 또는 열을 가할 수 있다. 캐리어 기판(310)이 분리된 결과, 제1 절연층(111)이 노출될 수 있다.
도 7 및 도 8j을 참조하면, 도 8i의 결과물을 뒤집은 후, 제1 절연층(111)의 일부를 제거하여 하부 씨드층(147)을 노출시키는 패드 오프닝(111O)을 형성할 수 있다(S200). 예를 들어, 패드 오프닝(111O)을 형성하기 위해, 플라즈마를 이용한 RIE 공정, 레이저 드릴링 등을 수행할 수 있다.
예시적인 실시예들에서, 패드 오프닝(111O)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 즉, 패드 오프닝(111O)에 의해 제공된 제1 절연층(111)의 내측벽은 경사 측벽부를 가질 수 있다. 예를 들어, 상기 경사 측벽부와 제1 절연층(111)의 하면이 이루는 사잇각은 약 65도 보다 크고 약 90도 보다 작을 수 있다.
도 7 및 도 8k를 참조하면, 패드 오프닝(111O)을 통해 노출된 하부 씨드층(147)의 일부분을 제거할 수 있다(S210). 하부 씨드층(147)의 상기 일부분이 제거됨에 따라, 하부 범프 패드(150)의 제1 면(도 2의 158 참조)의 일부분이 패드 오프닝(111O)을 통해 노출될 수 있다. 예를 들어, 하부 씨드층(147)의 상기 일부분을 제거하기 위해, 습식 식각을 수행할 수 있다. 제1 절연층(111)에 의해 덮인 하부 씨드층(147)의 다른 부분은 잔류되어, 하부 범프 패드(150)의 제1 면(158)의 가장자리 부분을 덮을 수 있다. 제1 내지 제4 절연층(111, 113, 115, 117), 제1 내지 제3 재배선 패턴(101, 103, 105), 하부 범프 패드(150) 및 하부 씨드층(147)은 재배선 구조물을 형성할 수 있다.
도 7 및 도 8l를 참조하면, 하부 범프 패드(150) 상에 외부 연결 범프(400)를 형성한다(S220). 상기 하부 범프 패드(150)는 제1 절연층(111)에 형성된 제1 패드 오프닝(111O)을 채우고, 상기 제1 패드 오프닝(111O)을 통해 노출된 하부 범프 패드(150)의 제1 면(도 2의 158 참조)에 접하도록 형성될 수 있다. 외부 연결 범프(400)는, 예를 들어 솔더볼 또는 범프일 수 있다. 예를 들면, 상기 외부 연결 범프(400)는 솔더 볼 어태치 공정을 통해 상기 패드 오프닝(111O)을 통해 노출된 하부 범프 패드(150)의 제1 면(158) 상에 솔더 볼을 위치시키고, 이후 리플로우 공정을 통해 상기 솔더 볼을 용융시켜 하부 범프 패드(150)에 접합된 외부 연결 범프(400)를 형성할 수 있다.
도 8m을 참조하면, 외부 연결 범프(400)를 형성한 후, 스크라이브 레인(SL)을 따라 도 8l의 결과물을 절단하는 싱귤레이션 공정을 통해, 도 1에 도시된 것과 같이 개별화된 반도체 패키지(10)를 완성할 수 있다.
일반적으로 칩 라스트 방식의 반도체 패키지 제조 방법은 재배선 패턴 형성, 칩 부착, UBM 형성 및 솔더 볼 어태치의 순서로 이루어질 수 있다. 그러나, 본 발명의 예시적인 실시예들에 따른 반도체 패키지 제조 방법에 의하면, 재배선 패턴 형성 전에 UBM으로 기능하는 하부 범프 패드(150)를 먼저 형성함으로써, 공정을 간소화하고 생산 비용을 절감할 수 있다.
도 9a 내지 도 9g는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다. 설명의 편의를 위해, 앞서 설명한 내용은 간략히 설명하거나 생략하기로 한다.
도 9a를 참조하면, 캐리어 기판(310) 상에, 제2 절연층(113), 제1 재배선 패턴(101), 제3 절연층(115), 제2 재배선 패턴(103), 제4 절연층(117), 제3 재배선 패턴(105)을 차례로 형성한다. 상기 제2 내지 제4 절연층(113, 115, 117) 및 제1 내지 제3 재배선 패턴(101, 103, 105)은 앞서 도 8d 내지 도 8f를 참조하여 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해 형성될 수 있으므로, 여기서는 중복되는 설명을 생략한다.
도 9b를 참조하면, 상기 제2 내지 제4 절연층(113, 115, 117) 및 제1 내지 제3 재배선 패턴(101, 103, 105)을 형성한 이후, 도 9a의 결과물 상에 반도체 칩(200)을 실장하고, 언더필 물질층(240) 및 몰딩층(300)을 형성한다. 상기 반도체 칩(200), 언더필 물질층(240) 및 몰딩층(300)은 앞서 도 8g 및 도 8h를 참조하여 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해 형성될 수 있으므로, 여기서는 중복되는 설명을 생략한다.
도 9c를 참조하면, 도 9b의 결과물에서 캐리어 기판(310)을 제거한다. 캐리어 기판(310)을 제거한 이후, 캐리어 기판(310)이 제거되어 노출된 제2 절연층(113)의 표면 상에 하부 씨드층(147a)을 형성하고, 하부 씨드층(147a) 상에 마스크 오프닝(MO)을 포함하는 마스크 패턴(MP)을 형성한다. 상기 마스크 패턴(MP)을 형성한 이후, 마스크 패턴(MP)의 마스크 오프닝(MO)을 통해 노출된 하부 씨드층(147a)의 일부분 상에 하부 범프 패드(150)를 형성한다.
도 9d를 도 9c와 함께 참조하면, 하부 범프 패드(150)를 형성한 이후, 마스크 패턴(MP)을 제거하고, 마스크 패턴(MP)이 제거됨에 따라 노출된 하부 씨드층(147a)의 일부분을 제거할 수 있다. 하부 범프 패드(150)에 덮여 있는 하부 씨드층(147a)의 다른 일부분은 잔류할 수 있다.
도 9e를 참조하면, 제2 절연층(113) 상에 하부 범프 패드(150)를 덮는 절연성 물질막을 형성하고, 상기 절연성 물질막의 일부를 제거하여 하부 씨드층(147a)을 노출시키는 패드 오프닝(111O)을 포함하는 제1 절연층(111)을 형성할 수 있다. 예를 들어, 패드 오프닝(111O)을 형성하기 위해, 플라즈마를 이용한 RIE 공정, 레이저 드릴링 등을 수행할 수 있다. 패드 오프닝(111O)은 상방으로 갈수록 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다. 제1 내지 제4 절연층(111, 113, 115, 117), 제1 내지 제3 재배선 패턴(101, 103, 105), 하부 범프 패드(150) 및 하부 씨드층(147a)은 재배선 구조물을 형성할 수 있다.
앞서 도 1을 참조하여 설명된 반도체 패키지(10)와 다르게 하부 씨드층(147a)이 하부 범프 패드(150)의 제2 면 상에 형성되므로, 하부 범프 패드(150)의 제1 면의 가장자리 부분은 제1 절연층(111)과 직접 접할 수 있다.
도 9f를 참조하면, 하부 범프 패드(150) 상에 외부 연결 범프(400)를 부착한다. 상기 하부 범프 패드(150)는 제1 절연층(111)에 형성된 제1 패드 오프닝(111O)을 채우고, 상기 제1 패드 오프닝(111O)을 통해 노출된 하부 범프 패드(150)의 표면에 접하도록 형성될 수 있다.
도 9g를 참조하면, 외부 연결 범프(400)를 형성한 후, 스크라이브 레인(SL)을 따라 도 9f의 결과물을 절단하는 싱귤레이션 공정을 통해, 개별화된 반도체 패키지를 완성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 재배선 구조물
110: 재배선 절연층 101, 103, 105: 재배선 패턴
121, 123, 125: 도전성 라인 패턴
131, 133, 135: 도전성 비아 패턴
141, 143, 145, 147: 씨드층 150: 하부 범프 패드
200: 반도체 칩
300: 몰딩층 400: 외부 연결 범프

Claims (10)

  1. 반도체 칩;
    제1 오프닝을 포함하는 재배선 절연층;
    상기 제1 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프;
    상기 외부 연결 범프의 제1 부분과 접하는 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하고, 상기 제1 면은 평평하고, 상기 제1 면은 상기 재배선 절연층에 부분적으로 덮인 하부 범프 패드; 및
    상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 범프 패드는 전체적으로 균일한 두께를 가지는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 하부 범프 패드의 상기 제1 면 상의 하부 씨드층을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 하부 씨드층은 상기 외부 연결 범프의 측벽을 포위하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 재배선 절연층은 제2 오프닝을 더 포함하고,
    상기 재배선 패턴은 상기 제2 오프닝을 채우고 상기 하부 범프 패드의 상기 제2 면에 접하는 도전성 비아 패턴을 더 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1 오프닝은 상기 하부 범프 패드의 상기 제1 면으로부터 멀어질수록 점차 폭이 넓어지는 형상을 가지고,
    상기 제2 오프닝은 상기 하부 범프 패드의 상기 제2 면으로부터 멀어질수록 점차 폭이 넓어지는 형상을 가지는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 하부 범프 패드는,
    상기 하부 범프 패드와 접하는 제1 도전층;
    상기 도전성 비아 패턴과 접하는 제2 도전층; 및
    상기 제1 도전층과 상기 제2 도전층 사이에 개재된 도전성 배리어층;
    을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 각각 구리(Cu)를 포함하고,
    상기 도전성 배리어층은 니켈(Ni)을 포함하는 반도체 패키지.
  9. 반도체 칩;
    오프닝을 포함하는 재배선 절연층;
    상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프;
    상기 외부 연결 범프의 제1 부분과 접하는 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 하부 범프 패드;
    상기 하부 범프 패드의 상기 제1 면 상에 있고 상기 외부 연결 범프의 측벽에 접하는 하부 씨드층; 및
    상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;
    을 포함하고,
    상기 하부 범프 패드의 상기 제1 면에 접하는 상기 하부 씨드층의 표면은 상기 하부 범프 패드의 상기 제1 면에 접하는 상기 외부 연결 범프의 표면과 동일 평면 상에 있는 반도체 패키지.
  10. 반도체 칩;
    오프닝을 포함하는 재배선 절연층;
    상기 오프닝을 채우는 제1 부분을 포함하는 외부 연결 범프;
    상기 외부 연결 범프의 상기 제1 부분과 접하는 제1 도전층, 상기 제1 도전층 상의 도전성 배리어층, 및 상기 도전성 배리어층을 사이에 두고 상기 제1 도전층과 이격된 제2 도전층을 포함하는 하부 범프 패드; 및
    상기 하부 범프 패드와 상기 반도체 칩을 전기적으로 연결하는 재배선 패턴;
    을 포함하는 반도체 패키지.
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