KR20240048374A - 반도체 패키지 - Google Patents

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KR20240048374A
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KR
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semiconductor device
redistribution
heat dissipation
disposed
semiconductor
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KR1020220128084A
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문경돈
서상훈
김지황
백상진
황현정
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삼성전자주식회사
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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Abstract

본 발명의 기술적 사상은 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치; 상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸는 몰딩층; 상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체; 상기 몰딩층 내에 배치되고, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이를 전기적으로 연결하는 수직 연결 도전체들; 상기 제2 재배선 구조체 상에 실장되고, 일부분이 상기 제1 반도체 장치와 수직으로 중첩된 제2 반도체 장치; 상기 제1 반도체 장치의 상면에 접촉된 방열 패드 구조체; 및 상기 방열 패드 구조체 상에 배치되고, 상기 제2 반도체 장치로부터 제1 측 방향으로 이격된 방열 플레이트;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 예를 들어, 하나의 패키지 기판 상에 여러 종류의 반도체 칩을 나란하게(side by side) 실장하거나, 하나의 패키지 기판 상에 반도체 칩들 및/또는 패키지들을 적층하는 방법이 이용될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 복수의 반도체 장치를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치; 상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸는 몰딩층; 상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체; 상기 몰딩층 내에 배치되고, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이를 전기적으로 연결하는 수직 연결 도전체들; 상기 제2 재배선 구조체 상에 실장되고, 일부분이 상기 제1 반도체 장치와 수직으로 중첩된 제2 반도체 장치; 상기 제1 반도체 장치의 상면에 접촉된 방열 패드 구조체; 및 상기 방열 패드 구조체 상에 배치되고, 상기 제2 반도체 장치로부터 제1 측 방향으로 이격된 방열 플레이트;를 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치; 상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸고, 상기 제1 반도체 장치의 상면을 덮지 않는 몰딩층; 상기 몰딩층 내에 배치되고, 상기 제1 재배선 패턴에 전기적으로 연결된 수직 연결 도전체들; 상기 몰딩층 상에 배치되고, 상기 수직 연결 도전체들을 통해 상기 제1 재배선 패턴에 전기적으로 연결되는 제2 반도체 장치; 및 상기 제1 반도체 장치의 상기 상면에 부착되고, 상기 제2 반도체 장치와 제1 측 방향으로 중첩된 방열 플레이트;를 포함하는 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치; 상기 제1 반도체 장치와 상기 제1 재배선 구조체 사이에 배치된 칩 연결 범프들; 상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸고, 상기 제1 반도체 장치의 상면과 동일 평면 상에 있는 상면을 가지는 몰딩층; 상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체; 상기 몰딩층을 수직으로 관통하고, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이를 전기적으로 연결하는 수직 연결 도전체들; 상기 제2 재배선 구조체 상에 실장된 제2 반도체 장치; 상기 제2 재배선 절연층 내에 배치되고, 상기 제1 반도체 장치의 상기 상면에 접촉된 방열 패드 구조체; 및 상기 방열 패드 구조체 상에 배치되고, 상기 제2 반도체 장치로부터 제1 측 방향으로 이격된 방열 플레이트;를 포함하고, 상기 제1 반도체 장치를 로직 칩을 포함하고, 상기 제2 반도체 장치는 메모리 칩을 포함하고, 상기 방열 플레이트는 상기 방열 패드 구조체를 통해 상기 제1 반도체 장치와 열적으로 결합되고, 상기 제1 반도체 장치의 일부는 상기 제2 반도체 장치와 수직으로 중첩되고, 상기 제1 반도체 장치의 다른 일부는 상기 방열 플레이트와 수직으로 중첩되고, 상기 제1 반도체 장치의 상기 제1 측 방향에 따른 전체 길이와 상기 제2 반도체 장치와 수직으로 중첩된 상기 제1 반도체 장치의 일부의 상기 제1 측 방향에 따른 길이 간의 비율은 10% 내지 45% 사이인 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 예시적인 실시예들에 의하면, 하부 패키지의 하부 반도체 장치의 일부는 상부 반도체 장치와 수직으로 중첩되고 하부 반도체 장치의 다른 일부는 방열 플레이트와 열적으로 결합되므로, 풋 프린트의 소형화를 도모하면서도 방열 특성이 개선된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지의 주요 구성에 대한 레이아웃도이다.
도 3a 내지 도 3h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지(10)의 주요 구성에 대한 레이아웃도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 하부 패키지(LP1) 및 상부 패키지(UP)를 포함할 수 있다. 반도체 패키지(10)는 하부 패키지(LP1) 상에 상부 패키지(UP)가 적층 또는 부착된 패키지-온-패키지 타입의 패키지일 수 있다.
하부 패키지(LP1)는 제1 재배선 구조체(110), 제1 하부 반도체 장치(120), 몰딩층(151), 수직 연결 도전체들(155), 제2 재배선 구조체(160), 및 방열 패드 구조체(171)를 포함할 수 있다. 하부 패키지(LP1)는 팬-아웃(fan-out) 구조의 패키지일 수 있다. 제1 재배선 구조체(110)의 풋 프린트(footprint)는 제1 하부 반도체 장치(120)의 풋 프린트보다 클 수 있다. 제1 재배선 구조체(110)의 풋 프린트는 반도체 패키지(10)의 풋 프린트와 동일할 수 있다.
제1 재배선 구조체(110)는 제1 하부 반도체 장치(120)와 같은 실장 부품을 실장하기 위한 패키지 기판일 수 있다. 제1 재배선 구조체(110)는 대체로 평판 형태 또는 패널 형태를 가질 수 있다. 제1 재배선 구조체(110)는 서로 반대된 상면 및 하면을 포함할 수 있고, 제1 재배선 구조체(110)의 상면 및 하면은 각각 대체로 평면일 수 있다. 이하에서, 수평 방향(예를 들어, X방향 및/또는 Y방향)은 제1 재배선 구조체(110)의 상면 또는 하면에 평행한 방향으로 정의될 수 있고, 수직 방향(예를 들어, Z방향)은 제1 재배선 구조체(110)의 상면 또는 하면에 수직한 방향으로 정의될 수 있고, 수평 폭은 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의될 수 있다.
제1 재배선 구조체(110)는 복수의 제1 재배선 절연층(111) 및 제1 도전성 재배선 패턴(113)을 포함할 수 있다.
복수의 제1 재배선 절연층(111)은 수직 방향(예를 들어, Z방향)으로 상호 적층될 수 있다. 복수의 제1 재배선 절연층(111)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예를 들면, 복수의 제1 재배선 절연층(111)은 각각, PID(photo imageable dielectric) 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
제1 도전성 재배선 패턴(113)은 제1 도전층들(1131), 제1 도전성 비아 패턴들(1133), 및 외부 연결 패드들(1135)을 포함할 수 있다. 제1 도전층들(1131)은 각각 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장되고, 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 제1 도전층들(1131)은 복수의 제1 재배선 절연층(111) 각각의 상면 및 하면 중 어느 하나의 표면 상에 배치될 수 있다. 예컨대, 제1 도전층들(1131)은 복수의 제1 재배선 절연층(111) 중 어느 하나의 제1 재배선 절연층(111)의 상면 및 하면 중 어느 하나의 표면을 따라서 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 복수의 제1 재배선 절연층(111) 중 최상부(uppermost) 절연층 상에 마련된 제1 도전층(1131)은 제1 칩 연결 범프들(143)이 부착되는 패드들 및 수직 연결 도전체들(155)이 부착되는 패드들을 포함할 수 있다. 제1 도전성 비아 패턴들(1133)은 복수의 제1 재배선 절연층(111) 중 적어도 하나의 층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 제1 도전성 비아 패턴들(1133)은 서로 다른 수직 레벨에 배치된 제1 도전층들(1131) 사이를 전기적으로 연결하거나 또는 제1 도전층(1131)과 외부 연결 패드(1135) 사이를 전기적으로 연결할 수 있다. 외부 연결 패드들(1135)은 제1 재배선 구조체(110)의 하면에 배치되고, 외부 연결 단자(141)에 접촉될 수 있다. 외부 연결 패드들(1135)은 제1 도전성 재배선 패턴(113)을 통해 제1 하부 반도체 장치(120) 및/또는 수직 연결 도전체들(155)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 단면에서 보았을 때, 외부 연결 패드들(1135)은 직사각형 형태를 가질 수 있다.
예를 들어, 제1 도전성 재배선 패턴(113)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
복수의 제1 도전층(1131) 중 적어도 일부는 복수의 제1 도전성 비아 패턴(1133) 중 일부와 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 복수의 제1 도전층(1131) 중 일부는 그 하측면에 접하는 대응된 제1 도전성 비아 패턴(1133)과 일체를 이루도록 함께 형성될 수 있다. 예를 들어, 서로 연결된 제1 도전층(1131) 및 제1 도전성 비아 패턴(1133)은 전기 도금 공정을 통해 함께 형성될 수 있다.
예시적인 실시예들에서, 복수의 제1 도전성 비아 패턴(1133) 각각은, 그 상측으로부터 그 하측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼(tapered) 형태를 가질 수 있다. 복수의 제1 도전성 비아 패턴(1133) 각각의 수평 폭은 외부 연결 패드(1135)의 상면에 인접할수록 점차 작아질 수 있다.
제1 도전층(1131)의 표면 및 제1 도전성 비아 패턴(1133)의 표면 상에는 씨드 금속층(115)이 배치될 수 있다. 예를 들어, 씨드 금속층(115)은 제1 도전층(1131)의 바닥면과 제1 재배선 절연층(111) 사이에 배치되고, 제2 도전성 비아 패턴(1633)의 측벽 및 바닥면 각각과 제1 재배선 절연층(111) 사이에 배치될 수 있다. 또한, 씨드 금속층(115)은 제1 도전성 비아 패턴(1133)과 외부 연결 패드(1135) 사이에 배치될 수 있다. 또한, 씨드 금속층(115)은 외부 연결 패드(1135)와 외부 연결 단자(141) 사이에 배치되고, 외부 연결 패드(1135)의 하면을 따라 연장될 수 있다. 예를 들어, 상기 씨드 금속층(115)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 씨드 금속층(115)은 스퍼터링과 같은 물리 기상 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에서, 외부 연결 패드(1135)는 단면에서 보았을 때 직사각형 형태를 가질 수 있다. 예시적인 실시예들에서, 외부 연결 패드(1135)의 하면은 제1 재배선 절연층(111)의 하면과 대체로 동일 평면 상에 있을 수 있다. 예를 들어, 외부 연결 패드(1135)는 전기 도금 공정을 통해 형성될 수 있다. 예시적인 실시예들에서, 외부 연결 패드(1135)는 수직 방향(예를 들어, Z방향)으로 적층된 복수의 금속층을 포함할 수 있다.
제1 재배선 구조체(110)의 외부 연결 패드들(1135)에는 외부 연결 단자들(141)이 부착될 수 있다. 외부 연결 단자들(141)은 제1 재배선 구조체(110)와 외부 기기 사이를 전기적 및 물리적 연결하도록 구성될 수 있다. 외부 연결 단자들(141)은, 예를 들어 솔더 볼 또는 솔더 범프로부터 형성될 수 있다.
제1 재배선 구조체(110)의 하측에는 하나 이상의 수동 부품(149)이 부착될 수 있다. 수동 부품(149)은 솔더로 구성된 범프를 통해 제1 재배선 구조체(110)의 하측에 부착될 수 있다.
제1 재배선 구조체(110)는 서로 이격된 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 제1 재배선 구조체(110)의 상면에 마련된 영역들일 수 있고, 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 서로 이격될 수 있다.
제1 하부 반도체 장치(120)는 제1 재배선 구조체(110)의 제1 영역(R1) 상에 실장될 수 있다. 제1 재배선 구조체(110)의 제1 영역(R1)은 제1 하부 반도체 장치(120)와 수직으로 중첩된 영역이며, 제1 재배선 구조체(110)의 풋 프린트는 제1 하부 반도체 장치(120)의 풋 프린트와 실질적으로 동일할 수 있다.
제1 하부 반도체 장치(120)는 제1 칩 연결 범프들(143)을 통해 제1 재배선 구조체(110)의 제1 도전성 재배선 패턴(113)에 전기적 및 물리적으로 연결될 수 있다. 제1 칩 연결 범프들(143)은 각각 제1 하부 반도체 장치(120)와 제1 재배선 절연층(111) 중 최상부 절연층 상에 마련된 제1 도전층(1131) 사이에 배치될 수 있다. 제1 칩 연결 범프들(143)은 솔더 범프를 포함할 수 있다.
예시적인 실시예들에서, 제1 하부 반도체 장치(120)는 수직 방향(예를 들어, Z방향)으로 상호 적층된 복수의 반도체 칩을 포함하는 3D(three-dimensional) 적층 구조를 가질 수 있다. 예를 들어, 제1 하부 반도체 장치(120)는 하부 반도체 칩(121) 및 하부 반도체 칩(121) 상의 상부 반도체 칩(123)을 포함할 수 있다. 하부 반도체 칩(121)은 하부 반도체 기판(1211), 하부 반도체 기판(1211)의 하측에 마련되고 제1 칩 연결 범프들(143)에 접촉된 하부 연결 패드들(1213), 하부 반도체 기판(1211)의 상측에 마련된 상부 연결 패드들(1215)을 포함할 수 있다. 하부 반도체 칩(121)은 하부 반도체 기판(1211)을 관통하고, 하부 연결 패드들(1213)과 상부 연결 패드들(1215) 사이를 전기적으로 연결하는 관통 전극들을 더 포함할 수 있다. 상부 반도체 칩(123)은 상부 반도체 기판(1231) 및 상부 반도체 기판(1231)의 하측에 마련된 하부 연결 패드들(1233)을 포함할 수 있다. 하부 반도체 칩(121)의 상부 연결 패드들(1215)은 칩간 연결 범프들(125)을 통해 상부 반도체 칩(123)의 하부 연결 패드들(1233)에 전기적 및 물리적으로 연결될 수 있다. 하부 반도체 칩(121)과 상부 반도체 칩(123) 사이에는 칩간 연결 범프들(125)의 측벽들을 둘러싸는 갭필 절연층(127)이 배치될 수 있다. 갭필 절연층(127)은 예를 들어, 비전도성 필름(non-conductive film, NCF)로부터 형성될 수 있다.
하부 반도체 기판(1211) 및 상부 반도체 기판(1231)은 반도체 웨이퍼로부터 형성될 수 있다. 하부 반도체 기판(1211) 및 상부 반도체 기판(1231)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는, 하부 반도체 기판(1211) 및 상부 반도체 기판(1231)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 하부 반도체 기판(1211) 및 상부 반도체 기판(1231)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 하부 반도체 칩(121)은 하부 반도체 기판(1211)의 활성면(예를 들어, 하부 반도체 기판(1211)의 하면) 내에 및/또는 상에 제공된 반도체 소자층을 포함하고, 상부 반도체 칩(123)은 상부 반도체 기판(1231)의 활성면(예를 들어, 상부 반도체 기판(1231)의 하면) 내에 및/또는 상에 제공된 반도체 소자층을 포함할 수 있다. 하부 반도체 칩(121)의 반도체 소자층 및 상부 반도체 칩(123)의 반도체 소자층은 각각 개별 소자들을 포함할 수 있다. 상기 개별 소자들은 예를 들어, 트랜지스터를 포함할 수 있다. 상기 개별 소자들은 미세 전자 소자(microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 활성 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예들에서, 제1 하부 반도체 장치(120)는 수직 방향(예를 들어, Z방향)으로 적층된 3개 이상의 반도체 칩을 포함할 수도 있고, 단일의 반도체 칩으로 구성될 수도 있다.
몰딩층(151)은 제1 재배선 구조체(110) 상에 배치될 수 있다. 몰딩층(151)은 제1 하부 반도체 장치(120)의 적어도 일부 및 제1 재배선 구조체(110)의 상면을 덮을 수 있다. 몰딩층(151)은 제1 하부 반도체 장치(120)의 측벽을 따라 연장되고 제1 하부 반도체 장치(120)의 측벽을 둘러쌀 수 있다. 몰딩층(151)은 제1 하부 반도체 장치(120)의 상면(129)을 덮지 않을 수 있다. 제1 하부 반도체 장치(120)의 상면(129)은 상부 반도체 칩(123)의 상면일 수 있다. 예시적인 실시예들에서, 몰딩층(151)의 상면(1511)은 제1 하부 반도체 장치(120)의 상면(129)과 동일 평면 상에 있을 수 있다. 나아가, 몰딩층(151)은 제1 하부 반도체 장치(120)와 제1 재배선 구조체(110) 사이의 틈을 채울 수 있고, 제1 칩 연결 범프들(143)의 측벽들을 둘러쌀 수 있다.
예를 들어, 상기 몰딩층(151)은 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예시적인 실시예들에서, 몰딩층(151)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
수직 연결 도전체들(155)은 제1 재배선 구조체(110)의 제2 영역(R2) 상에 배치될 수 있다. 수직 연결 도전체들(155)은 제1 재배선 구조체(110)의 제1 도전성 재배선 패턴(113)과 제2 재배선 구조체(160)의 제2 도전성 재배선 패턴(163) 사이를 전기적으로 연결하도록 구성될 수 있다. 수직 연결 도전체들(155)은 몰딩층(151)을 수직 방향(예를 들어, Z방향)으로 관통할 수 있다. 수직 연결 도전체들(155) 각각의 하부는 제1 재배선 절연층(111) 중 최상부 절연층 상에 마련된 제1 도전층(1131)에 직접 접촉될 수 있고, 수직 연결 도전체들(155) 각각의 상부는 제2 도전성 재배선 패턴(163)에 직접 접촉될 수 있다. 예시적인 실시예들에서, 수직 연결 도전체들(155)의 상면들은 몰딩층(151)의 상면(1511)과 동일 평면 상에 있을 수 있다. 수직 연결 도전체들(155)은 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 재배선 구조체(160)는 몰딩층(151) 및 제1 하부 반도체 장치(120) 상에 배치될 수 있다. 제2 재배선 구조체(160)는 몰딩층(151)의 상면(1511)을 적어도 부분적으로 덮을 수 있고, 제1 하부 반도체 장치(120)의 상면(129)을 부분적으로 덮을 수 있다. 예시적인 실시예들에서, 제2 재배선 구조체(160)의 풋프린트는 제1 재배선 구조체(160)의 풋프린트와 동일할 수 있다. 예시적인 실시예들에서, 제2 재배선 구조체(160)의 일 측벽은 몰딩층(151)의 대응된 측벽 및 제2 재배선 구조체(110)의 대응된 측벽과 수직 방향(예를 들어, Z방향)으로 정렬될 수 있다.
제2 재배선 구조체(160)는 복수의 제2 재배선 절연층(161) 및 제2 도전성 재배선 패턴(163)을 포함할 수 있다.
복수의 제2 재배선 절연층(161)은 수직 방향(예를 들어, Z방향)으로 상호 적층될 수 있다. 복수의 제2 재배선 절연층(161)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예를 들면, 복수의 제2 재배선 절연층(161)은 각각, PID 또는 PSPI로부터 형성될 수 있다.
제2 도전성 재배선 패턴(163)은 제2 도전층들(1631) 및 제2 도전성 비아 패턴들(1633)을 포함할 수 있다. 제2 도전층들(1631)은 복수의 제2 재배선 절연층(161) 중 어느 하나의 제2 재배선 절연층(161)의 상면 및 하면 중 어느 하나의 표면 상에 배치될 수 있다. 제2 도전층들(1631)은 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 예컨대, 제2 도전층들(1631)은 복수의 제2 재배선 절연층(161) 중 어느 하나의 상면 또는 하면을 따라서 라인 형태로 연장된 라인 패턴을 포함할 수 있다. 복수의 제2 재배선 절연층(161) 중 최상부 절연층 상에 마련된 제2 도전층(1631)은 연결 단자들(183)이 부착되는 패드들을 포함할 수 있다. 제2 도전층들(1631) 중 최하층에 있는 제2 도전층(1631)은 수직 연결 도전체들(155)에 부착되는 패드들을 포함할 수 있다. 제2 도전성 비아 패턴들(1633)은 복수의 제2 재배선 절연층(161) 중 적어도 하나의 절연층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 제2 도전성 비아 패턴들(1633)은 서로 다른 수직 레벨에 배치된 제2 도전층들(1631) 사이를 전기적으로 연결하거나 또는 제2 도전층(1631)과 수직 연결 도전체(155) 사이를 전기적으로 연결할 수 있다. 예를 들어, 제2 도전성 재배선 패턴(163)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
복수의 제2 도전층(1631) 중 적어도 일부는 복수의 제2 도전성 비아 패턴(1633) 중 일부와 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 복수의 제2 도전층(1631) 중 일부는 그 하측면에 접하는 대응된 제2 도전성 비아 패턴(1633)과 일체를 이루도록 함께 형성될 수 있다. 예를 들어, 서로 연결된 제2 도전층(1631) 및 제2 도전성 비아 패턴(1633)은 전기 도금 공정을 통해 함께 형성될 수 있다. 제2 도전층(1631)의 표면 및 제2 도전성 비아 패턴(1633)의 표면 상에는 씨드 금속층(165)이 배치될 수 있다. 예를 들어, 씨드 금속층(165)은 제2 도전층(1631)의 바닥면과 제2 재배선 절연층(161) 사이에 배치되고, 제2 도전성 비아 패턴(1633)의 측벽 및 바닥면 각각과 제2 재배선 절연층(161) 사이에 배치될 수 있다. 예를 들어, 상기 씨드 금속층(165)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 복수의 제2 도전성 비아 패턴(1633) 각각은, 그 상측으로부터 그 하측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼 형태를 가질 수 있다. 바꿔 말해서, 복수의 제2 도전성 비아 패턴(1633) 각각의 수평 폭은 몰딩층(151)의 상면(1511) 또는 수직 연결 도전체(155)의 상면에 인접할수록 점차 작아질 수 있다.
방열 패드 구조체(171)는 제1 하부 반도체 장치(120)의 상면(129)에 접촉할 수 있다. 방열 패드 구조체(171)는 제1 하부 반도체 장치(120)에 열적으로 결합되되, 제1 하부 반도체 장치(120), 제2 도전성 재배선 패턴(163), 및 수직 연결 도전체들(155)에는 전기적으로 연결되지 않을 수 있다. 방열 패드 구조체(171)는 제2 재배선 절연층(161)의 제2 재배선 절연층(161)을 수직으로 관통하여, 제1 하부 반도체 장치(120)의 상면(129)에 직접 접촉할 수 있다. 방열 패드 구조체(171)는 제1 하부 반도체 장치(120)의 상면(129)의 일부분을 따라 연장되고, 제1 하부 반도체 장치(120)의 상면(129)의 일부분을 덮을 수 있다. 예를 들면, 제1 하부 반도체 장치(120)의 상면(129)의 일부분은 방열 패드 구조체(171)에 직접 접촉할 수 있고, 제1 하부 반도체 장치(120)의 상면(129)의 다른 일부분은 제2 재배선 절연층(161)에 집적 접촉할 수 있다.
예시적인 실시예들에서, 방열 패드 구조체(171)는 제2 재배선 구조체(160)의 제2 재배선 절연층(161)의 관통홀 내에 배치되며, 제2 재배선 구조체(160)의 제2 재배선 절연층(161)의 관통홀을 적어도 부분적으로 채울 수 있다. 예를 들어, 방열 패드 구조체(171)는 제2 재배선 절연층(161)의 관통홀을 전체적으로 채울 수 있고, 제2 재배선 절연층(161)의 하면으로부터 상면까지 연장될 수 있다.
방열 패드 구조체(171)는 열전도성이 우수한 물질, 예를 들어 금속을 포함할 수 있다. 예시적인 실시예들에서, 방열 패드 구조체(171)는 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다. 방열 패드 구조체(171)는 제1 하부 반도체 장치(120)로부터 발생된 열을 반도체 패키지(10)의 외부 및/또는 방열 플레이트(185)로 전달하도록 기능할 수 있다. 예시적인 실시예들에서, 방열 패드 구조체(171)는 제2 재배선 구조체(160)의 제2 도전성 재배선 패턴(163)과 동일한 금속 배선 공정을 통해 함께 형성될 수 있다. 이 경우, 방열 패드 구조체(171)의 물질 및/또는 물질 조성은 제2 도전성 재배선 패턴(163)의 물질 및/또는 물질 조성과 실질적으로 동일할 수 있다. 예시적인 실시예들에서, 방열 패드 구조체(171)는 제2 재배선 구조체(160)의 제2 도전성 재배선 패턴(163)의 형성 공정과 다른 공정을 통해 형성될 수도 있다. 예시적인 실시예들에서, 방열 패드 구조체(171)의 물질 및/또는 물질 조성은 제2 도전성 재배선 패턴(163)의 물질 및/또는 물질 조성과 상이할 수 있다.
상부 패키지(UP)는 제2 재배선 구조체(160) 상에 배치될 수 있다. 상부 패키지(UP)는 제2 재배선 구조체(160) 상에 배치된 적어도 하나의 상부 반도체 장치(181)를 포함할 수 있다. 상부 반도체 장치(181)는 반도체 칩 및/또는 반도체 칩이 포함된 패키지를 포함할 수 있다. 예를 들어, 상부 반도체 장치(181)는 반도체 기판(1811) 및 칩 패드들(1813)을 포함할 수 있다. 상부 반도체 장치(181)의 칩 패드들(1813)은 연결 단자들(183)을 통해 제2 재배선 구조체(160)의 제2 도전성 재배선 패턴(163)에 전기적 및 물리적으로 연결될 수 있다.
예시적인 실시예들에서, 제1 하부 반도체 장치(120) 및 상부 반도체 장치(181)는 서로 다른 종류의 반도체 칩들을 포함할 수 있으며, 제1 재배선 구조체(110)의 제1 도전성 재배선 패턴(113), 수직 연결 도전체들(155), 및 제2 재배선 구조체(160)의 제2 도전성 재배선 패턴(163)을 통해 상호 전기적으로 연결될 수 있다. 제1 하부 반도체 장치(120) 및 상부 반도체 장치(181)는 메모리 칩, 로직 칩, 시스템 온 칩(System On Chip, SOC), 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC) 칩, 무선 주파수 집적회로(Radio Frequency Integrated Circuit; RFIC) 칩 등을 포함할 수 있다. 상기 메모리 칩은 DRAM 칩, SRAM 칩, MRAM 칩, Nand 플래시 메모리 칩 및/또는 HBM(High Bandwidth Memory) 칩을 포함할 수 있다. 상기 로직 칩은 AP(Application Processor), 마이크로프로세서(micro-processor), CPU(Central Processing Unit), 컨트롤러, 및/또는 ASIC(Application Specific Integrated Circuit)를 포함할 수 있다. 예를 들어, SOC는 로직 회로, 메모리 회로, 디지털 집적 회로(IC), 무선 주파수 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 2개의 회로들을 포함할 수 있다.
방열 플레이트(185)는 제1 하부 반도체 장치(120)의 일부와 수직으로 중첩될 수 있고, 방열 패드 구조체(171) 상에 부착될 수 있다. 방열 플레이트(185)는 측 방향(예를 들어, X방향)으로 상부 반도체 장치(181)로부터 이격될 수 있고, 상부 반도체 장치(181)에 측 방향(예를 들어, X방향)으로 중첩될 수 있다. 방열 플레이트(185)는 방열 패드 구조체(171)를 통해 제1 하부 반도체 장치(120)와 열적으로 결합될 수 있다. 방열 플레이트(185)는 히트 싱크, 히트 파이프, 및/또는 히트 슬러그(heat slug)를 포함할 수 있다. 제1 하부 반도체 장치(120)에서 발생된 열은 방열 패드 구조체(171) 및 방열 플레이트(185)를 통해 외부로 방출될 수 있다. 방열 플레이트(185)는 높은 열전도율을 갖는 열전도성 물질을 포함할 수 있다. 방열 플레이트(185)를 구성하는 물질의 열전도율은 실리콘의 열전도율보다 클 수 있다. 바꿔 말해서, 방열 플레이트(185)를 구성하는 물질의 열 저항은 실리콘의 열 저항보다 작을 수 있다. 예를 들어, 방열 플레이트(185)는 구리(Cu), 알루미늄(Al) 등과 같은 금속, 또는 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등과 같은 탄소 함유 물질을 포함할 수 있다.
방열 플레이트(185)는 열전도성 접착층(187)을 통해 제1 하부 반도체 장치(120)에 부착될 수 있다. 열전도성 접착층(187)은 열적으로 도전성이고 전기적으로는 절연성인 물질을 포함할 수 있다. 상기 열전도성 접착층(187)은 열적 인터페이스 물질(thermal interface material), 금속 분말을 포함하는 폴리머, 서멀 그리스(thermal grease) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 제1 하부 반도체 장치(120)의 발열량은 상부 반도체 장치(181)의 발열량보다 클 수 있다. 예시적인 실시예들에서, 제1 하부 반도체 장치(120)는 로직 칩 및/또는 SOC를 포함할 수 있다. 본 발명의 예시적인 실시예들에 의하면, 발열량이 상대적으로 많은 제1 하부 반도체 장치(120)가 방열 패드 구조체(171)를 통해 방열 플레이트(185)에 열적으로 결합되므로, 제1 하부 반도체 장치(120)에 대한 방열 특성이 개선될 수 있으며, 제1 하부 반도체 장치(120)의 발열로 인해 제1 하부 반도체 장치(120) 주변에 있는 전자부품의 성능이 열화되는 것을 방지할 수 있다.
상부 반도체 장치(181)는 제1 하부 반도체 장치(120)의 일부와 수직으로 중첩될 수 있다. 예시적인 실시예들에서, 평면에서 보았을 때, 상부 반도체 장치(181)의 일부는 제1 하부 반도체 장치(120)가 실장된 제1 재배선 구조체(110)의 제1 영역(R1)과 수직으로 중첩될 수 있고, 상부 반도체 장치(181)의 다른 일부는 수직 연결 도전체들(155)이 배치된 제1 재배선 구조체(110)의 제2 영역(R2)과 수직으로 중첩될 수 있다.
예시적인 실시예들에서, 평면에서 보았을 때, 제1 하부 반도체 장치(120)의 제1 부분은 상부 반도체 장치(181)와 수직으로 중첩되고, 제1 하부 반도체 장치(120)의 제2 부분은 상부 반도체 장치(181)와 수직으로 중첩되지 않을 수 있다. 제1 하부 반도체 장치(120)의 제2 부분은 제1 하부 반도체 장치(120)의 제1 부분을 제외한 제1 하부 반도체 장치(120)의 다른 부분일 수 있다. 예시적인 실시예들에서, 제1 하부 반도체 장치(120)의 제1 측 방향(예를 들어, X방향)에 따른 전체 길이(L1)에 대한 상부 반도체 장치(181)와 수직으로 중첩된 상기 제1 하부 반도체 장치(120)의 제1 부분의 상기 제1 측 방향(예를 들어, X방향)에 따른 길이(L2) 간의 비율은 10% 내지 45% 사이, 20% 내지 40% 사이, 또는 25% 내지 35% 사이일 수 있다.
반도체 패키지(10)에서, 외부 기기로부터 제공된 신호(예를 들어, 데이터 신호, 제어 신호, 전원 신호 및/또는 접지 신호)는 외부 연결 단자(141) 및 제1 도전성 재배선 패턴(113)을 포함하는 신호 전송 경로를 통해 제1 하부 반도체 장치(120)에 제공될 수 있다. 외부 기기로부터 제공된 신호(예를 들어, 데이터 신호, 제어 신호, 전원 신호 및/또는 접지 신호)는 외부 연결 단자(141), 제1 도전성 재배선 패턴(113), 수직 연결 도전체(155) 및 제2 도전성 재배선 패턴(163)을 포함하는 신호 전송 경로를 통해 상부 반도체 장치(181)에 제공될 수 있다. 제1 하부 반도체 장치(120)와 상부 반도체 장치(181) 사이에서, 전기적 신호는 제1 도전성 재배선 패턴(113), 수직 연결 도전체(155) 및 제2 도전성 재배선 패턴(163)을 통해 전송될 수 있다.
일반적인 반도체 패키지에서, 패키지 기판 상에 반도체 칩들이 패키지 기판을 따라 나란하게(side by side) 배치된 경우, 반도체 패키지의 치수(즉, 수평 방향(X방향 및/또는 Y방향)으로의 치수)가 증가될 수 있다. 또한, 하부 패키지의 반도체 칩 위에 다른 상부 패키지의 반도체 칩이 중첩 배치된 경우, 하부 패키지의 반도체 칩에서 발생된 열을 외부로 방출시키기 어렵다.
본 발명의 예시적인 실시예들에 의하면, 제1 하부 반도체 장치(120)의 일부는 상부 반도체 장치(181)와 수직으로 중첩되고 제1 하부 반도체 장치(120)의 다른 일부는 방열 플레이트(185)와 열적으로 결합되므로, 풋 프린트의 소형화를 도모하면서도 방열 특성이 개선된 반도체 패키지(10)를 제공할 수 있다.
도 3a 내지 도 3h는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 3a 내지 도 3h를 참조하여 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)의 제조 방법을 설명한다.
도 3a를 참조하면, 캐리어 기판(CA) 상에 제1 재배선 구조체(110)를 형성한다. 제1 재배선 구조체(110)는, 캐리어 기판(CA) 상에 차례로 적층된 복수의 제1 재배선 절연층(111)과, 복수의 제1 재배선 절연층(111)에 의해 절연된 제1 도전성 재배선 패턴(113)을 포함할 수 있다. 제1 도전성 재배선 패턴(113)은 캐리어 기판(CA)의 상면을 따라 연장된 외부 연결 패드(1135)와, 복수의 제1 재배선 절연층(111)의 상면을 따라 연장된 제1 도전층들(1131)과, 복수의 제1 재배선 절연층(111) 중 어느 하나를 관통하여 연장된 도전성 비아 패턴을 포함할 수 있다.
상기 제1 재배선 구조체(110)를 형성하기 위해, 먼저 캐리어 기판(CA) 상에 외부 연결 패드(1135)를 형성할 수 있다. 외부 연결 패드(1135)는 도금 공정을 통해 형성될 수 있다. 예컨대, 캐리어 기판(CA) 상에 씨드 금속층(115)을 형성한 후, 상기 씨드 금속층(115)을 이용한 도금 공정을 수행하여 외부 연결 패드(1135)를 형성할 수 있다. 외부 연결 패드(1135)를 형성한 이후, 외부 연결 패드(1135)를 덮되 비아홀을 가지는 절연막을 형성하는 제1 단계, 상기 절연막의 상기 비아홀을 채우는 제1 도전성 비아 패턴(1133) 및 상기 절연막의 상면을 따라 연장된 제1 도전층(1131)을 형성하는 제2 단계를 수행할 수 있다. 상기 제1 도전성 비아 패턴(1133) 및 상기 제1 도전층(1131)을 형성하는 제2 단계는 씨드 금속층(115)을 이용한 도금 공정을 포함할 수 있다. 이후, 상기 절연막을 형성하는 제1 단계 및 상기 제1 도전층(1131)을 형성하는 제2 단계를 여러 번 반복하여 다층 배선 구조를 가진 제1 재배선 구조체(110)를 형성할 수 있다.
도 3b를 참조하면, 제1 재배선 구조체(110) 상에 수직 연결 도전체들(155)을 형성한다. 상기 수직 연결 도전체들(155)은 도금 공정을 이용하여 형성할 수 있다.
도 3c를 참조하면, 제1 재배선 구조체(110) 상에 제1 하부 반도체 장치(120)를 실장한다. 제1 하부 반도체 장치(120)는 제1 칩 연결 범프들(143)을 통해 제1 재배선 구조체(110) 상에 실장될 수 있다.
도 3d를 참조하면, 제1 재배선 구조체(110) 상에, 제1 하부 반도체 장치(120) 및 수직 연결 도전체들(155)을 덮는 몰딩층(151)을 형성한다. 몰딩층(151)을 형성하기 위해, 몰딩 물질을 캐리어 기판(CA) 상에 공급한 후, 상기 몰딩 물질을 경화시킬 수 있다.
도 3e를 참조하면, 제1 하부 반도체 장치(120) 및 수직 연결 도전체들(155)이 노출되도록, 몰딩층(151)의 일부를 제거할 수 있다. 몰딩층(151)의 일부를 제거하기 위해, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정, 그라인딩 공정 등이 수행될 수 있다. 예를 들어, 몰딩층(151)의 일부, 수직 연결 도전체들(155) 각각의 일부, 및 제1 하부 반도체 장치(120)의 일부가 연마 공정을 통해 제거될 수 있다. 예시적인 실시예들에서, 상기 연마 공정 결과, 몰딩층(151)의 연마된 상면(1511)은 제1 하부 반도체 장치(120)의 상면(129) 및 수직 연결 도전체들(155) 각각의 상면과 동일 평면 상에 있을 수 있다.
도 3f를 참조하면, 제2 재배선 구조체(160)를 몰딩층(151)의 상면(1511) 및 제1 하부 반도체 장치(120)의 상면(129) 상에 형성한다. 제2 재배선 구조체(160)는 몰딩층(151)의 상면(1511) 및 제1 하부 반도체 장치(120)의 상면(129) 상에 차례로 적층된 복수의 제2 재배선 절연층(161)과, 복수의 제2 재배선 절연층(161)에 의해 절연된 제2 도전성 재배선 패턴(163)을 포함할 수 있다. 제1 도전성 재배선 패턴(113)은 캐리어 기판(CA)의 상면을 따라 연장된 외부 연결 패드(1135)와, 복수의 제1 재배선 절연층(111)의 상면을 따라 연장된 제1 도전층들(1131)과, 복수의 제1 재배선 절연층(111) 중 어느 하나를 관통하여 연장된 도전성 비아 패턴을 포함할 수 있다.
상기 제2 재배선 구조체(160)를 형성하기 위해, 수직 연결 도전체들(155)에 연결된 최하층의 제2 도전층(1631)을 형성할 수 있다. 예컨대, 수직 연결 도전체들(155) 상에 씨드 금속층(165)을 형성한 이후, 상기 씨드 금속층(115)을 이용한 도금 공정을 수행하여 최하층의 제2 도전층(1631)을 형성할 수 있다. 다음으로, 최하층의 제2 도전층(1631)을 덮되 비아홀을 가지는 절연막을 형성하는 제1 단계, 상기 절연막의 상기 비아홀을 채우는 제2 도전성 비아 패턴(1633) 및 상기 절연막의 상면을 따라 연장된 제2 도전층(1631)을 형성하는 제2 단계를 수행할 수 있다. 상기 제2 도전성 비아 패턴(1633) 및 상기 제2 도전층(1631)을 형성하는 제2 단계는 씨드 금속층(165)을 이용한 도금 공정을 포함할 수 있다. 이후, 상기 절연막을 형성하는 제1 단계 및 상기 제2 도전층(1631)을 형성하는 제2 단계를 여러 번 반복하여 다층 배선 구조를 가진 제2 재배선 구조체(160)를 형성할 수 있다.
상기 제2 재배선 구조체(160)를 형성한 후, 제2 재배선 절연층(161)에 관통홀을 형성하고, 제2 재배선 절연층(161)의 관통홀 내에 방열 패드 구조체(171)를 형성한다. 예를 들어, 방열 패드 구조체(171)를 형성하기 위해, 제2 재배선 절연층(161)에 제1 하부 반도체 장치(120)의 상면(129)을 부분적으로 노출시키는 관통홀을 형성하고, 상기 관통홀에 도전성 물질을 채울 수 있다.
제1 재배선 구조체(110), 제1 하부 반도체 장치(120), 수직 연결 도전체들(155), 몰딩층(151), 제2 재배선 구조체(160) 및 방열 패드 구조체(171)는 패널 형태의 패키지 구조체(PS)를 형성할 수 있다.
도 3f 및 도 3g를 참조하면, 제1 재배선 구조체(110)로부터 캐리어 기판(CA)을 제거한다. 이후, 제1 재배선 구조체(110)의 하측에 외부 연결 단자들(141) 및 수동 부품(149)을 부착한다.
도 3h를 참조하면, 절단 라인(CL)을 따라 패키지 구조체(PS)를 절단할 수 있다. 패키지 구조체(PS)에 대한 절단 공정을 통해, 패키지 구조체(PS)는 다수의 하부 패키지들(LP1)로 분리될 수 있다.
다음으로 도 1을 참조하면, 개별 단위로 분리된 하부 패키지(LP1) 상에 상부 패키지(UP) 및 방열 플레이트(185)를 부착한다. 상부 패키지(UP)를 구성하는 상부 반도체 장치(181)는 제1 하부 반도체 장치(120)의 일부와 수직으로 중첩되도록 제2 재배선 구조체(160) 상에 실장될 수 있고, 방열 플레이트(185)는 열전도성 접착층(187)을 통해 방열 패드 구조체(171) 상에 부착될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(11)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 4에 도시된 반도체 패키지(11)에 대해 설명한다.
도 4를 참조하면, 반도체 패키지(11)의 하부 패키지(LP2)는 몰딩층(151)의 상면(1511) 상에 마련된 도전층(191)을 포함할 수 있다. 도전층(191)은 수직 연결 도전체들(155)의 상면들에 연결된 도전성 패드들(1911)과, 수직 연결 도전체들(155)에 연결되지 않은 하나 이상의 더미 패드(1913)를 포함할 수 있다. 하나 이상의 더미 패드(1913)는 몰딩층(151)의 상면(1511) 및/또는 제1 하부 반도체 장치(120)의 상면(129) 상에 배치될 수 있다. 도전층(191)의 물질은 제1 도전층(1131)의 물질과 실질적으로 동일 또는 유사할 수 있다. 상부 패키지(UP)의 상부 반도체 장치(181)는 연결 단자들(183)을 통해 도전층(191)의 도전성 패드들(1911) 및 하나 이상의 더미 패드(1913) 상에 배치될 수 있다. 상부 반도체 장치(181)는 도전층(191)의 도전성 패드들(1911)을 통해 수직 연결 도전체들(155)에 전기적 및 물리적으로 연결될 수 있다. 또한, 반도체 패키지(11)에서, 방열 플레이트(185)는 열전도성 접착층(187)에 의해 제1 하부 반도체 장치(120)의 상면(129)에 부착될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서, 도 4를 참조하여 설명된 반도체 패키지(11)와의 차이점을 중심으로, 도 5에 도시된 반도체 패키지(12)에 대해 설명한다.
도 5를 참조하면, 반도체 패키지(12)의 하부 패키지(LP3)에서, 제1 하부 반도체 장치(120)의 상면(129) 상에는 방열 패드 구조체(171)가 배치될 수 있다. 방열 패드 구조체(171) 상에는 방열 플레이트(185)가 부착될 수 있다. 방열 패드 구조체(171)는 제1 하부 반도체 장치(120)의 상면(129)을 덮는 플레이트 형태를 가질 수 있다. 방열 패드 구조체(171)는 도전층(191)과 동일한 금속 배선 공정을 통해 함께 형성될 수 있다. 방열 패드 구조체(171)의 두께는 도전층(191)의 두께와 실질적으로 동일할 수 있다. 방열 패드 구조체(171)의 물질은 도전층(191)의 물질과 실질적으로 동일할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(13)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 6에 도시된 반도체 패키지(13)에 대해 설명한다.
도 6을 참조하면, 반도체 패키지(13)에서, 하부 패키지(LP4)는 제1 재배선 구조체(110)의 제2 영역(도 2의 R2) 상에 실장된 제2 하부 반도체 장치(131)를 더 포함할 수 있다. 예시적인 실시예들에서, 제2 하부 반도체 장치(131)는 메모리 칩, 로직 칩, SOC, PMIC 칩, 및 RFIC 칩 중 어느 하나를 포함할 수 있다.
제2 하부 반도체 장치(131)는 반도체 기판(1311) 및 칩 패드들(1313)을 포함할 수 있다. 제2 하부 반도체 장치(131)는 플립 칩 방식으로 제1 재배선 구조체(110) 상에 실장될 수 있다. 이 때, 반도체 기판(1311)의 하면은 반도체 기판(1311)의 활성면이고, 반도체 기판(1311)의 상면은 반도체 기판(1311)의 비활성면일 수 있다. 제2 하부 반도체 장치(131)의 반도체 소자층은 반도체 기판(1311)의 하면 상에 배치되고, 칩 패드들(1313)은 제2 하부 반도체 장치(131)의 하면에 마련될 수 있다. 제2 하부 반도체 장치(131)의 칩 패드들(1313)과 제1 재배선 구조체(110) 사이에는, 제2 하부 반도체 장치(131)의 칩 패드들(1313)과 제1 도전성 재배선 패턴(113) 사이를 전기적으로 연결하도록 구성된 제2 칩 연결 범프들(145)이 배치될 수 있다. 제2 하부 반도체 장치(131)는 제1 하부 반도체 장치(120)로부터 측 방향(예를 들어, X방향)으로 이격될 수 있고, 상부 반도체 장치(181)와 수직으로 중첩될 수 있다. 제2 하부 반도체 장치(131)는 제1 도전성 재배선 패턴(113)을 통해 제1 하부 반도체 장치(120)와 전기적으로 연결될 수 있다. 제2 하부 반도체 장치(131)는 제1 도전성 재배선 패턴(113), 수직 연결 도전체들(155), 및 제2 도전성 재배선 패턴(163)을 통해 상부 반도체 장치(181)와 전기적으로 연결될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(14)를 나타내는 단면도이다. 이하에서, 도 6를 참조하여 설명된 반도체 패키지(13)와의 차이점을 중심으로, 도 7에 도시된 반도체 패키지(14)에 대해 설명한다.
도 7을 참조하면, 반도체 패키지(14)의 하부 패키지(LP5)에서, 제2 하부 반도체 장치(131a)는 제1 재배선 구조체(110) 상에 페이스-업(face-up) 방식으로 실장될 수 있다. 반도체 기판(1311)의 하면은 반도체 기판(1311)의 비활성면이고, 반도체 기판(1311)의 상면은 반도체 기판(1311)의 활성면일 수 있다. 제2 하부 반도체 장치(131a)의 반도체 소자층은 반도체 기판(1311)의 상면 상에 배치되고, 칩 패드(1313)는 제2 하부 반도체 장치(131a)의 상면에 마련될 수 있다. 제2 재배선 구조체(160)에서, 복수의 제2 도전성 비아 패턴들(1633) 중 일부는 몰딩층(151)을 관통하여 제2 하부 반도체 장치(131a)의 칩 패드들(1313)에 연결될 수 있다. 제2 하부 반도체 장치(131a)는 제2 도전성 재배선 패턴(163)을 통해 상부 반도체 장치(181)와 전기적으로 연결될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(15)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 8에 도시된 반도체 패키지(15)에 대해 설명한다.
도 8을 참조하면, 반도체 패키지(15)에서, 하부 패키지(LP6)는 제1 재배선 구조체(110)의 제2 영역(도 2의 R2) 상에 실장된 더미 칩(133)을 더 포함할 수 있다. 더미 칩(133)은 더미 연결 범프들(146)을 통해 제1 재배선 구조체(110) 상에 실장될 수 있다. 더미 칩(133)은 더미 반도체 기판(1331)과, 더미 반도체 기판(1331)의 하면에 마련되고 더미 연결 범프들(146)에 연결된 더미 연결 패드들(1333), 및 더미 반도체 기판(1331)을 관통하여 연장된 수직 연결 도전체들(1335)을 포함할 수 있다. 더미 칩(133)은 반도체 패키지(15)에서 수직 방향(예를 들어, Z방향)으로 연장된 전기적 신호 경로를 제공하되, 트랜지스터와 같은 개별 소자들을 포함하지 않는다. 제1 하부 반도체 장치(120)와 상부 반도체 장치(181)는, 제1 도전성 재배선 패턴(113), 더미 연결 범프들(146), 더미 연결 패드들(1333), 수직 연결 도전체들(1335), 및 제2 도전성 재배선 패턴(163)을 포함하는 신호 전송 경로를 통해 전기적으로 연결될 수 있다.
도 9은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(16)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 9에 도시된 반도체 패키지(16)에 대해 설명한다.
도 9를 참조하면, 반도체 패키지(16)의 하부 패키지(LP7)에서, 방열 패드 구조체(172)는 방열 패드층들(1721) 및 방열 비아 패턴들(1723)을 포함할 수 있다.
방열 패드층들(1721)은 서로 다른 수직 레벨에 배치되어 다층 구조를 형성할 수 있다. 방열 패드층들(1721)은 각각 제1 하부 반도체 장치(120)의 상면(129)에 대체로 평행한 플레이트 형태를 가질 수 있다. 방열 패드층들(1721)은 각각 제2 도전층들(1631) 중 어느 하나의 층과 동일한 수직 레벨에 위치할 수 있다. 방열 패드층들(1721)은 각각 동일한 수직 레벨에 위치된 대응된 제2 도전층(1631)과 동일 또는 유사한 두께를 가질 수 있다. 방열 패드층들(1721) 중 최하부의 방열 패드층(1721)은 제1 하부 반도체 장치(120)의 상면(129)을 따라 연장되고 제1 하부 반도체 장치(120)의 상면(129)에 접촉될 수 있다. 예시적인 실시예들에서, 방열 패드층들(1721) 중 최하부의 방열 패드층(1721)은 제1 하부 반도체 장치(120)의 상면(129)을 전체적으로 덮을 수 있다. 방열 비아 패턴들(1723)은 복수의 제2 재배선 절연층(161) 중 적어도 하나의 층을 관통하여 수직 방향(예를 들어, Z방향)으로 연장될 수 있다. 방열 비아 패턴들(1723)은 서로 다른 수직 레벨에 배치된 방열 패드층들(1721) 사이를 연결할 수 있다. 방열 패드층(1721)의 표면 및 방열 비아 패턴들(1723)의 표면 상에는 씨드 금속층(165)이 배치될 수 있다. 예를 들어, 씨드 금속층(165)은 방열 패드층(1721)의 바닥면을 따라 연장될 수 있거나, 방열 비아 패턴(1723)의 측벽 및 바닥면을 따라 연장될 수 있다. 예시적인 실시예들에서, 방열 패드 구조체(171)는 제2 재배선 구조체(160)의 제2 도전성 재배선 패턴(163)과 동일한 금속 배선 공정을 통해 함께 형성될 수 있다. 이 경우, 방열 패드 구조체(171)의 물질 및/또는 물질 조성은 제2 도전성 재배선 패턴(163)의 물질 및/또는 물질 조성과 실질적으로 동일할 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(17)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 10에 도시된 반도체 패키지(17)에 대해 설명한다.
도 10을 참조하면, 반도체 패키지(17)의 하부 패키지(LP8)에서, 제2 재배선 구조체(160)는 제2 재배선 절연층(161)을 관통하는 관통홀을 포함하며, 방열 플레이트(185)는 제2 재배선 절연층(161)의 관통홀 내에 수용될 수 있다. 방열 플레이트(185)는 열전도성 접착층(187)을 통해 제2 재배선 절연층(161)의 관통홀에 중첩된 제1 하부 반도체 장치(120)의 상면(129)의 일부분에 부착될 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(18)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 11에 도시된 반도체 패키지(18)에 대해 설명한다.
도 11을 참조하면, 반도체 패키지(18)의 하부 패키지(LP9)에서, 제1 하부 반도체 장치(120)는 제1 재배선 구조체(110a)에 직접 연결될 수 있다.
제1 재배선 구조체(110a)의 제1 도전성 재배선 패턴(113a)은 제1 도전층들(1131a), 제1 도전성 비아 패턴들(1133a), 및 외부 연결 패드들(1135a)을 포함할 수 있다. 제1 도전층들(1131a)은 복수의 제1 재배선 절연층(111) 각각의 하면을 따라서 연장된 라인 패턴을 포함할 수 있다. 제1 도전성 비아 패턴들(1133a)은 서로 다른 수직 레벨에 배치된 제1 도전층들(1131a) 사이를 전기적으로 연결하거나, 제1 도전층(1131a)과 제1 하부 반도체 장치(120)의 하부 연결 패드들 사이를 전기적으로 연결할 수 있다. 외부 연결 패드(1135a)는 복수의 제1 재배선 절연층(111) 중 최하부 절연층의 하면으로부터 하방으로 돌출될 수 있다. 외부 연결 패드(1135a)는 복수의 제1 재배선 절연층(111) 중 최하부 절연층의 하면을 따라 연장된 부분과, 상기 최하부 절연층을 관통하여 연장된 부분을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전성 비아 패턴(1133a) 각각은, 그 하측으로부터 그 상측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼 형태를 가질 수 있다. 바꿔 말해서, 복수의 제1 도전성 비아 패턴(1133a) 각각의 수평 폭은 제1 하부 반도체 장치(120)의 하부 연결 패드(1213)에 인접할수록 점차 작아질 수 있다.
도 12은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(19)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 12에 도시된 반도체 패키지(19)에 대해 설명한다.
도 12를 참조하면, 반도체 패키지(19)에서, 상부 반도체 장치(181)는 제1 하부 반도체 장치(120)와 수직으로 중첩되지 않을 수 있다. 예컨대, 평면적 관점에서, 제1 하부 반도체 장치(120)는 제1 재배선 구조체(110)의 제1 영역(도 2의 R1) 내에 있고, 상부 반도체 장치(181)는 제1 재배선 구조체(110)의 제1 영역(R1)의 외부에 있을 수 있다. 하부 패키지(LP10)에서, 방열 패드 구조체(171)는 제1 하부 반도체 장치(120)의 상면(129)의 전체를 따라 연장되고 제1 하부 반도체 장치(120)의 상면(129)을 전체적으로 덮을 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다. 이하에서, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 13에 도시된 반도체 패키지(20)에 대해 설명한다.
도 13을 참조하면, 반도체 패키지(20)는 하부 패키지(LP1) 상에 배치된 스티프너(stiffener)(193)를 포함할 수 있다. 스티프너(193)는 상부 반도체 장치(181) 및 방열 플레이트(185)와 측 방향(예를 들어, X방향)으로 중첩되도록 하부 패키지(LP1) 상에 배치될 수 있다. 스티프너(193)는 하부 패키지(LP1)를 기계적으로 지지함으로써, 반도체 패키지(20)의 기계적 안전성을 향상시키도록 구성될 수 있다. 예를 들어, 스티프너(193)는 하부 패키지(LP1)를 기계적으로 지지함으로써, 반도체 패키지(20)를 구성하는 개별 구성요소들의 열팽창계수의 차이에 기인하여 발생되는 워피지(warpage)를 완화 및 억제하도록 구성될 수 있다. 스티프너(193)는 스틸(steel)이나 구리(Cu)와 같은 금속을 포함할 수 있다.
예를 들어, 스티프너(193)는 접착 물질층을 통해 제2 재배선 구조체(160) 상에 부착될 수 있다. 스티프너(193)는 제2 재배선 구조체(160)의 가장자리 영역 상에 배치될 수 있다. 스티프너(193)는 제2 재배선 구조체(160)의 상면의 둘레를 따라 연장된 링 형태를 가질 수 있다. 스티프너(193)는 단일의 스티프너 블록 또는 서로 이격된 다수의 스티프너 블록들로 이루어질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 제1 재배선 구조체
120: 제1 하부 반도체 장치 151: 몰딩층
155: 수직 연결 도전체 160: 제2 재배선 구조체
171: 방열 패드 구조체 181: 상부 반도체 장치
185: 방열 플레이트

Claims (20)

  1. 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체;
    상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치;
    상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸는 몰딩층;
    상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체;
    상기 몰딩층 내에 배치되고, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이를 전기적으로 연결하는 수직 연결 도전체들;
    상기 제2 재배선 구조체 상에 실장되고, 일부분이 상기 제1 반도체 장치와 수직으로 중첩된 제2 반도체 장치;
    상기 제1 반도체 장치의 상면에 접촉된 방열 패드 구조체; 및
    상기 방열 패드 구조체 상에 배치되고, 상기 제2 반도체 장치로부터 제1 측 방향으로 이격된 방열 플레이트;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 방열 패드 구조체는 상기 제2 재배선 절연층을 수직으로 관통하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 몰딩층의 상면은 상기 제1 반도체 장치의 상기 상면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 반도체 장치의 상기 제1 측 방향에 따른 전체 길이와 상기 제2 반도체 장치와 수직으로 중첩된 상기 제1 반도체 장치의 일부의 상기 제1 측 방향에 따른 길이 간의 비율은 10% 내지 45% 사이인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제1 반도체 장치로부터 측 방향으로 이격되도록 상기 제1 재배선 구조체 상에 실장된 제3 반도체 장치를 더 포함하고,
    상기 제3 반도체 장치는 상기 제2 반도체 장치와 수직으로 중첩된 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제3 반도체 장치와 상기 제1 재배선 구조체 사이에 배치된 칩 연결 범프들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제2 재배선 패턴은 상기 몰딩층을 관통하여 상기 제3 반도체 장치의 상면에 마련된 상기 제3 반도체 장치의 패드에 연결된 도전성 비아 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 반도체 장치로부터 측 방향으로 이격되도록 상기 제1 재배선 구조체 상에 배치된 더미 반도체 기판을 더 포함하고,
    상기 수직 연결 도전체들은 상기 더미 반도체 기판 내에서 수직으로 연장된 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 방열 패드 구조체는,
    수직 방향으로 이격된 복수의 방열 패드층; 및
    상기 복수의 방열 패드층 사이에서 연장된 방열 비아 패턴들;
    을 포함하고,
    상기 복수의 방열 패드층 중에서 최하부에 있는 방열 패드층은 상기 제1 반도체 장치의 상기 상면을 따라 연장된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제2 재배선 구조체 상에 배치된 스티프너를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체;
    상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치;
    상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸고, 상기 제1 반도체 장치의 상면을 덮지 않는 몰딩층;
    상기 몰딩층 내에 배치되고, 상기 제1 재배선 패턴에 전기적으로 연결된 수직 연결 도전체들;
    상기 몰딩층 상에 배치되고, 상기 수직 연결 도전체들을 통해 상기 제1 재배선 패턴에 전기적으로 연결되는 제2 반도체 장치; 및
    상기 제1 반도체 장치의 상기 상면에 부착되고, 상기 제2 반도체 장치와 제1 측 방향으로 중첩된 방열 플레이트;
    를 포함하는 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 몰딩층의 상면 상에 배치되고, 상기 수직 연결 도전체들에 연결된 도전성 패드들;
    상기 몰딩층의 상기 상면 상에 배치되고, 상기 수직 연결 도전체들에 연결되지 않은 하나 이상의 더미 패드;
    상기 도전성 패드들 및 상기 하나 이상의 더미 패드 상에 배치되고, 상기 제2 반도체 장치의 패드들에 연결된 연결 단자들;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 방열 플레이트와 상기 제1 반도체 장치의 상기 상면 사이에 배치되고, 상기 제1 반도체 장치의 상기 상면을 따라 연장된 방열 패드 구조체를 더 포함하고,
    상기 방열 플레이트는 상기 방열 패드 구조체를 통해 상기 제1 반도체 장치에 열적으로 결합된 것을 특징으로 하는 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체; 및
    상기 방열 플레이트와 상기 제1 반도체 장치의 상기 상면 사이에 배치되고, 상기 제2 재배선 절연층의 관통홀 내에 제공된 방열 패드 구조체;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 11 항에 있어서,
    상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체; 및
    상기 제2 재배선 절연층 내에서 수직 방향으로 이격된 복수의 방열 패드층;
    상기 제2 재배선 절연층 내에 배치되고 상기 복수의 방열 패드층 사이에서 연장된 방열 비아 패턴들;
    을 포함하고,
    상기 복수의 방열 패드층 중에서 최하부에 있는 방열 패드층은 상기 제1 반도체 장치의 상기 상면을 따라 연장되고 상기 제1 반도체 장치의 상기 상면을 전체적으로 덮는 것을 특징으로 하는 반도체 패키지.
  16. 제 11 항에 있어서,
    상기 제1 재배선 구조체 상에 실장된 제3 반도체 장치를 더 포함하고,
    상기 제2 반도체 장치의 일부는 상기 제1 반도체 장치와 수직으로 중첩되고,
    상기 제2 반도체 장치의 다른 일부는 상기 제3 반도체 장치와 수직으로 중첩된 것을 특징으로 하는 반도체 패키지.
  17. 제 11 항에 있어서,
    상기 제1 재배선 구조체 상에 배치된 더미 반도체 기판을 더 포함하고,
    상기 수직 연결 도전체들은 상기 더미 반도체 기판을 수직으로 관통하고,
    상기 제2 반도체 장치의 일부는 상기 제1 반도체 장치와 수직으로 중첩되고,
    상기 제2 반도체 장치의 다른 일부는 상기 더미 반도체 기판과 수직으로 중첩된 것을 특징으로 하는 반도체 패키지.
  18. 제 11 항에 있어서,
    상기 제1 반도체 장치의 일부는 상기 제2 반도체 장치에 수직으로 중첩되고,
    상기 제1 반도체 장치의 다른 일부는 상기 방열 플레이트에 수직으로 중첩된 것을 특징으로 하는 반도체 패키지.
  19. 제 11 항에 있어서,
    상기 제1 재배선 패턴은,
    상기 제1 재배선 절연층 내에서 수평 방향으로 연장된 제1 도전층;
    상기 제1 재배선 구조체의 하측에 제공된 외부 연결 단자가 부착되는 외부 연결 패드; 및
    상기 제1 도전층과 상기 외부 연결 패드 사이에서 수직 방향으로 연장된 제1 도전성 비아 패턴;
    을 포함하고,
    상기 제1 도전성 비아 패턴은 상기 외부 연결 패드에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가지는 것을 특징으로 하는 반도체 패키지.
  20. 제1 재배선 절연층 및 제1 재배선 패턴을 포함하는 제1 재배선 구조체;
    상기 제1 재배선 구조체 상에 실장된 제1 반도체 장치;
    상기 제1 반도체 장치와 상기 제1 재배선 구조체 사이에 배치된 칩 연결 범프들;
    상기 제1 재배선 구조체 상에서 상기 제1 반도체 장치를 둘러싸고, 상기 제1 반도체 장치의 상면과 동일 평면 상에 있는 상면을 가지는 몰딩층;
    상기 몰딩층 및 상기 제1 반도체 장치 상에 배치되고, 제2 재배선 절연층 및 제2 재배선 패턴을 포함하는 제2 재배선 구조체;
    상기 몰딩층을 수직으로 관통하고, 상기 제1 재배선 패턴 및 상기 제2 재배선 패턴 사이를 전기적으로 연결하는 수직 연결 도전체들;
    상기 제2 재배선 구조체 상에 실장된 제2 반도체 장치;
    상기 제2 재배선 절연층 내에 배치되고, 상기 제1 반도체 장치의 상기 상면에 접촉된 방열 패드 구조체; 및
    상기 방열 패드 구조체 상에 배치되고, 상기 제2 반도체 장치로부터 제1 측 방향으로 이격된 방열 플레이트;
    를 포함하고,
    상기 제1 반도체 장치를 로직 칩을 포함하고,
    상기 제2 반도체 장치는 메모리 칩을 포함하고,
    상기 방열 플레이트는 상기 방열 패드 구조체를 통해 상기 제1 반도체 장치와 열적으로 결합되고,
    상기 제1 반도체 장치의 일부는 상기 제2 반도체 장치와 수직으로 중첩되고,
    상기 제1 반도체 장치의 다른 일부는 상기 방열 플레이트와 수직으로 중첩되고,
    상기 제1 반도체 장치의 상기 제1 측 방향에 따른 전체 길이와 상기 제2 반도체 장치와 수직으로 중첩된 상기 제1 반도체 장치의 일부의 상기 제1 측 방향에 따른 길이 간의 비율은 10% 내지 45% 사이인 것을 특징으로 하는 반도체 패키지.
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