CN117855183A - 半导体封装 - Google Patents

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CN117855183A CN202310905558.3A CN202310905558A CN117855183A CN 117855183 A CN117855183 A CN 117855183A CN 202310905558 A CN202310905558 A CN 202310905558A CN 117855183 A CN117855183 A CN 117855183A
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CN
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semiconductor device
redistribution
heat dissipation
disposed
layer
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CN202310905558.3A
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文炅墩
徐祥熏
金知晃
白尚津
黄贤瀞
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装，包括：第一再分布结构；第一半导体器件，安装在第一再分布结构上；模制层，围绕第一半导体器件；第二再分布结构，设置在模制层和第一半导体器件上；多个竖直连接导体，在模制层中竖直地延伸，并将第一再分布图案电连接到第二再分布图案；第二半导体器件，安装在第二再分布结构上，第二半导体器件和第一半导体器件彼此竖直地部分重叠；散热焊盘结构，接触第一半导体器件的上表面；以及散热板，设置在散热焊盘结构上，并沿第一直线与第二半导体器件间隔开，该第一直线在与第一半导体器件的上表面平行的水平方向上延伸。

Description

半导体封装
相关申请的交叉引用
本申请基于并要求于2022年10月6日向韩国知识产权局递交的韩国专利申请No.10-2022-0128084的优先权，该申请的公开通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体封装。
背景技术
根据电子工业的快速发展和用户需求，电子设备正在变得小型化、多功能化和大容量化。因此，期望包括多个半导体芯片的半导体封装。例如，可以使用将多种类型的半导体芯片并排安装在一个封装衬底上、或者将半导体芯片和/或封装堆叠在一个封装衬底上的方法。
发明内容
本发明构思提供了一种包括多个半导体器件的半导体封装。
根据本发明构思的一个方面，一种半导体封装包括：第一再分布结构，包括第一再分布绝缘层和第一再分布图案；第一半导体器件，安装在第一再分布结构上；模制层，在第一再分布结构上围绕第一半导体器件；第二再分布结构，设置在模制层和第一半导体器件上，并且包括第二再分布绝缘层和第二再分布图案；多个竖直连接导体，在模制层中竖直地延伸，并将第一再分布图案电连接到第二再分布图案；第二半导体器件，安装在第二再分布图案上，其中，第二半导体器件和第一半导体器件彼此竖直地部分重叠；散热焊盘结构，接触第一半导体器件的上表面；以及散热板，设置在散热焊盘结构上，并沿第一直线与第二半导体器件间隔开，该第一直线在与第一半导体器件的上表面平行的水平方向上延伸。
根据本发明构思的一个方面，一种半导体封装包括：第一再分布结构，包括第一再分布绝缘层和第一再分布图案；第一半导体器件，安装在第一再分布结构上；模制层，在第一再分布结构上围绕第一半导体器件，而不覆盖第一半导体器件的上表面；多个竖直连接导体，在模制层中竖直地延伸，并电连接到第一再分布图案；第二半导体器件，设置在模制层上，并通过多个竖直连接导体电连接到第一再分布图案；以及散热板，附接到第一半导体器件的上表面，并沿第一直线与第二半导体器件相邻，该第一直线在与第一半导体器件的上表面平行的水平方向上延伸。
根据本发明构思的一个方面，一种半导体封装包括：第一再分布结构，包括第一再分布绝缘层和第一再分布图案；第一半导体器件，安装在第一再分布结构上；多个芯片连接凸块，设置在第一半导体器件和第一再分布结构之间；模制层，在第一再分布结构上围绕第一半导体器件，并且具有与第一半导体器件的上表面共面的上表面；第二再分布结构，设置在模制层和第一半导体器件上，并且包括第二再分布绝缘层和第二再分布图案；多个竖直连接导体，竖直地穿透模制层，并将第一再分布图案电连接到第二再分布图案；第二半导体器件，安装在第二再分布结构上；散热焊盘结构，设置在第二再分布绝缘层内，并接触第一半导体器件的上表面；以及散热板，设置在散热焊盘结构上，并沿直线与第二半导体器件间隔开，该直线在与第一半导体器件的上表面平行的水平方向上延伸。第一半导体器件包括逻辑芯片。第二半导体器件包括存储芯片。散热板通过散热焊盘结构热耦接到第一半导体器件。第一半导体器件的第一部分与第二半导体器件竖直地重叠。第一半导体器件的第二部分与散热板竖直地重叠。第一半导体器件的第一部分的第一长度与第一半导体器件的总长度之比选自10％至45％之间的范围。第一长度和总长度是在水平方向上测量的。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的实施例的半导体封装的截面图；
图2是图1的半导体封装的主要组件的布局图；
图3A至图3H是示出了根据本发明构思的实施例的制造半导体封装的方法的截面图；
图4是示出了根据本发明构思的实施例的半导体封装的截面图；
图5是示出了根据本发明构思的实施例的半导体封装的截面图；
图6是示出了根据本发明构思的实施例的半导体封装的截面图；
图7是示出了根据本发明构思的实施例的半导体封装的截面图；
图8是示出了根据本发明构思的实施例的半导体封装的截面图；
图9是示出了根据本发明构思的示例实施例的半导体封装的截面图；
图10是示出了根据本发明构思的实施例的半导体封装的截面图；
图11是示出了根据本发明构思的实施例的半导体封装的截面图；
图12是示出了根据本发明构思的示例实施例的半导体封装的截面图；以及
图13是示出了根据本发明构思的示例实施例的半导体封装的截面图。
具体实施方式
在下文中，将参考附图来详细描述本发明构思的技术思想的实施例。对于附图中相同的组件使用相同的附图标记，并省略其重复描述。
图1是示出了根据本发明构思的实施例的半导体封装10的截面图。图2是图1的半导体封装10的主要组件的布局图。
参考图1和图2，半导体封装10可以包括下封装LP1和上封装UP。半导体封装10可以是其中上封装UP堆叠或附接到下封装LP1的封装堆叠型封装。
下封装LP1可以包括第一再分布结构110、第一下半导体器件120、模制层151、竖直连接导体155、第二再分布结构160和散热焊盘结构171。下封装LP1可以是具有扇出结构的封装。第一再分布结构110的占用面积可以大于第一下半导体器件120的占用面积。第一再分布结构110的占用面积可以与半导体封装10的占用面积相同。如本文所使用的，半导体器件可以指代例如诸如半导体芯片(例如，形成在管芯上的存储芯片和/或逻辑芯片)之类的器件。本公开不限于此。在一些实施例中，半导体器件可以指代半导体芯片的堆叠、包括堆叠在封装衬底上的一个或多个半导体芯片的半导体封装、或包括多个封装的封装堆叠型器件。
第一再分布结构110可以是其上可以附接安装组件(例如，第一下半导体器件120)的封装衬底。第一再分布结构110可以具有平板形状或面板形状。第一再分布结构110可以包括彼此相对的上表面和下表面，并且第一再分布结构110的上表面和下表面可以均为基本平坦的。在下文中，水平方向(例如，X方向和/或Y方向)可以被定义为平行于第一再分布结构110的上表面或下表面的方向，竖直方向(例如，Z方向)可以被定义为垂直于第一再分布结构110的上表面或下表面的方向，并且水平宽度可以被定义为水平方向(例如，X方向和/或Y方向)上的长度。
第一再分布结构110可以包括多个第一再分布绝缘层111和第一导电再分布图案113。
多个第一再分布绝缘层111可以在竖直方向(例如，Z方向)上相互堆叠。多个第一再分布绝缘层111可以由绝缘聚合物、环氧树脂或其组合形成。例如，多个第一再分布绝缘层111中的每一个可以由光成像电介质(PID)或光敏聚酰亚胺(PSPI)形成。
第一导电再分布图案113可以包括第一导电层1131、第一导电过孔图案1133(即，第一导电过孔)和外部连接焊盘1135。第一导电层1131中的每一个可以在水平方向(例如，X方向和/或Y方向)上延伸，并且可以设置在不同的竖直高度处以形成多层结构。第一导电层1131可以设置在多个第一再分布绝缘层111中的每一个的上表面和下表面中的任何一个表面上。例如，第一导电层1131可以包括沿多个第一再分布绝缘层111中的任何一个的上表面和下表面中的任何一个表面以线形形状延伸的线图案。设置在多个第一再分布绝缘层111之中的最上绝缘层上的第一导电层1131可以包括附接到第一芯片连接凸块143的焊盘和附接到竖直连接导体155的焊盘。第一导电过孔图案1133可以在竖直方向(例如，Z方向)上延伸穿过多个第一再分布绝缘层111中的至少一个。第一导电过孔图案1133可以将设置在不同竖直高度处的第一导电层1131彼此电连接，或者可以将第一导电层1131和外部连接焊盘1135电连接。外部连接焊盘1135可以设置在第一再分布结构110的下表面上，并且每个外部连接焊盘可以接触对应的外部连接端子141。外部连接焊盘1135可以通过第一导电再分布图案113电连接到第一下半导体器件120和/或竖直连接导体155。在示例实施例中，当观察截面时，外部连接焊盘1135可以具有矩形形状。除非上下文另有指示，否则如本文所使用的术语“接触”指代直接连接(即，触碰)。
例如，第一导电再分布图案113可以包括以下项或者可以由以下项形成：例如，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等金属或其合金。
多个第一导电层1131中的至少一些第一导电层1131可以与多个第一导电过孔图案1133中的一些第一导电过孔图案1133一体地形成。例如，多个第一导电层1131中的一些第一导电层1131可以与接触其下侧的对应第一导电过孔图案1133一体地形成。例如，彼此连接的第一导电层1131和第一导电过孔图案1133可以通过电镀工艺一起形成。
在示例实施例中，多个第一导电过孔图案1133中的每一个可以具有其中其水平宽度在从其上侧到下侧的方向上变窄并延伸的锥形形状。多个第一导电过孔图案1133中的每一个的水平宽度可以朝向外部连接焊盘1135的上表面逐渐减小。
籽晶金属层115可以设置在第一导电层1131的表面和第一导电过孔图案1133的表面上。例如，籽晶金属层115可以设置在第一导电层1131的底表面与第一再分布绝缘层111之间，并且可以设置在第一导电过孔图案1133的侧壁和底表面中的每一个与第一再分布绝缘层111之间。另外，籽晶金属层115可以设置在第一导电过孔图案1133和外部连接焊盘1135之间。另外，籽晶金属层115可以沿外部连接焊盘1135的下表面设置在外部连接焊盘1135和外部连接端子141之间。例如，籽晶金属层115可以包括铜(Cu)、钛(Ti)、钛钨(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铬(Cr)和铝(Al)中的至少一种。例如，籽晶金属层115可以通过诸如溅射之类的物理气相沉积工艺来形成。
在示例实施例中，当观察截面时，外部连接焊盘1135可以具有矩形形状。在示例实施例中，外部连接焊盘1135的下表面可以与第一再分布绝缘层111的下表面基本共面。例如，外部连接焊盘1135可以通过电镀工艺形成。在示例实施例中，外部连接焊盘1135可以包括在竖直方向(例如，Z方向)上堆叠的多个金属层。
外部连接端子141可以分别附接到第一再分布结构110的外部连接焊盘1135。外部连接端子141可以被配置为将第一再分布结构110电连接并物理连接到外部设备。外部连接端子141可以由例如焊球或焊料凸块形成。
一个或多个无源组件149可以附接到第一再分布结构110的下侧。无源组件149可以通过由焊料制成的凸块附接到第一再分布结构110的下侧。
第一再分布结构110可以包括彼此间隔开的第一区域R1和第二区域R2。第一区域R1和第二区域R2可以是设置在第一再分布结构110的上表面中的区域，并且可以在水平方向(例如，X方向和/或Y方向)上彼此间隔开。
第一下半导体器件120可以安装在第一再分布结构110的第一区域R1上。第一再分布结构110的第一区域R1是与第一下半导体器件120竖直地重叠的区域，并且第一再分布结构110的第一区域R1的占用面积可以与第一下半导体器件120的占用面积基本相同。
第一下半导体器件120可以通过第一芯片连接凸块143电连接并物理连接到第一再分布结构110的第一导电再分布图案113。每个第一芯片连接凸块143可以设置在第一下半导体器件120与设置在第一再分布绝缘层11I的最上绝缘层上的第一导电层1131之间。第一芯片连接凸块143可以包括或者可以是焊料凸块。
在示例实施例中，第一下半导体器件120可以具有包括在竖直方向(例如，Z方向)上相互堆叠的多个半导体芯片的三维(3D)堆叠结构。例如，第一下半导体器件120可以包括下半导体芯片121和在下半导体芯片121上的上半导体芯片123。下半导体芯片121可以包括下半导体衬底1211、设置在下半导体衬底1211的下侧并分别接触第一芯片连接凸块143的下连接焊盘1213、以及设置在下半导体衬底1211的上侧的上连接焊盘1215。下半导体芯片121还可以包括穿透下半导体衬底1211并将下连接焊盘1213和上连接焊盘1215彼此电连接的贯通电极。上半导体芯片123可以包括上半导体衬底1231和设置在上半导体衬底1231下方的下连接焊盘1233。下半导体芯片121的上连接焊盘1215可以通过芯片间连接凸块125电连接并物理连接到上半导体芯片123的下连接焊盘1233。围绕芯片间连接凸块125的侧壁的间隙填充绝缘层127可以设置在下半导体芯片121和上半导体芯片123之间。间隙填充绝缘层127可以由例如非导电膜(NCF)形成。
下半导体衬底1211和上半导体衬底1231可以由半导体晶片形成。下半导体衬底1211和上半导体衬底1231可以包括例如硅(Si)，或者可以由例如硅(Si)形成。备选地，下半导体衬底1211和上半导体衬底1231可以包括以下项或者可以由以下项形成：半导体元素，例如，锗(Ge)；或化合物半导体，例如，碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)。下半导体衬底1211和上半导体衬底1231可以包括导电区域(例如，掺杂有杂质的阱、或掺杂有杂质的结构)。下半导体芯片121可以包括设置在下半导体衬底1211的有源表面(例如，下半导体衬底1211的下表面)上的半导体元件层，或可以由设置在下半导体衬底1211的有源表面(例如，下半导体衬底1211的下表面)上的半导体元件层形成，并且上半导体芯片123可以包括设置在上半导体衬底1231的有源表面(例如，上半导体衬底1231的下表面)上的半导体元件层，或可以由设置在上半导体衬底1231的有源表面(例如，上半导体衬底1231的下表面)上的半导体元件层形成。下半导体芯片121的半导体元件层和上半导体芯片123的半导体元件层可以各自包括单独的元件。单独的元件可以包括例如晶体管。单独的元件可以包括微电子器件(例如，金属氧化物半导体场效应晶体管(MOSFET))、系统大规模集成(LSI)、图像传感器(例如，CMOS图像传感器(CIS))、微机电系统(MEMS)、有源元件、无源元件等。
在示例实施例中，第一下半导体器件120可以包括在竖直方向(例如，Z方向)上堆叠的三个或更多个半导体芯片，或者可以包括单个半导体芯片。
模制层151可以设置在第一再分布结构110上。模制层151可以覆盖第一下半导体器件120的至少一部分和第一再分布结构110的上表面。模制层151可以沿第一下半导体器件120的侧壁延伸，并围绕第一下半导体器件120的侧壁。模制层151可以不覆盖第一下半导体器件120的上表面129。第一下半导体器件120的上表面129可以是上半导体芯片123的上表面。在示例实施例中，模制层151的上表面1511可以与第一下半导体器件120的上表面129共面。此外，模制层151可以填充第一下半导体器件120和第一再分布结构110之间的间隙，并且可以围绕第一芯片连接凸块143的侧壁。
例如，模制层151可以包括环氧基模制树脂或聚酰亚胺基模制树脂，或者可以由环氧基模制树脂或聚酰亚胺基模制树脂形成。在示例实施例中，模制层151可以包括环氧模塑料或可以由环氧模塑料形成。
竖直连接导体155可以设置在第一再分布结构110的第二区域R2上。竖直连接导体155可以被配置为电连接在第一再分布结构110的第一导电再分布图案113与第二再分布结构160的第二导电再分布图案163之间。竖直连接导体155可以在竖直方向(例如，Z方向)上穿过模制层151。每个竖直连接导体155的下部可以直接接触设置在第一再分布绝缘层111的最上绝缘层上的第一导电层1131，并且每个竖直连接导体155的上部可以直接接触第二导电再分布图案163。在示例实施例中，竖直连接导体155的上表面可以与模制层151的上表面1511共面。竖直连接导体155可以包括例如铜(Cu)，或者可以由例如铜(Cu)形成。
第二再分布结构160可以设置在模制层151和第一下半导体器件120上。第二再分布结构160可以至少部分地覆盖模制层151的上表面1511，并且可以部分地覆盖第一下半导体器件120的上表面129。在实施例中，第二再分布结构160的占用面积可以与第一再分布结构110的占用面积相同。在实施例中，第二再分布结构160的一个侧壁可以在竖直方向(例如，Z方向)上与模制层151的对应侧壁和第一再分布结构110的对应侧壁对齐。
第二再分布结构160可以包括多个第二再分布绝缘层161和第二导电再分布图案163。
多个第二再分布绝缘层161可以在竖直方向(例如，Z方向)上相互堆叠。多个第二再分布绝缘层161可以由绝缘聚合物、环氧树脂或其组合形成。例如，多个第二再分布绝缘层161中的每一个可以由PID或PSPI形成。
第二导电再分布图案163可以包括第二导电层1631和第二导电过孔图案1633(即，第二导电过孔)。第二导电层1631可以设置在多个第二再分布绝缘层161中的任何一个的上表面和下表面中的任何一个表面上。第二导电层1631可以设置在不同的竖直高度处，以形成多层结构。例如，第二导电层1631可以包括沿多个第二再分布绝缘层161中的任何一个的上表面或下表面以线形形状延伸的线图案。设置在多个第二再分布绝缘层161之中的最上绝缘层上的第二导电层1631可以包括附接到连接端子183的焊盘。在第二导电层1631之中，最下的第二导电层1631可以包括附接到竖直连接导体155的焊盘。第二导电过孔图案1633可以在竖直方向(例如，Z方向)上延伸穿过多个第二再分布绝缘层161之中的至少一个绝缘层。第二导电过孔图案1633可以电连接在设置在不同竖直高度处的第二导电层1631之间，或者可以电连接在第二导电层1631和竖直连接导体155之间。例如，第二导电再分布图案163可以包括以下项或者可以由以下项形成：例如，诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等金属及其合金。
多个第二导电层1631中的至少一些第二导电层1631可以与多个第二导电过孔图案1633中的一些第二导电过孔图案1633一体地形成。例如，多个第二导电层1631中的一些第二导电层1631可以与接触其下侧的对应第二导电过孔图案1633一体地形成。例如，彼此连接的第二导电层1631和第二导电过孔图案1633可以通过电镀工艺一起形成。籽晶金属层165可以设置在第二导电层1631的表面和第二导电过孔图案1633的表面上。例如，籽晶金属层165可以设置在第二导电层1631的底表面与第二再分布绝缘层161之间，并且可以设置在第二导电过孔图案1633的侧壁和底表面中的每一个与第二再分布绝缘层161之间。例如，籽晶金属层165可以包括以下项中的至少一种或者可以由以下项中的至少一种形成：铜(Cu)、钛(Ti)、钛钨(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铬(Cr)和铝(Al)。
在示例实施例中，多个第二导电过孔图案1633中的每一个可以具有其中其水平宽度在从其上侧到下侧的方向上变窄并延伸的锥形形状。换言之，多个第二导电过孔图案1633中的每一个的水平宽度可以朝向模制层151的上表面1511或竖直连接导体155的上表面逐渐减小。
散热焊盘结构171可以接触第一下半导体器件120的上表面129。散热焊盘结构171热耦接到第一下半导体器件120，并且可以不电连接到第一下半导体器件120、第二导电再分布图案163和竖直连接导体155。术语“热耦接到”可以指代通过其传递热量的连接。例如，由第一下半导体器件120生成的热量可以通过热耦接到第一下半导体器件120的散热焊盘结构171来消散。散热焊盘结构171可以竖直地穿透第二再分布结构160的第二再分布绝缘层161，并直接接触第一下半导体器件120的上表面129。散热焊盘结构171可以沿第一下半导体器件120的上表面129的一部分延伸，并覆盖第一下半导体器件120的上表面129的一部分。例如，第一下半导体器件120的上表面129的一部分可以直接接触散热焊盘结构171，并且第一下半导体器件120的上表面129的另一部分可以直接接触第二再分布绝缘层161。
在实施例中，散热焊盘结构171可以设置在第二再分布结构160的第二再分布绝缘层161的通孔中，并且可以至少部分地填充第二再分布结构160的第二再分布绝缘层161的通孔。例如，散热焊盘结构171可以完全填充第二再分布绝缘层161的通孔，并且可以从第二再分布绝缘层161的下表面延伸到上表面。
散热焊盘结构171可以包括具有优良导热性的材料(例如，金属)，或者可以由具有优良导热性的材料(例如，金属)形成。在示例实施例中，散热焊盘结构171可以包括铜(Cu)或铝(Al)，或可以由铜(Cu)或铝(Al)形成。散热焊盘结构171可以将从第一下半导体器件120生成的热量传递到半导体封装10的外部和/或传递到散热板185。在示例实施例中，散热焊盘结构171可以通过相同的金属互连工艺与第二再分布结构160的第二导电再分布图案163一起形成。在这种情况下，散热焊盘结构171的材料和/或材料组成可以与第二导电再分布图案163的材料和/或材料组成基本相同。在示例实施例中，散热焊盘结构171可以通过与形成第二再分布结构160的第二导电再分布图案163的工艺不同的工艺形成。在示例实施例中，散热焊盘结构171的材料和/或材料组成可以与第二导电再分布图案163的材料和/或材料组成不同。
上封装UP可以设置在第二再分布结构160上。上封装UP可以包括设置在第二再分布结构160上的至少一个上半导体器件181。上半导体器件181可以包括半导体芯片和/或包含半导体芯片的封装。例如，上半导体器件181可以包括半导体衬底1811和芯片焊盘1813。上半导体器件181的芯片焊盘1813可以通过连接端子183电连接并物理连接到第二再分布结构160的第二导电再分布图案163。
在实施例中，第一下半导体器件120和上半导体器件181可以包括不同类型的半导体芯片，并且可以通过第一再分布结构110的第一导电再分布图案113、竖直连接导体155、以及第二再分布结构160的第二导电再分布图案163而彼此电连接。第一下半导体器件120和上半导体器件181可以包括存储芯片、逻辑芯片、片上系统(SoC)、电源管理集成电路(PMIC)芯片和射频集成电路(RFIC)芯片。存储芯片可以包括DRAM芯片、SRAM芯片、MRAM芯片、NAND闪存芯片和/或高带宽存储(HBM)芯片。逻辑芯片可以包括应用处理器(AP)、微处理器、中央处理单元(CPU)、控制器和/或专用集成电路(ASIC)。例如，SoC可以包括逻辑电路、存储电路、数字集成电路(IC)、RFIC和输入/输出电路之中的至少两个电路。
散热板185可以与第一下半导体器件120的一部分竖直地重叠，并且可以附接到散热焊盘结构171。散热板185可以在横向方向上(例如，在X方向上)与上半导体器件181间隔开，并且可以在横向方向上(例如，在X方向上)与上半导体器件181重叠。散热板185可以通过散热焊盘结构171而热耦接到第一下半导体器件120。散热板185可以包括热沉、热管和/或散热片。第一下半导体器件120中生成的热量可以通过散热焊盘结构171和散热板185散发到外部。散热板185可以包括具有高导热率的导热材料，或者可以由具有高导热率的导热材料形成。构成散热板185的材料的导热率可以大于硅的导热率。换言之，构成散热板185的材料的热阻可以小于硅的热阻。例如，散热板185可以包括诸如铜(Cu)和铝(Al)的金属、或诸如石墨烯、石墨和碳纳米管的含碳材料，或者可以由上述材料形成。
散热板185可以通过导热粘合层187附接到散热焊盘结构171。导热粘合层187可以包括导热且电绝缘的材料，或可以由导热且电绝缘的材料形成。导热粘合层187可以包括以下项或者可以由以下项形成：热界面材料、包含金属粉末的聚合物、导热油脂或其组合。
在示例实施例中，由第一下半导体器件120生成的热量可大于由上半导体器件181生成的热量。在示例实施例中，第一下半导体器件120可以包括逻辑芯片和/或SoC。在示例实施例中，上半导体器件181可以包括存储芯片。根据本发明构思的实施例，由于具有相对高的热生成值的第一下半导体器件120通过散热焊盘结构171热耦接到散热板185，因此可以改善第一下半导体器件120的散热特性，并且可以防止由于第一下半导体器件120生成的热而导致的第一下半导体器件120周围的电子组件的性能劣化。
上半导体器件181可以与第一下半导体器件120的一部分竖直地重叠。在实施例中，当从顶部观察时，上半导体器件181的一部分可以与第一再分布结构110的其上安装有第一下半导体器件120的第一区域R1竖直地重叠，并且上半导体器件181的另一部分可以与第一再分布结构110的其中设置有竖直连接导体155的第二区域R2竖直地重叠。
在实施例中，当从顶部观察时，第一下半导体器件120的第一部分与上半导体器件181竖直地重叠，并且第一下半导体器件120的第二部分可以不与上半导体器件181竖直地重叠。第一下半导体器件120的第二部分可以是第一下半导体器件120的除第一下半导体器件120的第一部分之外的另一部分。在实施例中，第一下半导体器件120的与上半导体器件181竖直地重叠的第一部分在第一横向方向(例如，X方向)上的第一长度L2与第一下半导体器件120在第一横向方向(例如，X方向)上的总长度L1之比可以在10％和45％之间、20％和40％之间、或25％和35％之间。如果第一长度L2与总长度L1之比小于10％，则可能难以充分地减小半导体封装10的占用面积。如果第一长度L2与总长度L1之比大于45％，则可能难以充分地散发来自第一下半导体器件120的热量。
在半导体封装10中，从外部设备提供的信号(例如，数据信号、控制信号、电源信号和/或接地信号)可以通过包括外部连接端子141和第一导电再分布图案113的信号传输路径而被提供给第一下半导体器件120。从外部设备提供的信号(例如，数据信号、控制信号、电源信号和/或接地信号)可以通过包括外部连接端子141、第一导电再分布图案113、竖直连接导体155和第二导电再分布图案163的信号传输路径而被提供给上半导体器件181。在第一下半导体器件120和上半导体器件181之间，可以通过第一导电再分布图案113、竖直连接导体155和第二导电再分布图案163传输电信号。
在典型的半导体封装中，当半导体芯片沿封装衬底的上表面并排布置时，半导体封装的尺寸(即，在水平方向(X方向和/或Y方向)上的尺寸)可能增加。另外，当上封装的半导体芯片被设置为与下封装的半导体芯片重叠时，难以将从下封装的半导体芯片生成的热散发到外部。
根据本发明构思的实施例，由于第一下半导体器件120的一部分与上半导体器件181竖直地重叠，并且第一下半导体器件120的另一部分热耦接到散热板185，因此可以提供在最小化占用面积的同时具有改进的散热特性的半导体封装10。
图3A至图3H是示出了根据本发明构思的实施例的制造半导体封装10的方法的截面图。在下文中，参考图3A至图3H来描述制造参考图1和图2描述的半导体封装10的方法。
参考图3A，在载体衬底CA上形成第一再分布结构110。第一再分布结构110可以包括依次堆叠在载体衬底CA上的多个第一再分布绝缘层111、以及通过多个第一再分布绝缘层111绝缘的第一导电再分布图案113。第一导电再分布图案113可以包括沿载体衬底CA的上表面延伸的外部连接焊盘1135、沿多个第一再分布绝缘层111的上表面延伸的第一导电层1131、以及在多个第一再分布绝缘层111中延伸的导电过孔图案。
为了形成第一再分布结构110，可以在载体衬底CA上首先形成外部连接焊盘1135。可以通过电镀工艺来形成外部连接焊盘1135。例如，在载体衬底CA上形成籽晶金属层115之后，可以执行使用籽晶金属层115的电镀工艺以形成外部连接焊盘1135。在形成外部连接焊盘1135之后，可以执行形成覆盖外部连接焊盘1135并具有穿通孔的绝缘膜的第一步、以及形成填充绝缘膜的穿通孔的第一导电过孔图案1133和沿绝缘膜的上表面延伸的第一导电层1131的第二步。形成第一导电过孔图案1133和第一导电层1131的第二步可以包括使用籽晶金属层115的电镀工艺。此后，可以通过多次重复形成绝缘膜的第一步和形成第一导电过孔图案1133和第一导电层1131的第二步来形成具有多层互连结构的第一再分布结构110。
参考图3B，在第一再分布结构110上形成竖直连接导体155。可以使用电镀工艺来形成竖直连接导体155。
参考图3C，在第一再分布结构110上安装第一下半导体器件120。可以通过第一芯片连接凸块143将第一下半导体器件120安装在第一再分布结构110上。
参考图3D，在第一再分布结构110上形成覆盖第一下半导体器件120和竖直连接导体155的模制层151。为了形成模制层151，可以将模制材料供应到载体衬底CA上，并且然后可以固化模制材料。
参考图3D和图3E，可以去除模制层151的一部分，以暴露第一下半导体器件120和竖直连接导体155。为了去除模制层151的一部分，可以执行化学机械抛光(CMP)工艺、研磨工艺等。例如，可以通过抛光工艺去除模制层151的一部分、每个竖直连接导体155的一部分和第一下半导体器件120的一部分。在示例实施例中，作为抛光工艺的结果，模制层151的抛光上表面1511可以与第一下半导体器件120的上表面129和每个竖直连接导体155的上表面共面。
参考图3F，在模制层151的上表面1511和第一下半导体器件120的上表面129上形成第二再分布结构160。第二再分布结构160可以包括依次堆叠在模制层151的上表面1511和第一下半导体器件120的上表面129上的多个第二再分布绝缘层161和通过多个第二再分布绝缘层161绝缘的第二导电再分布图案163。第二导电再分布图案163可以包括沿多个第二再分布绝缘层161的上表面延伸的第二导电层1631和在多个第二再分布绝缘层161中延伸的第二导电过孔图案1633。
为了形成第二再分布结构160，可以形成连接到竖直连接导体155的最下第二导电层1631。例如，在竖直连接导体155上形成籽晶金属层165之后，可以执行使用籽晶金属层115的电镀工艺，以形成最下第二导电层1631。接着，可以执行形成覆盖最下第二导电层1631并具有穿通孔的绝缘膜的第一步、以及形成填充绝缘膜的穿通孔的第二导电过孔图案1633和沿绝缘膜的上表面延伸的第二导电层1631的第二步。形成第二导电过孔图案1633和第二导电层1631的第二步可以包括使用籽晶金属层165的电镀工艺。此后，可以通过多次重复形成绝缘膜的第一步和形成第二导电过孔图案1633和第二导电层1631的第二步来形成具有多层互连结构的第二再分布结构160。
在形成第二再分布结构160之后，在第二再分布绝缘层161中形成通孔，并且在第二再分布绝缘层161的通孔中形成散热焊盘结构171。例如，为了形成散热焊盘结构171，可以在第二再分布绝缘层161中形成部分地暴露第一下半导体器件120的上表面129的通孔，并且可以用导电材料填充该通孔。
第一再分布结构110、第一下半导体器件120、竖直连接导体155、模制层151、第二再分布结构160和散热焊盘结构171可以形成面板形状的封装结构PS。
参考图3F和图3G，从第一再分布结构110去除载体衬底CA。然后，将外部连接端子141和无源组件149附接到第一再分布结构110的下侧。
参考图3H，可以沿切割线CL来切割封装结构PS。通过切割封装结构PS的工艺，可以将封装结构PS分成多个下封装LP1。
接着，参考图1，将上封装UP和散热板185附接到分成单独单元的下封装LP1。可以将构成上封装UP的上半导体器件181安装在第二再分布结构160上，以与第一下半导体器件120的一部分竖直地重叠，并且可以通过导热粘合层187将散热板185附接在散热焊盘结构171上。
图4是示出了根据本发明构思的实施例的半导体封装11的截面图。在下文中，集中于与参考图1和图2描述的半导体封装10的不同之处来描述图4中所示的半导体封装11。
参考图4，半导体封装11的下封装LP2可以包括设置在模制层151的上表面1511上的导电层191。导电层191可以包括连接到竖直连接导体155的上表面的导电焊盘1911、以及不连接到竖直连接导体155的一个或多个虚设焊盘1913。一个或多个虚设焊盘1913可以设置在模制层151的上表面1511和/或第一下半导体器件120的上表面129上。导电层191的材料可以与第一导电层1131的材料基本相同或相似。上封装UP的上半导体器件181可以通过连接端子183设置在导电层191的导电焊盘1911和一个或多个虚设焊盘1913上。上半导体器件181可以通过导电层191的导电焊盘1911电连接并物理连接到竖直连接导体155。此外，在半导体封装11中，散热板185可以通过导热粘合层187附接到第一下半导体器件120的上表面129。
图5是示出了根据本发明构思的实施例的半导体封装12的截面图。在下文中，集中于与参考图4描述的半导体封装11的不同之处来描述图5中所示的半导体封装12。
参考图5，在半导体封装12的下封装LP3中，散热焊盘结构171可以设置在第一下半导体器件120的上表面129上。散热板185可以附接到散热焊盘结构171。散热焊盘结构171可以具有覆盖第一下半导体器件120的上表面129的板状形状。散热焊盘结构171可以通过与导电层191相同的金属互连工艺来形成。散热焊盘结构171的厚度可以与导电层191的厚度基本相同。散热焊盘结构171的材料可以与导电层191的材料基本相同。
图6是示出了根据本发明构思的实施例的半导体封装13的截面图。在下文中，将集中于与参考图1和图2描述的半导体封装10的不同之处来描述图6中所示的半导体封装13。
参考图6，在半导体封装13中，下封装LP4还可以包括安装在第一再分布结构110的图2的第二区域R2上的第二下半导体器件131。在示例实施例中，第二下半导体器件131可以包括存储芯片、逻辑芯片、SoC、PMIC芯片和RFIC芯片中的任何一种。
第二下半导体器件131可以包括半导体衬底1311和芯片焊盘1313。第二下半导体器件131可以以倒装芯片方法安装在第一再分布结构110上。在这种情况下，半导体衬底1311的下表面可以是半导体衬底1311的有源表面，并且半导体衬底1311的上表面可以是半导体衬底1311的非有源表面。第二下半导体器件131的半导体元件层可以设置在半导体衬底1311的下表面上，并且芯片焊盘1313可以设置在第二下半导体器件131的下表面中。被配置为将第二下半导体器件131的芯片焊盘1313电连接到第一导电再分布图案113的第二芯片连接凸块145可以设置在第二下半导体器件131的芯片焊盘1313与第一再分布结构110之间。第二下半导体器件131可以在横向方向(例如，X方向)上与第一下半导体器件120间隔开，并且可以与上半导体器件181竖直地重叠。在一些实施例中，第二下半导体器件131的整个上表面可以与上半导体器件181竖直地重叠。第二下半导体器件131可以通过第一导电再分布图案113电连接到第一下半导体器件120。第二下半导体器件131可以通过第一导电再分布图案113、竖直连接导体155和第二导电再分布图案163电连接到上半导体器件181。在实施例中，第二下半导体器件131可以掩埋在模制层151中。例如，模制层151可以覆盖第二下半导体器件131的上表面及其侧表面。在一些实施例中，模制层151还可以覆盖第二下半导体器件131的下表面。
图7是示出了根据本发明构思的实施例的半导体封装14的截面图。在下文中，将集中于与参考图6描述的半导体封装13的不同之处来描述图7中所示的半导体封装14。
参考图7，在半导体封装14的下封装LP5中，第二下半导体器件131a可以以面朝上的方式安装在第一再分布结构110上。半导体衬底1311的下表面可以是半导体衬底1311的非有源表面，并且半导体衬底1311的上表面可以是半导体衬底1311的有源表面。第二下半导体器件131a的半导体元件层可以设置在半导体衬底1311的上表面上，并且芯片焊盘1313可以设置在第二下半导体器件131a的上表面中。在第二再分布结构160中，多个第二导电过孔图案1633中的一些第二导电过孔图案1633可以穿过模制层151，并连接到第二下半导体器件131a的芯片焊盘1313。第二下半导体器件131a可以通过第二导电再分布图案163电连接到上半导体器件181。在实施例中，第二下半导体器件131a可以掩埋在模制层151中。例如，第二下半导体器件131a的上表面及其侧表面可以被模制层151覆盖，并且第二下半导体器件131a的下表面可以接触第一再分布结构110的上表面。
图8是示出了根据本发明构思的实施例的半导体封装15的截面图。在下文中，集中于与参考图1和图2描述的半导体封装10的不同之处来描述图8中所示的半导体封装15。
参考图8，在半导体封装15中，下封装LP6还可以包括安装在第一再分布结构110的图2的第二区域R2上的虚设芯片133。虚设芯片133可以通过虚设连接凸块146安装在第一再分布结构110上。虚设芯片133可以包括虚设半导体衬底1331、设置在虚设半导体衬底1331的下表面上并连接到虚设连接凸块146的虚设连接焊盘1333、以及延伸穿过虚设半导体衬底1331的竖直连接导体1335。虚设芯片133在半导体封装15中提供在竖直方向(例如，Z方向)上延伸的电信号路径，但不包括单独的元件(例如，晶体管)。第一下半导体器件120和上半导体器件181可以通过包括第一导电再分布图案113、虚设连接凸块146、虚设连接焊盘1333、竖直连接导体1335和第二导电再分布图案163的信号传输路径而彼此电连接。
图9是示出了根据本发明构思的实施例的半导体封装16的截面图。在下文中，集中于与参考图1和图2描述的半导体封装10的不同之处来描述图9中所示的半导体封装16。
参考图9，在半导体封装16的下封装LP7中，散热焊盘结构172可以包括散热焊盘层1721和散热过孔图案1723。
散热焊盘层1721可以设置在不同的竖直高度处，以形成多层结构。每个散热焊盘层1721可以具有与第一下半导体器件120的上表面129基本平行的板状形状。每个散热焊盘层1721可以位于与第二导电层1631中的任何一个相同的竖直高度处。每个散热焊盘层1721可以具有与位于相同竖直高度处的对应第二导电层1631相同或相似的厚度。在散热焊盘层1721之中，最下散热焊盘层1721可以沿第一下半导体器件120的上表面129延伸，并且接触第一下半导体器件120的上表面129。在示例实施例中，散热焊盘层1721中的最下散热焊盘层1721可以完全覆盖第一下半导体器件120的上表面129。散热过孔图案1723可以在竖直方向(例如，Z方向)上延伸穿过多个第二再分布绝缘层161中的至少一个。散热过孔图案1723可以连接设置在不同竖直高度处的散热焊盘层1721。籽晶金属层165可以设置在散热焊盘层1721和散热过孔图案1723的表面上。例如，籽晶金属层165可以沿散热焊盘层1721的底表面延伸，或者可以沿散热过孔图案1723的侧壁和底表面延伸。在示例实施例中，散热焊盘结构172可以通过相同的金属布线工艺与第二再分布结构160的第二导电再分布图案163一起形成。在这种情况下，散热焊盘结构172的材料和/或材料组成可以与第二导电再分布图案163的材料和/或材料组成基本相同。
图10是示出了根据本发明构思的实施例的半导体封装17的截面图。在下文中，将集中于与参考图1和图2描述的半导体封装10的不同之处来描述图10中所示的半导体封装17。
参考图10，在半导体封装17的下封装LP8中，第二再分布结构160可以包括穿透第二再分布绝缘层161的通孔，并且散热板185可以容纳在第二再分布绝缘层161的通孔中。散热板185可以通过导热粘合层187附接到第一下半导体器件120的上表面129的与第二再分布绝缘层161的通孔重叠的部分。
图11是示出了根据本发明构思的实施例的半导体封装18的截面图。在下文中，将集中于与参考图I和图2描述的半导体封装10的不同之处来描述图11中所示的半导体封装18。
参考图11，在半导体封装18的下封装LP9中，第一下半导体器件120可以直接连接到第一再分布结构110a。
第一再分布结构110a的第一导电再分布图案113a可以包括第一导电层1131a、第一导电过孔图案1133a和外部连接焊盘1135a。第一导电层1131a可以包括沿多个第一再分布绝缘层111中的每一个的下表面延伸的线图案。第一导电过孔图案1133a可以电连接设置在不同竖直高度处的第一导电层1131a，或者可以电连接第一导电层1131a和第一下半导体器件120的下连接焊盘。外部连接焊盘1135a可以从多个第一再分布绝缘层111之中的最下绝缘层的下表面向下突出。外部连接焊盘1135a可以包括沿多个第一再分布绝缘层111之中的最下绝缘层的下表面延伸的部分和延伸穿过最下绝缘层的部分。在示例实施例中，多个第一导电过孔图案1133a中的每一个可以具有其中其水平宽度在从其下侧朝向上侧的方向上变窄并延伸的锥形形状。换言之，多个第一导电过孔图案1133a中的每一个的水平宽度可以随着其靠近第一下半导体器件120的下连接焊盘1213而逐渐减小。
图12是示出了根据本发明构思的实施例的半导体封装19的截面图。在下文中，将集中于与参考图1和图2描述的半导体封装10的不同之处来描述图12中所示的半导体封装19。
参考图12，在半导体封装19中，上半导体器件181可以不与第一下半导体器件120竖直地重叠。例如，从平面图观察，第一下半导体器件120可以在第一再分布结构110的图2的第一区域R1中，而上半导体器件181可以在第一再分布结构110的第一区域R1外部。在下封装LP10中，散热焊盘结构171可以沿第一下半导体器件120的整个上表面129延伸，并且完全覆盖第一下半导体器件120的上表面129。
图13是示出了根据本发明构思的实施例的半导体封装20的截面图。在下文中，将集中于与参考图1和图2描述的半导体封装10的不同之处来描述图13中所示的半导体封装20。
参考图13，半导体封装20可以包括设置在下封装LP1上的加强件193。加强件193可以设置在下封装LP1上以在横向方向(例如，X方向)上与上半导体器件181和散热板185重叠。加强件193可以被配置为通过机械地支撑下封装LP1来提高半导体封装20的机械稳定性。例如，由于加强件193机械地支撑下封装LP1，因此加强件193可以被配置为减轻和抑制由于构成半导体封装20的各个组件的热膨胀系数的差异而生成的翘曲。加强件193可以包括金属(例如，钢或铜(Cu))，或者可以由金属(例如，钢或铜(Cu))形成。在一些实施例中，当在平面图中观察时，加强件193可以围绕设置有散热板185和上半导体器件181的区域。在一些实施例中，加强件193的上表面可以高于散热板185的上表面和上半导体器件181的上表面。
例如，加强件193可以通过粘合材料层附接在第二再分布结构160上。加强件193可以设置在第二再分布结构160的边缘区域上。加强件193可以具有沿第二再分布结构160的上表面的周边延伸的环形形状。加强件193可以由单个加强块、或彼此间隔开的多个加强块组成。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装，包括：
第一再分布结构，包括第一再分布绝缘层和第一再分布图案；
第一半导体器件，安装在所述第一再分布结构上；
模制层，在所述第一再分布结构上围绕所述第一半导体器件；
第二再分布结构，设置在所述模制层和所述第一半导体器件上，并且包括第二再分布绝缘层和第二再分布图案；
多个竖直连接导体，在所述模制层中竖直地延伸，并将所述第一再分布图案电连接到所述第二再分布图案；
第二半导体器件，安装在所述第二再分布结构上，其中，所述第二半导体器件与所述第一半导体器件彼此竖直地部分重叠；
散热焊盘结构，接触所述第一半导体器件的上表面；以及
散热板，设置在所述散热焊盘结构上，并沿第一直线与所述第二半导体器件间隔开，所述第一直线在与所述第一半导体器件的上表面平行的水平方向上延伸。
2.根据权利要求1所述的半导体封装，
其中，所述散热焊盘结构竖直地穿透所述第二再分布绝缘层。
3.根据权利要求1所述的半导体封装，
其中，所述模制层的上表面与所述第一半导体器件的上表面共面。
4.根据权利要求1所述的半导体封装，
其中，所述第一半导体器件的第一部分的第一长度与所述第一半导体器件的总长度之比是选自10％至45％之间的范围的值，
其中，所述第一半导体器件的所述第一部分与所述第二半导体器件竖直地重叠，并且
其中，所述第一部分的所述第一长度和所述总长度是在所述水平方向上测量的。
5.根据权利要求1所述的半导体封装，还包括：
第三半导体器件，安装在所述第一再分布结构上，并沿在水平方向上延伸的第二直线与所述第一半导体器件间隔开，
其中，所述第三半导体器件的整个上表面与所述第二半导体器件竖直地重叠。
6.根据权利要求5所述的半导体封装，还包括：
多个芯片连接凸块，设置在所述第三半导体器件和所述第一再分布结构之间的空间中。
7.根据权利要求5所述的半导体封装，
其中，所述第二再分布图案包括连接到所述第三半导体器件的焊盘的导电过孔图案，并且
其中，所述第三半导体器件的所述焊盘设置在所述第三半导体器件的上表面处，并且在所述模制层中延伸。
8.根据权利要求1所述的半导体封装，还包括：
虚设半导体衬底，设置在所述第一再分布结构上，并且沿在水平方向上延伸的第三直线与所述第一半导体器件间隔开，
其中，所述多个竖直连接导体在所述虚设半导体衬底中竖直地延伸。
9.根据权利要求1所述的半导体封装，
其中，所述散热焊盘结构包括：
多个散热焊盘层，彼此竖直地间隔开；以及
多个散热过孔，在所述多个散热焊盘层中的两个相邻散热焊盘层之间的空间中竖直地延伸，并且
其中，在所述多个散热焊盘层之中，最下散热焊盘层沿所述第一半导体器件的上表面延伸。
10.根据权利要求1所述的半导体封装，
其中，所述第一再分布图案包括：
第一导电层，设置在所述第一再分布绝缘层内；
外部连接焊盘，附接到设置在所述第一再分布结构下方的外部连接端子；以及
第一导电过孔，在所述第一导电层和所述外部连接焊盘之间在竖直方向上延伸，
其中，所述第二再分布图案包括：
第二导电层，设置在所述第二再分布绝缘层内；以及
第二导电过孔，在所述竖直方向上从所述第二导电层朝向所述多个竖直连接导体之一延伸，
其中，所述第一导电过孔具有朝向所述外部连接焊盘变窄的水平宽度，并且
其中，所述第二导电过孔具有朝向所述多个竖直连接导体之一变窄的水平宽度。
11.根据权利要求1所述的半导体封装，
其中，所述第一再分布图案包括：
第一导电层，设置在所述第一再分布绝缘层内；以及
第一导电过孔，在所述第一导电层与所述第一半导体器件的连接焊盘之间竖直地延伸，
其中，所述第二再分布图案包括：
第二导电层，在所述第二再分布绝缘层内在水平方向上延伸；以及
第二导电过孔，从所述第二导电层朝向所述多个竖直连接导体中的对应竖直连接导体竖直地延伸，
其中，所述第一导电过孔具有朝向所述第一半导体器件的所述连接焊盘变窄的水平宽度，并且
其中，所述第二导电过孔具有朝向所述对应竖直连接导体变窄的水平宽度。
12.根据权利要求1所述的半导体封装，还包括：
加强件，设置在所述第二再分布结构上。
13.根据权利要求1所述的半导体封装，
其中，所述散热板的导热率大于硅的导热率。
14.一种半导体封装，包括：
第一再分布结构，包括第一再分布绝缘层和第一再分布图案；
第一半导体器件，安装在所述第一再分布结构上；
模制层，在所述第一再分布结构上围绕所述第一半导体器件，而不覆盖所述第一半导体器件的上表面；
多个竖直连接导体，在所述模制层中竖直地延伸，并电连接到所述第一再分布图案；
第二半导体器件，设置在所述模制层上，并通过所述多个竖直连接导体电连接到所述第一再分布图案；以及
散热板，附接到所述第一半导体器件的上表面，并沿第一直线与所述第二半导体器件相邻，所述第一直线在与所述第一半导体器件的上表面平行的水平方向上延伸。
15.根据权利要求14所述的半导体封装，还包括：
多个导电焊盘，设置在所述模制层的上表面上，并连接到所述多个竖直连接导体；
一个或多个虚设焊盘，设置在所述模制层的上表面上，并且不连接到所述多个竖直连接导体；以及
多个连接端子，设置在所述多个导电焊盘、以及所述一个或多个虚设焊盘上，并连接到所述第二半导体器件的多个焊盘。
16.根据权利要求14所述的半导体封装，还包括：
散热焊盘结构，设置在所述散热板与所述第一半导体器件的上表面之间，并沿所述第一半导体器件的上表面延伸，
其中，所述散热板通过所述散热焊盘结构热耦接到所述第一半导体器件。
17.根据权利要求14所述的半导体封装，还包括：
第二再分布结构，设置在所述模制层和所述第一半导体器件上，并且包括第二再分布绝缘层和第二再分布图案；以及
散热焊盘结构，设置在所述散热板与所述第一半导体器件的上表面之间，并且设置在所述第二再分布绝缘层的通孔中。
18.根据权利要求14所述的半导体封装，还包括：
第二再分布结构，设置在所述模制层和所述第一半导体器件上，并且包括第二再分布绝缘层和第二再分布图案；
多个散热焊盘层，设置在所述第二再分布绝缘层内，并且彼此竖直地间隔开；以及
多个散热过孔，设置在所述第二再分布绝缘层中，并在所述多个散热焊盘层中的两个相邻散热焊盘层之间的空间中竖直地延伸，
其中，在所述多个散热焊盘层之中，最下散热焊盘层沿所述第一半导体器件的上表面延伸，并且完全覆盖所述第一半导体器件的上表面。
19.根据权利要求14所述的半导体封装，还包括：
第三半导体器件，安装在所述第一再分布结构上，
其中，所述第二半导体器件的一部分与所述第一半导体器件竖直地重叠，并且
其中，所述第二半导体器件的另一部分与所述第三半导体器件竖直地重叠。
20.一种半导体封装，包括：
第一再分布结构，包括第一再分布绝缘层和第一再分布图案；
第一半导体器件，安装在所述第一再分布结构上；
多个芯片连接凸块，设置在所述第一半导体器件和所述第一再分布结构之间；
模制层，在所述第一再分布结构上围绕所述第一半导体器件，并且具有与所述第一半导体器件的上表面共面的上表面；
第二再分布结构，设置在所述模制层和所述第一半导体器件上，并且包括第二再分布绝缘层和第二再分布图案；
多个竖直连接导体，竖直地穿透所述模制层，并将所述第一再分布图案电连接到所述第二再分布图案；
第二半导体器件，安装在所述第二再分布结构上；
散热焊盘结构，设置在所述第二再分布绝缘层内，并且接触所述第一半导体器件的上表面；以及
散热板，设置在所述散热焊盘结构上，并沿直线与所述第二半导体器件间隔开，所述直线在与所述第一半导体器件的上表面平行的水平方向上延伸，
其中，所述第一半导体器件包括逻辑芯片，
其中，所述第二半导体器件包括存储芯片，
其中，所述散热板通过所述散热焊盘结构热耦接到所述第一半导体器件，
其中，所述第一半导体器件的第一部分与所述第二半导体器件竖直地重叠，
其中，所述第一半导体器件的第二部分与所述散热板竖直地重叠，
其中，所述第一半导体器件的所述第一部分的第一长度与所述第一半导体器件的总长度之比选自10％至45％之间的范围，并且
其中，所述第一长度和所述总长度是在所述水平方向上测量的。
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