KR20240034965A - 반도체 패키지 - Google Patents

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KR20240034965A
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KR
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substrate
pads
wiring
package
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KR1020220113787A
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김영득
황희정
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는, 상면으로부터 내부로 연장되는 기판 캐비티를 가지는 패키지 기판, 상기 패키지 기판 상에 부착되는 배선 인터포저, 상기 배선 인터포저의 하면 상에 부착되며 적어도 일부분이 상기 기판 캐비티 내에 수용되는 메모리 반도체 구조체, 상기 배선 인터포저의 상면 상에 부착되는 로직 반도체 칩, 상기 로직 반도체 칩과 수평 방향으로 이격되며 상기 배선 인터포저의 상면 상에 부착되고 상기 메모리 반도체 구조체의 일부분과 수직 방향으로 중첩되는 도전성 스페이서, 및 상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재를 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 제품은 더욱 더 소형화 및 경량화 되고 있으며, 이를 위하여 전자 제품에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 다양한 기능을 포함할 것이 요구되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 복수의 반도체 칩을 함께 포함하며 부피가 감소된 반도체 패키지를 제공하는 데에 있다.
본 발명에 따른 반도체 패키지는, 상면으로부터 내부로 연장되는 기판 캐비티를 가지는 패키지 기판; 상기 패키지 기판 상에 부착되는 배선 인터포저; 상기 배선 인터포저의 하면 상에 부착되며, 적어도 일부분이 상기 기판 캐비티 내에 수용되는 메모리 반도체 구조체; 상기 배선 인터포저의 상면 상에 부착되는 로직 반도체 칩; 상기 로직 반도체 칩과 수평 방향으로 이격되며 상기 배선 인터포저의 상면 상에 부착되고, 상기 메모리 반도체 구조체의 일부분과 수직 방향으로 중첩되는 도전성 스페이서; 및 상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재;를 포함한다.
본 발명에 따른 반도체 패키지는, 상면으로부터 내부로 연장되는 기판 캐비티를 가지는 패키지 기판; 상기 패키지 기판 상에 부착되는 배선 인터포저; 상기 배선 인터포저의 하면 상에 부착되며, 적어도 일부분이 상기 기판 캐비티 내에 수용되는 메모리 반도체 구조체; 상기 기판 캐비티와 수직 방향으로 중첩되지 않도록 상기 배선 인터포저의 상면 상에 부착되는 로직 반도체 칩; 상기 메모리 반도체 구조체가 상기 수직 방향으로 모두 중첩되도록, 상기 배선 인터포저의 상면 상에 상기 로직 반도체 칩과 수평 방향으로 이격되며 부착되는 도전성 스페이서; 및 상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재;를 포함한다.
본 발명에 따른 반도체 패키지는, 상면으로부터 내부로 연장되는 기판 캐비티를 가지고, 상기 상면에 복수의 상면 기판 패드가 배치되는 패키지 기판; 상기 패키지 기판 상에 부착되며, 복수의 인터포저 칩 패드 및 복수의 인터포저 기판 패드를 포함하며 하면에 배치되는 복수의 인터포저 하면 패드, 상면에 배치되는 복수의 인터포저 상면 패드, 그리고 상기 복수의 인터포저 하면 패드와 상기 복수의 인터포저 상면 패드 사이를 전기적으로 연결하는 인터포저 배선층을 포함하는 배선 인터포저; 상기 배선 인터포저의 하면 상에 부착되며, 적어도 일부분이 상기 기판 캐비티 내에 수용되고, 상기 복수의 인터포저 칩 패드와 전기적으로 연결되며 상기 복수의 상면 기판 패드보다 높은 수직 레벨에 위치하는 복수의 제1 전면 연결 패드를 포함하는 메모리 반도체 구조체; 상기 배선 인터포저의 상면 상에 부착되고, 상기 복수의 인터포저 상면 패드와 전기적으로 연결되는 복수의 제2 전면 연결 패드를 포함하는 로직 반도체 칩; 상기 메모리 반도체 구조체의 적어도 일부분이 수직 방향으로 모두 중첩되도록, 상기 배선 인터포저의 상면 상에 상기 로직 반도체 칩과 수평 방향으로 이격되며 부착되는 도전성 스페이서; 상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재; 상기 복수의 인터포저 기판 패드와 상기 복수의 상면 기판 패드 사이에 개재되는 복수의 인터포저 연결 단자; 및 상기 기판 캐비티를 채우고, 상기 복수의 인터포저 연결 단자를 감싸며 상기 패키지 기판과 상기 배선 인터포저 사이의 공간을 채우는 충전 언더필층;을 포함한다.
본 발명에 따른 반도체 패키지는, 메모리 반도체 구조체 내의 핫 스팟에서 발생한 열이 배선 인터포저 및 도전성 스페이서를 통하여 방열 부재로 전달될 수 있고, 로직 반도체 칩에서 발생한 열 또한 방열 부재로 전달될 수 있어, 방열 특성이 향상될 수 있다. 또한 메모리 반도체 구조체의 일부분이 패키지 기판의 기판 캐비티(300C) 내에 수용되므로 반도체 패키지의 부피가 감소될 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 2a 내지 도 2j는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(1000)는 패키지 기판(300), 패키지 기판(300) 상이 배치되는 배선 인터포저(400), 배선 인터포저(400)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200)를 포함한다. 일부 실시 예에서, 적어도 로직 반도체 칩(100)과 적어도 하나의 메모리 반도체 구조체(200)는 수직 방향으로 서로 중첩되지 않도록, 배선 인터포저(400)의 상면과 하면에 부착될 수 있다. 본 명세서에서 특별한 언급이 없는 한, 상면이란 도면에서 상측을 향하는 면을 의미하고, 하면이란 도면에서 하측을 향하는 면을 지칭하고, 칩의 전면이란 칩이 포함하는 기판의 활성면에 인접하는 면을 의미하고, 칩의 후면은 칩이 포함하는 기판의 비활성면을 의미한다.
일부 실시 예에서, 반도체 패키지(1000)는 복수의 로직 반도체 칩(100)을 포함할 수 있다. 복수의 로직 반도체 칩(100)은 서로 인접하되, 수평 방향으로 서로 이격되도록 배선 인터포저(400)의 상면 상에 배치될 수 있다. 일부 실시 예에서, 반도체 패키지(1000)는 복수의 메모리 반도체 구조체(200)를 포함할 수 있다. 복수의 메모리 반도체 구조체(200)는 수평 방향으로 서로 이격되도록 배선 인터포저(400)의 하면 상에 배치될 수 있다.
도 1에는 반도체 패키지(1000)가 1개의 로직 반도체 칩(100)과 2개의 메모리 반도체 구조체(200)를 포함하는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1000)는 2개, 3개, 또는 4개 이상의 로직 반도체 칩(100)을 포함할 수 있고, 4개, 6개, 8개, 또는 10개 이상의 메모리 반도체 구조체(200)를 포함할 수 있다.
적어도 하나의 메모리 반도체 구조체(200)는 메모리 소자를 포함할 수 있다. 예를 들면, 적어도 하나의 메모리 반도체 구조체(200)는 DRAM(Dynamic Random Access Memory) 반도체 칩, 낸드(NAND) 플래시 메모리 반도체 칩, 또는 브이낸드(V-NAND) 플래시 메모리 반도체 칩을 포함할 수 있다. 일부 실시 예에서, 적어도 하나의 메모리 반도체 구조체(200)는 제1 반도체 칩(210)과 복수의 제2 반도체 칩(260)을 포함하는 적층 구조체일 수 있다. 도 1에는 적어도 하나의 메모리 반도체 구조체(200)가 1개의 제1 반도체 칩(210)과 4개의 제2 반도체 칩(260)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 메모리 반도체 구조체(200)는 2개 이상의 제2 반도체 칩(260)을 포함할 수 있다. 일부 실시예에서, 하나의 메모리 반도체 구조체(200)는 4의 배수 개의 제2 반도체 칩(260)을 포함할 수 있다. 복수의 제2 반도체 칩(260)은 제1 반도체 칩(210) 상에 수직 방향을 따라서 순차적으로 적층될 수 있다. 제1 반도체 칩(210) 및 복수의 제2 반도체 칩(260) 각각은 활성면이 상측, 즉 배선 인터포저(400)를 향하면서 배선 인터포저(400)의 하면 상에 순차적으로 적층될 수 있다. 즉, 적어도 하나의 메모리 반도체 구조체(200)는 제1 반도체 칩(210)이 복수의 제2 반도체 칩(260)보다 배선 인터포저(400)에 인접하도록, 배선 인터포저(400)의 하면 상에 부착될 수 있다.
일부 실시예에서, 제1 반도체 칩(210)은 메모리 셀을 포함하지 않을 수 있다. 제1 반도체 칩(210)은 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 복수의 제2 반도체 칩(260)은 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(210)은 복수의 제2 반도체 칩(260)의 제어를 위한 버퍼 칩일 수 있다.
일부 실시예에서, 제1 반도체 칩(210)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(260)은 제1 반도체 칩(210)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(210)은 버퍼 칩, 또는 마스터 칩이라 호칭할 수 있고, 제2 반도체 칩(260)은 코어 칩, 메모리 셀 칩 또는 슬레이브 칩이라고 호칭일 수 있다. 예를 들면, 제1 반도체 칩(210) 및 제1 반도체 칩(210) 상에 순차적으로 적층되는 복수의 제2 반도체 칩(260)을 포함하는 메모리 반도체 구조체(200)를 HBM DRAM(High Bandwidth DRAM)일 수 있다.
제1 반도체 칩(210)은 제1 기판(220), 복수의 제1 관통 전극(230), 복수의 제1 전면 연결 패드(242), 및 복수의 제1 후면 연결 패드(244)를 포함할 수 있다. 제2 반도체 칩(260)은 제2 기판(270), 복수의 제2 관통 전극(280), 복수의 제2 전면 연결 패드(292), 및 복수의 제2 후면 연결 패드(294)를 포함할 수 있다.
제1 기판(220) 및 제2 기판(270)은 Si (silicon)을 포함할 수 있다. 또는 제1 기판(220) 및 제2 기판(270)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(220) 및 제2 기판(270)은 상기 활성면, 및 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 기판(220) 및 제2 기판(270)은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronics devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 제1 기판(220)의 상기 활성면과 상기 비활성면은 제1 활성면과 제1 비활성면이라 호칭할 수 있고, 제2 기판(270)의 상기 활성면과 상기 비활성면은 제2 활성면과 제2 비활성면이라 호칭할 수 있다.
제1 반도체 칩(210) 및 제2 반도체 칩(260)은 상기 복수의 개별 소자가 구성하는 제1 반도체 소자(222) 및 제2 반도체 소자(272)를 포함할 수 있다. 제1 기판(220)의 제1 활성면에는 제1 반도체 소자(222)가 배치되고, 복수의 제1 전면 연결 패드(242)와 복수의 제1 후면 연결 패드(244) 각각은 제1 기판(220)의 제1 활성면과 제1 비활성면 상에 각각 배치되고, 복수의 제1 관통 전극(230)은, 제1 기판(220)의 적어도 일부분을 수직으로 관통하여 복수의 제1 전면 연결 패드(242)와 복수의 제1 후면 연결 패드(244)를 전기적으로 연결할 수 있다.
제2 기판(270)의 제2 활성면에는 제2 반도체 소자(272)가 형성되고, 복수의 제2 전면 연결 패드(292)와 복수의 제2 후면 연결 패드(294) 각각은 제2 기판(270)의 제2 활성면과 제2 비활성면 상에 각각 배치되고, 복수의 제2 관통 전극(280)은, 제2 기판(270)의 적어도 일부분을 수직으로 관통하여 복수의 제2 전면 연결 패드(292)와 복수의 제2 후면 연결 패드(294)를 전기적으로 연결할 수 있다. 복수의 제2 관통 전극(280)은 복수의 제1 관통 전극(230)과 전기적으로 연결될 수 있다.
복수의 제2 반도체 칩(260) 각각의 복수의 제2 전면 연결 패드(292) 상에는 복수의 칩 연결 단자(250)가 부착될 수 있다. 복수의 칩 연결 단자(250)는, 제1 반도체 칩(210)의 복수의 제1 후면 연결 패드(244)와 복수의 제2 반도체 칩(260) 중 최하단의 제2 반도체 칩(260)의 복수의 제2 전면 연결 패드(292) 사이, 및 복수의 제2 반도체 칩(260) 중 나머지 제2 반도체 칩(260)의 복수의 제2 전면 연결 패드(292)와 그 하측의 다른 제2 반도체 칩(260)의 복수의 제2 후면 연결 패드(294) 사이에 개재되어, 제1 반도체 칩(210) 및 복수의 제2 반도체 칩(260)을 전기적으로 연결할 수 있다. 복수의 칩 연결 단자(250) 각각은 범프, 또는 솔더볼일 수 있다.
일부 실시예에서, 복수의 제2 반도체 칩(260) 중, 제1 반도체 칩(210)으로부터 가장 멀리 배치되는 최하단에 위치하는 제2 반도체 칩(260H)은 제2 후면 연결 패드(294)와 제2 관통 전극(280)을 포함하지 않을 수 있다. 일부 실시예에서, 복수의 제2 반도체 칩(260) 중, 제1 반도체 칩(210)으로부터 가장 멀리 배치되는 최하단에 위치하는 제2 반도체 칩(260H)의 두께는, 나머지 제2 반도체 칩(260)의 두께보다 큰 값을 가질 수 있다.
제1 반도체 칩(210) 및 복수의 제2 반도체 칩(260) 각각의 사이에는 절연성 접착층(252)이 개재될 수 있다. 절연성 접착층(252)은 복수의 제2 반도체 칩(260) 각각의 하면에 부착되어, 복수의 제2 반도체 칩(260) 각각을 하부 구조체, 예를 들면 제1 반도체 칩(210) 또는 복수의 제2 반도체 칩(260) 중 하측에 위치하는 다른 제2 반도체 칩(260) 상에 부착시킬 수 있다. 절연성 접착층(252)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(252)은, 복수의 칩 연결 단자(250)를 감싸며 제1 반도체 칩(210) 및 복수의 제2 반도체 칩(260) 각각의 사이를 채울 수 있다.
제1 반도체 칩(210)의 수평 폭 및 넓이는 복수의 제2 반도체 칩(260) 각각의 수평 폭 및 넓이보다 큰 값을 가질 수 있다. 예를 들면, 복수의 제2 반도체 칩(260)은 제1 반도체 칩(210)과 수직 방향으로 모두 중첩될 수 있다. 일부 실시예에서, 복수의 제2 반도체 칩(260)은 서로 수직 방향으로 모두 중첩될 수 있다.
메모리 반도체 구조체(200)는 제1 반도체 칩(210)의 하면, 즉 제1 기판(220)의 제1 비활성면 상에서 복수의 제2 반도체 칩(260) 및 복수의 절연성 접착층(252)을 감싸는 칩 몰딩층(254)을 더 포함할 수 있다. 칩 몰딩층(254)은 제1 반도체 칩(210)의 하면, 즉 제1 기판(212)의 제1 비활성면을 덮으며, 복수의 제2 반도체 칩(260)의 측면을 덮을 수 있다. 일부 실시예에서, 서로 대응되는 제1 반도체 칩(210)의 측면과 칩 몰딩층(254)의 측면은 수직 방향으로 정렬되어, 동일 평면을 이룰 수 있다. 일부 실시예에서, 칩 몰딩층(254)은 복수의 제2 반도체 칩(260)의 측면을 덮되, 최하단에 위치하는 제2 반도체 칩(260H)의 하면, 즉, 최하단에 위치하는 제2 반도체 칩(260H)의 제2 기판(270)의 제2 비활성면은 덮지 않고 노출시킬 수 있다. 칩 몰딩층(254)은 예를 들면, EMC로 이루어질 수 있다.
적어도 하나의 로직 반도체 칩(100)은 서로 반대되는 활성면과 비활성면을 가지는 제3 기판(110), 제3 기판(110)의 상기 활성면에 형성되는 제3 반도체 소자(112), 및 로직 반도체 칩(100)의 하면에 배치되는 복수의 제3 전면 연결 패드(120)를 포함할 수 있다. 제3 기판(110)의 상기 활성면 및 상기 비활성면은 제3 활성면 및 제3 비활성면이라 호칭할 수 있다. 예를 들면, 로직 반도체 칩(100)은 약 50㎛ 내지 약 150㎛의 두께를 가질 수 있다.
일부 실시 예에서, 로직 반도체 칩(100)은 제3 기판(110)의 상기 활성면은 배선 인터포저(400)를 향하는 페이스 다운(face down) 배치를 가지며, 배선 인터포저(400)의 상면 상에 배치될 수 있다.
제3 기판(110)은 예를 들면, 실리콘(Si, silicon) 또는 저마늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 제3 기판(110)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 제3 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 제3 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
제3 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 제3 반도체 소자(112))가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제3 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제3 반도체 소자(112)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제3 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
로직 반도체 칩(100)이 포함하는 제3 반도체 소자(112)는 로직 소자를 포함할 수 있다. 예를 들면, 로직 반도체 칩(100)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
배선 인터포저(400)의 하면으로부터 적어도 하나의 메모리 반도체 구조체(200)의 하면까지의 제1 높이(H1)는, 배선 인터포저(400)의 상면으로부터 적어도 하나의 로직 반도체 칩(100)의 상면까지의 제2 높이(H2)보다 큰 값을 가질 수 있다. 예를 들면, 제1 높이(H1)는 약 500㎛ 내지 약 1000㎛일 수 있고, 제2 높이(H2)는 약 100㎛ 내지 약 300㎛일 수 있다. 일부 실시 예에서, 제1 높이(H1)는 제2 높이(H2)의 3배 이상일 수 있다.
패키지 기판(300)은 인쇄회로기판(Printed circuit Board)일 수 있다. 예를 들면, 패키지 기판(300)은 앙면 인쇄회로기판(double-sided Printed circuit Board), 또는 멀티 레이어 인쇄회로기판(multi-layer Printed circuit Board)일 수 있다. 패키지 기판(300)이 멀티 레이어 인쇄회로기판인 경우, 패키지 기판(300)의 하면, 상면, 및 내부에는 각각 배선 레이어가 배치될 수 있다. 패키지 기판(300)은 적층된 복수의 베이스층(310), 및 기판 배선층(320)을 포함할 수 있다. 배선 레이어란, 동일 수직 레벨에서 기판 배선층(320)의 일부분이 배치되는 곳을 의미한다. 패키지 기판(300)의 상면, 하면, 및 복수의 베이스층(310) 중 서로 인접하는 2개의 베이스층(310) 사이 각각에는 배선 레이어가 배치될 수 있다.
복수의 베이스층(310) 각각은, 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 복수의 베이스층(310) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
복수의 베이스층(310)은, 코어층(312) 및 코어층(312)의 상면과 하면 상에 각각 적층되는 적어도 하나의 프리프레그(prepreg)층을 포함할 수 있다. 예를 들면, 복수의 베이스층(310)은, 코어층(312), 코어층(312)의 상면 상에 적층되는 적어도 하나의 상부 프리프레그층(314H), 및 코어층(312)의 하면 상에 적층되는 적어도 하나의 하부 프리프레그층(314L)을 포함할 수 있다. 코어층(312), 상부 프리프레그층(314H) 및 하부 프리프레그층(314L) 각각은 동일한 물질로 이루어질 수 있다. 도 1에는 코어층(312)의 상면 상에 3개의 상부 프리프레그층(314H)이 순차적으로 적층되고, 코어층(312)의 하면 상에 3개의 하부 프리프레그층(314L)이 순차적으로 적층된 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 코어층(312)의 상면 상에는 1개의 상부 프리프레그층(314H)이 적층되거나, 2개, 또는 4개 이상의 상부 프리프레그층(314H)이 순차적으로 적층될 수 있고, 코어층(312)의 하면 상에는 1개의 하부 프리프레그층(314L)이 적층되거나, 2개, 또는 4개 이상의 하부 프리프레그층(314L)이 순차적으로 적층될 수 있다.
코어층(312)은 제1 두께(T1)를 가질 수 있고, 상기 프리프레그층, 즉 상부 프리프레그층(314H) 및 하부 프리프레그층(314L) 각각은 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 약 50㎛ 내지 약 200㎛일 수 있고, 제1 두께(T1)는 약 70㎛ 내지 약 1500㎛일 수 있다.
기판 배선층(320)은 복수의 베이스층(310) 각각의 상면 및 하면에 배치되는 복수의 배선 패턴(322), 및 복수의 베이스층(310) 중 적어도 하나의 베이스층(310)을 관통하여, 서로 다른 수직 레벨에 위치하는 배선 레이어들 각각에 배치되는 배선 패턴(322)들 사이를 전기적으로 연결하는 복수의 배선 비아(324)를 포함할 수 있다. 동일 수직 레벨에 위치하는 배선 패턴(322)들은 하나의 배선 레이어를 이룰 수 있다.
복수의 배선 패턴(322) 각각은 예를 들면, ED(electrolytically deposited) 구리 호일(copper foil), RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys) 등으로 이루어질 수 있다.
복수의 배선 패턴(322)은 패키지 기판(300)의 상면과 하면에 배치되는 복수의 상면 기판 패드(320P1)와 복수의 하면 기판 패드(320P2)를 포함할 수 있다. 예를 들면, 복수의 상면 기판 패드(320P1)는 복수의 베이스층(310) 중 최상단의 베이스층(310)인 상부 프리프레그층(314H)의 상면 상에 배치될 수 있고, 복수의 하면 기판 패드(320P2)는 복수의 베이스층(310) 중 최하단의 베이스층(310)인 하부 프리프레그층(314L)의 하면 상에 배치될 수 있다.
일부 실시 예에서, 패키지 기판(300)은 상면 및 하면에 배치되는 솔더 레지스트층(330)을 포함할 수 있다. 솔더 레지스트층(330)은 패키지 기판(300)의 상면에 배치되는 상면 솔더 레지스트층(332) 및 패키지 기판(300)의 하면에 배치되는 하면 솔더 레지스트층(334)을 포함할 수 있다. 복수의 상면 기판 패드(320P1) 각각의 적어도 일부분은 상면 솔더 레지스트층(332)에 의하여 덮이지 않고 패키지 기판(300)의 상면에 노출될 수 있다. 복수의 하면 기판 패드(320P2) 각각의 적어도 일부분은 하면 솔더 레지스트층(334)에 의하여 덮이지 않고 패키지 기판(300)의 하면에 노출될 수 있다.
도 1에는, 복수의 베이스층(310) 중 최상단의 베이스층(310)의 상면 상에는 복수의 상면 기판 패드(320P1)만이 배치되고, 최하단의 베이스층(310)의 하면 상에는 복수의 하면 기판 패드(320P2)만이 배치된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 베이스층(310) 중 최상단의 베이스층(310)의 상면 상에는 상면 솔더 레지스트층(332)에 의하여 덮이는 배선 패턴(322)이 배치될 수 있고, 최하단의 베이스층(310)의 하면 상에는 하면 솔더 레지스트층(334)에 의하여 덮이는 배선 패턴(322)이 배치될 수 있다.
일부 실시 예에서, 복수의 상면 기판 패드(320P1)와 복수의 하면 기판 패드(320P2)는 복수의 베이스층(310) 중 어느 하나 내에 매립될 수 있다. 예를 들어, 복수의 상면 기판 패드(320P1)의 상면과 복수의 베이스층(310) 중 최상단의 베이스층(310)인 상부 프리프레그층(314H)의 상면은 동일 수직 레벨에 위치하여 동일 평면(coplanar)을 이룰 수 있고, 복수의 하면 기판 패드(320P2)의 하면과 복수의 베이스층(310) 중 최하단의 베이스층(310)인 하부 프리프레그층(314L)의 하면은 동일 수직 레벨에 위치하여 동일 평면을 이룰 수 있다.
복수의 하면 기판 패드(320P2)에는 복수의 외부 연결 단자(500)가 부착될 수 있다. 예를 들면, 복수의 외부 연결 단자(500)는 복수의 하면 기판 패드(320P2)의 하면에 부착될 수 있다. 일부 실시 예에서, 복수의 하면 기판 패드(320P2)는 평면적으로 직사각형 형상 또는 원 형상을 가지며, 약 50㎛ 내지 약 200㎛의 최대 수평 폭을 가질 수 있다. 복수의 외부 연결 단자(500)는 반도체 패키지(1000)와 외부 장치 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 외부 연결 단자(500) 각각은 도전성 범프, 또는 솔더 볼일 수 있다.
복수의 배선 패턴(322) 중 복수의 상면 기판 패드(320P1)와 복수의 하면 기판 패드(320P2) 상에는 다른 배선 패턴(322)들과 달리 금속층이 더 형성될 수 있다. 예를 들면, 상기 금속층은, 복수의 상면 기판 패드(320P1)의 상면 상 및 복수의 하면 기판 패드(320P2)의 하면 상에 배치될 수 있다. 상기 금속층은 복수의 상면 기판 패드(320P1)와 복수의 하면 기판 패드(320P2) 각각의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
복수의 배선 비아(324) 각각은 서로 다른 레이어에 배치되는 2개의 배선 패턴(322) 사이를 전기적으로 연결할 수 있다. 복수의 배선 비아(324) 각각은 적어도 하나의 베이스층(310)을 관통할 수 있다. 예를 들면, 복수의 배선 비아(324)는 복수의 상면 기판 패드(320P1)와 복수의 하면 기판 패드(320P2) 사이를 전기적으로 연결할 수 있다. 예를 들면, 복수의 상면 기판 패드(320P1)와 복수의 하면 기판 패드(320P2)는, 복수의 베이스층(310) 중 서로 인접하는 2개의 베이스층(310) 사이에 배치되는 적어도 하나의 배선 패턴(322), 및 적어도 2개의 배선 비아(324)를 통하여 전기적으로 연결될 수 있다. 복수의 배선 비아(324)는 예를 들면, 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
패키지 기판(300)은, 상면으로부터 내부로 연장되는 적어도 하나의 기판 캐비티(300C)를 가질 수 있다. 적어도 하나의 기판 캐비티(300C)는 패키지 기판(300)의 상면으로부터 패키지 기판(300)의 하면을 향하여 연장될 수 있다. 일부 실시 예에서, 기판 캐비티(300C)는 패키지 기판(300)의 상면으로부터 패키지 기판(300)의 내부로 연장되되, 코어층(312)의 상면까지는 연장되지 않을 수 있다. 적어도 하나의 기판 캐비티(300C)는 평면적으로 직사각형 형상을 가질 수 있다. 일부 실시 예에서, 적어도 하나의 기판 캐비티(300C)는 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩되지 않을 수 있다.
기판 캐비티(300C)는 상부 프리프레그층(314H)의 일부분을 관통할 수 있다. 예를 들면, 기판 캐비티(300C)의 저면에는 상부 프리프레그층(314H)의 부분이 노출될 수 있다. 일부 실시 예에서, 패키지 기판(300)이 코어층(312)의 상면에 적층된 복수의 상부 프리프레그층(314H)을 포함하는 경우, 기판 캐비티(300C)는 복수의 상부 프리프레그층(314H) 중 상측으로부터 적어도 하나의 상부 프리프레그층(314H)의 상면으로부터 하면까지를 관통하되, 하측으로부터 적어도 하나의 상부 프리프레그층(314H)은 상면으로부터 하면까지를 관통하지 않을 수 있다. 예를 들면, 기판 캐비티(300C)의 저면은, 코어층(312)의 상면보다 높은 수직 레벨에 높게 위치할 수 있다.
기판 캐비티(300C)는 패키지 기판(300)의 상면과 기판 캐비티(300C)의 저면 사이에서 캐비티 깊이(DT)를 가질 수 있다. 패키지 기판(300)은 제1 두께(T1) 및 제2 두께(T2) 각각보다 큰 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 약 1.5㎜ 내지 약 5㎜일 수 있다. 캐비티 깊이(DT)는 제3 두께(T3)의 1/2보다 작은 값을 가질 수 있다. 패키지 기판(300)이 복수개의 기판 캐비티(300C)를 가지는 경우, 복수의 기판 캐비티(300C)는 서로 이격될 수 있다. 캐비티 깊이(DT)는 제1 높이(H1)와 같거나, 제1 높이(H1)보다 작은 값을 가질 수 있다. 예를 들면, 캐비티 깊이(DT)는 약 500㎚ 내지 약 800㎚일 수 있다.
도 1에는, 기판 캐비티(300C)가 패키지 기판(300)이 포함하는 3개의 상부 프리프레그층(314H) 중 상측 2개의 상부 프리프레그층(314H)을 완전히 관통하고, 하측 1개의 상부 프리프레그층(314H)의 상측 일부분만을 관통하는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 기판 캐비티(300C)는 제1 높이(H1)에 대응하여, 제1 높이(H1)와 같거나 작은 캐비티 깊이(DT)를 가지도록 형성될 수 있다. 예를 들면, 기판 캐비티(300C)는 상측 1개의 상부 프리프레그층(314H)의 상측 일부분만을 관통할 수도 있고, 상측 1개 또는 2개의 상부 프리프레그층(314H)을 완전히 관통하되 하측 2개 또는 1개의 상부 프리프레그층(314H)은 일부분도 관통하지 않을 수도 있고, 상측 1개의 상부 프리프레그층(314H)을 완전히 관통하고 그 아래 1개의 상부 프리프레그층(314H)의 상측 일부분만을 관통하되, 하측 1개의 상부 프리프레그층(314H)은 일부분도 관통하지 않을 수도 있다.
배선 인터포저(400)는 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 메모리 반도체 구조체(200)를 패키지 기판(300)과 상호 연결하기 위한 수직형 연결 단자를 미세 피치 (fine pitch)형으로 구현하기 위하여 사용될 수 있다. 배선 인터포저(400)는 인터포저 베이스층(410), 인터포저 베이스층(410)의 상면에 배치되는 복수의 인터포저 상면 패드(432), 인터포저 베이스층(410)의 하면에 배치되는 복수의 인터포저 하면 패드(434), 복수의 인터포저 상면 패드(432)와 복수의 인터포저 하면 패드(434) 사이를 전기적으로 연결하는 인터포저 배선층(420)을 포함한다.
복수의 인터포저 하면 패드(434)는 복수의 인터포저 칩 패드(434H) 및 복수의 인터포저 기판 패드(434P)를 포함할 수 있다. 예를 들면, 복수의 인터포저 기판 패드(434P) 각각의 수평 폭은, 복수의 인터포저 칩 패드(434H) 각각의 수평 폭보다 클 수 있다. 일부 실시 예에서, 복수의 인터포저 기판 패드(434P)는 배선 인터포저(400)의 하면의 중심 부분에 배치될 수 있고, 복수의 인터포저 칩 패드(434H)는 배선 인터포저(400)의 하면의 주위 부분, 즉 복수의 인터포저 기판 패드(434P)의 주위에 배치될 수 있다. 복수의 인터포저 기판 패드(434P)의 적어도 일부개는 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있고, 복수의 인터포저 칩 패드(434H) 모두는 적어도 하나의 메모리 반도체 구조체(200)와 수직 방향으로 중첩될 수 있다.
복수의 인터포저 칩 패드(434H)에는 복수의 제1 인터포저 연결 단자(205)가 부착될 수 있다. 복수의 인터포저 상면 패드(432)에는 복수의 제2 인터포저 연결 단자(150)가 부착될 수 있다. 복수의 인터포저 기판 패드(434P)에는 제3 인터포저 연결 단자(450)가 부착될 수 있다. 복수의 제1 인터포저 연결 단자(205)는 적어도 하나의 메모리 반도체 구조체(200)와 배선 인터포저(400)를 전기적으로 연결할 수 있다. 복수의 제2 인터포저 연결 단자(150)는 적어도 하나의 로직 반도체 칩(100)과 배선 인터포저(400)를 전기적으로 연결할 수 있다. 복수의 제3 인터포저 연결 단자(450)는 배선 인터포저(400)와 패키지 기판(300)을 전기적으로 연결할 수 있다. 복수의 제1 인터포저 연결 단자(105), 복수의 제2 인터포저 연결 단자(150), 및 복수의 제3 인터포저 연결 단자(450) 각각은 도전성 범프, 또는 솔더 볼일 수 있다. 복수의 제3 인터포저 연결 단자(450) 각각은 제3 높이(H3)를 가질 수 있다. 제3 높이(H3)는 제1 높이(H1) 및 제2 높이(H2) 각각보다 작은 값을 가질 수 있다. 제3 높이(H3)는 예를 들면, 약 10㎛ 내지 약 50㎛일 수 있다. 복수의 제1 인터포저 연결 단자(205) 및 복수의 제2 인터포저 연결 단자(150) 각각의 높이는 제3 높이(H3)보다 작을 수 있다.
패키지 기판(300)의 상면은, 메모리 반도체 구조체(200)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 예를 들면, 패키지 기판(300)이 포함하는 복수의 상면 기판 패드(320P1)의 상면 및 이에 접속하는 복수의 제3 인터포저 연결 단자(450)의 하면은, 메모리 반도체 구조체(200)가 포함하는 복수의 제1 전면 연결 패드(242)의 상면보다 낮은 수직 레벨에 위치할 수 있다.
인터포저 베이스층(410)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 인터포저 베이스층(410)은 실리콘을 포함할 수 있다. 일부 실시예에서, 배선 인터포저(400)는, 인터포저 베이스층(410)이 실리콘 반도체 기판으로부터 형성된 실리콘 인터포저(Si interposer)일 수 있다. 다른 일부 실시 예에서, 인터포저(400)는 재배선 공정에 의하여 형성된 재배선 인터포저일 수 있다.
인터포저 배선층(420)의 적어도 일부분은, 인터포저 베이스층(410)의 적어도 일부분을 관통하는 관통 전극들일 수 있다. 상기 관통 전극들 각각은 인터포저 베이스층(410)베이스층을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 Cu 또는 W를 포함할 수 있고, 상기 도전성 배리어막은 금속 또는 도전성 금속 질화물을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 인터포저 베이스층(410)과 상기 관통 전극들 사이에는 복수의 비아 절연막이 개재되어 상기 관통 전극들의 측벽을 포위할 수 있다. 상기 복수의 비아 절연막은 인터포저 베이스층(410)과 상기 관통 전극들이 직접 접촉되는 것을 막아줄 수 있다. 상기 비아 절연막은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
도 1에는 인터포저 배선층(420)이 인터포저 베이스층(410) 내에 배치되는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 인터포저 배선층(420)의 일부분은 인터포저 베이스층(410)의 상면 및/또는 하면에 배치되며 재배선 공정으로 형성된 재배선 도전층들이거나, BEOL(back end of line) 공정으로 형성된 배선층들일 수 있다.
일부 실시 예에서, 인터포저 배선층(420)의 일부분이 재배선 도전 라인들인 경우, 인터포저 배선층(420)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시예에서, 인터포저 배선층(420)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다. 배선 인터포저(400)는 상기 재배선 도전 라인들을 감싸는 인터포저 배선 절연층을 포함할 수 있다. 상기 인터포저 배선 절연층은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
다른 일부 실시예에서, 인터포저 배선층(420)의 일부분이 BEOL(back end of line) 공정으로 형성된 배선층들인 경우, 상기 배선층들은 구리(Cu), 알루미늄(Al), 및 텅스텐(W)과 같은 금속 물질을 포함할 수 있다. 배선 인터포저(400)는 상기 배선층들을 감싸는 인터포저 배선 절연층을 포함할 수 있다. 상기 인터포저 배선 절연층은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer) 등을 포함할 수 있다.
복수의 제1 인터포저 연결 단자(205)는, 복수의 인터포저 칩 패드(434H)와 복수의 제1 전면 연결 패드(242) 사이에 개재되어, 메모리 반도체 구조체(200)와 배선 인터포저(400)를 전기적으로 연결할 수 있다. 복수의 제2 인터포저 연결 단자(150)는, 복수의 인터포저 상면 패드(432)와 복수의 제3 전면 연결 패드(120) 사이에 개재되어, 로직 반도체 칩(100)과 배선 인터포저(400)를 전기적으로 연결할 수 있다. 제3 인터포저 연결 단자(450)는, 복수의 인터포저 기판 패드(434P)와 복수의 상면 기판 패드(320P1) 사이에 개재되어, 배선 인터포저(400)와 패키지 기판(300)을 전기적으로 연결할 수 있다.
배선 인터포저(400)와 메모리 반도체 구조체(200) 사이에는 제1 언더필층(202)이 개재될 수 있고, 배선 인터포저(400)와 로직 반도체 칩(100) 사이에는 제2 언더필층(170)이 개재될 수 있다. 제1 언더필층(202)은 복수의 제1 인터포저 연결 단자(205)를 감쌀 수 있고, 제2 언더필층(170)은 복수의 제2 인터포저 연결 단자(150)를 감쌀 수 있다. 제1 언더필층(202) 및 제2 언더필층(170) 각각은 예를 들면, 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시예에서, 제1 언더필층(202) 및 제2 언더필층(170) 각각은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
기판 캐비티(300C) 내에는 메모리 반도체 구조체(200)가 수용될 수 있다. 패키지 기판(300)이 가지는 기판 캐비티(300C)의 개수는, 반도체 패키지(1000)가 포함하는 메모리 반도체 구조체(200)의 개수에 대응될 수 있다. 기판 캐비티(300C) 내에는 적어도 하나의 메모리 반도체 구조체(200)가 배치될 수 있다. 일부 실시 예에서, 하나의 기판 캐비티(300C) 내에 하나의 메모리 반도체 구조체(200)가 배치되는 경우, 패키지 기판(300)이 가지는 기판 캐비티(300C)의 개수는, 반도체 패키지(1000)가 포함하는 메모리 반도체 구조체(200)의 개수와 동일할 수 있다. 다른 일부 실시 예에서, 하나의 기판 캐비티(300C) 내에 적어도 2개의 메모리 반도체 구조체(200)가 배치되는 경우, 패키지 기판(300)이 가지는 기판 캐비티(300C)의 개수는, 반도체 패키지(1000)가 포함하는 메모리 반도체 구조체(200)의 개수보다 작을 수 있다. 예를 들어, 반도체 패키지(1000)가 8개의 메모리 반도체 구조체(200)를 포함하는 경우, 패키지 기판(300)이 가지는 기판 캐비티(300C)의 개수는, 8개, 4개, 또는 2개일 수 있다.
배선 인터포저(400)는 패키지 기판(300) 상에 배치되며, 배선 인터포저(400)의 하면에 부착된 적어도 하나의 메모리 반도체 구조체(200)의 일부분은 기판 캐비티(300C) 내에 수용될 수 있다. 배선 인터포저(400)와 패키지 기판(300) 사이에는 복수의 제3 인터포저 연결 단자(450)가 개재될 수 있다. 복수의 제3 인터포저 연결 단자(450)의 상단은, 배선 인터포저(400)의 복수의 인터포저 기판 패드(434P)에 접속할 수 있고, 복수의 제3 인터포저 연결 단자(450)의 하단은 패키지 기판(300)의 복수의 상면 기판 패드(320P1)에 접속할 수 있다. 배선 인터포저(400)와 패키지 기판(300)은 복수의 제3 인터포저 연결 단자(450)를 사이에 가지며 이격될 수 있다. 즉, 배선 인터포저(400)와 패키지 기판(300)의 제3 높이(H3)만큼 수직 방향으로 이격될 수 있다. 제3 높이(H3)는 배선 인터포저(400)의 하면과 패키지 기판(300)의 상면 사이의 이격 거리일 수 있다.
복수의 제1 인터포저 연결 단자(205) 각각의 높이는 제3 높이(H3)보다 작을 수 있다. 예를 들면, 메모리 반도체 구조체(200) 중 배선 인터포저(400)에 인접하는 일부분은 기판 캐비티(300C) 내에 수용되지 않고, 나머지 부분은 기판 캐비티(300C) 내에 수용될 수 있다. 일부 실시 예에서, 기판 캐비티(300C) 내에 수용되지 않는 메모리 반도체 구조체(200)의 일부분의 두께는 제3 인터포저 연결 단자(450)의 높이인 제3 높이(H3)에 대응할 수 있다. 예를 들면, 기판 캐비티(300C) 내에 수용되지 않는 메모리 반도체 구조체(200)의 일부분의 두께는, 제3 인터포저 연결 단자(450)의 높이에서 제1 인터포저 연결 단자(205)의 높이를 뺀 값을 가질 수 있다.
충전 언더필층(350)은 기판 캐비티(300C)를 채울 수 있다. 메모리 반도체 구조체(200)는, 기판 캐비티(300C)의 내측면 및 저면과 이격되도록 기판 캐비티(300C) 내에 수용될 수 있다. 충전 언더필층(350)은 메모리 반도체 구조체(200)와 기판 캐비티(300C)의 내측면 사이, 및 메모리 반도체 구조체(200)와 기판 캐비티(300C)의 저면 사이를 채울 수 있다. 예를 들면, 기판 캐비티(300C)는 메모리 반도체 구조체(200) 및 충전 언더필층(350)에 의하여 완전히 채워질 수 있다. 일부 실시 예에서, 충전 언더필층(350)은 기판 캐비티(300C)를 채우며 패키지 기판(300)과 배선 인터포저(400) 사이의 공간을 채울 수 있다. 예를 들면, 충전 언더필층(350)은 복수의 제3 인터포저 연결 단자(450)를 감싸며 패키지 기판(300)과 배선 인터포저(400) 사이의 공간을 채울 수 있다. 일부 실시 예에서, 충전 언더필층(350)은 모세관 언더필 방법에 형성되는 에폭시 수지로 이루어질 수 있다.
배선 인터포저(400)의 상면 상에는 적어도 하나의 도전성 스페이서(620)가 배치될 수 있다. 일부 실시 예에서, 적어도 하나의 도전성 스페이서(620)는 금속을 포함할 수 있다. 예를 들면, 적어도 하나의 도전성 스페이서(620)는 알루미늄(Al), 구리(Cu), 또는 텅스텐(W) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 예를 들면, 적어도 하나의 도전성 스페이서(620)의 두께는 약 100㎚ 내지 약 300㎚일 수 있다.
적어도 하나의 메모리 반도체 구조체(200)의 적어도 일부분은, 적어도 하나의 도전성 스페이서(620)와 수직 방향으로 중첩될 수 있다. 일부 실시 예에서, 적어도 하나의 도전성 스페이서(620)의 수평 면적은 적어도 하나의 메모리 반도체 구조체(200)의 수평 면적과 같거나 클 수 있고, 적어도 하나의 메모리 반도체 구조체(200)는 적어도 하나의 도전성 스페이서(620)와 수직 방향으로 모두 중첩될 수 있다.
배선 인터포저(400)의 상면 상에 부착되는 적어도 하나의 도전성 스페이서(620)의 개수는, 반도체 패키지(1000)가 포함하는 메모리 반도체 구조체(200)의 개수에 대응될 수 있다. 반도체 패키지(1000)가 포함하는 도전성 스페이서(620)의 개수는, 반도체 패키지(1000)가 포함하는 메모리 반도체 구조체(200)의 개수와 동일하거나 작을 수 있다. 예를 들어, 반도체 패키지(1000)가 8개의 메모리 반도체 구조체(200)를 포함하는 경우, 도전성 스페이서(620)의 개수는, 8개, 4개, 또는 2개일 수 있다.
일부 실시 예에서, 배선 인터포저(400)의 상면과 적어도 하나의 도전성 스페이서(620)의 하면 사이에는 스페이서 접착층(610)이 개재될 수 있다. 일부 실시 예에서 스페이서 접착층(610)은 생략될 수 있다.
적어도 하나의 로직 반도체 칩(100)의 상면과 적어도 하나의 도전성 스페이서(620)의 상면은 대체로 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서 적어도 하나의 로직 반도체 칩(100)의 상면과 적어도 하나의 도전성 스페이서(620)의 상면 중 하나의 상면이 상대적으로 높은 수직 레벨에 위치할 수 있으며, 적어도 하나의 로직 반도체 칩(100)의 상면과 적어도 하나의 도전성 스페이서(620)의 상면 사이의 수직 레벨 차이는 열전도 물질층(710)의 두께보다 작을 수 있다.
적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620) 상에는 방열 부재(720)가 배치될 수 있다. 방열 부재(720)는 적어도 하나의 로직 반도체 칩(100) 상 및 적어도 하나의 도전성 스페이서(620) 상에 걸쳐서 배치될 수 있다. 예를 들면, 방열 부재(720)의 수평 면적은, 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620)가 차지하는 풋프린트(foot-print)보다 클 수 있다. 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620)가 차지하는 풋프린트란, 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620)가 차지하는 면적을 의미한다. 예를 들면, 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620)가 차지하는 풋프린트는, 적어도 하나의 로직 반도체 칩(100)과 적어도 하나의 도전성 스페이서(620) 사이의 부분을 포함하며, 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620)가 배치되는 배선 인터포저(400)의 상면 중 하나의 영역의 면적일 수 있다.
적어도 하나의 로직 반도체 칩(100)과 방열 부재(720) 사이, 및 적어도 하나의 도전성 스페이서(620)와 방열 부재(720) 사이에는 열전도 물질층(710)이 개재될 수 있다. 일부 실시 예에서, 열전도 물질층(710)은 방열 부재(720)의 하면을 모두 덮을 수 있다.
열전도 물질층(710)은 열전도 물질(thermal interface material, TIM)로 이루어질 수 있다. 예를 들어, 열전도 물질층(710)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 열전도 물질층(710)은 예를 들면, 에폭시 수지를 포함할 수 있다. 열전도 물질층(710)은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
방열 부재(720)는 열전도 물질층(710) 상에 배치될 수 있다. 방열 부재(720)는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
메모리 반도체 구조체(200) 내에서, 제1 반도체 칩(210)의 발열량은 복수의 제2 반도체 칩(260)의 발열량보다 많을 수 있다. 즉, 메모리 반도체 구조체(200) 내에서 제1 반도체 칩(210)은 상대적으로 발열량이 많은 핫 스팟(hot spot)일 수 있다.
메모리 반도체 구조체(200)는 배선 인터포저(400)의 하면에 부착되고, 메모리 반도체 구조체(200)와 수직 방향으로 중첩되도록 도전성 스페이서(620)는 배선 인터포저(400)의 상면에 부착될 수 있다. 메모리 반도체 구조체(200)는 제1 반도체 칩(210)이 복수의 제2 반도체 칩(260)보다 배선 인터포저(400)에 인접하도록, 배선 인터포저(400)의 하면 상에 부착될 수 있다. 따라서 핫 스팟인 제1 반도체 칩(210)이 복수의 제2 반도체 칩(260)보다 도전성 스페이서(620)에 인접하도록 배치될 수 있다.
본 발명에 따른 반도체 패키지(1000)는, 메모리 반도체 구조체(200) 내에서 핫 스팟인 제1 반도체 칩(210)에서 발생한 열이 배선 인터포저(400) 및 도전성 스페이서(620)를 통하여 방열 부재(720)로 전달될 수 있고, 로직 반도체 칩(100)에서 발생한 열 또한 방열 부재(720)로 전달될 수 있어, 방열 특성이 향상될 수 있다. 또한 적어도 하나의 메모리 반도체 구조체(200)의 일부분이 패키지 기판(300)의 기판 캐비티(300C) 내에 수용되므로 반도체 패키지(1000)의 부피가 감소될 수 있다.
도 2a 내지 도 2j는 본 발명의 일 실시 예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 2a 내지 도 2j는 도 1에 보인 반도체 패키지(1000)의 제조 방법을 나타내는 단면도들로, 도 2a 내지 도 2j에 대한 설명 중 도 1과 중복되는 내용은 생략될 수 있다.
도 2a를 참조하면, 인터포저 베이스층(410) 및 인터포저 배선층(420)을 포함하는 배선 인터포저(400)를 준비한다. 인터포저 배선층(420)의 적어도 일부분은, 인터포저 베이스층(410)의 적어도 일부분을 관통하는 관통 전극들일 수 있다.
도 2b를 참조하면, 인터포저 베이스층(410)의 상면에 인터포저 상면 패드(432)를 형성한다. 복수의 인터포저 상면 패드(432)는 인터포저 배선층(420)과 전기적으로 연결되도록 형성할 수 있다.
도 2c를 참조하면, 인터포저 베이스층(410)의 하면에 인터포저 하면 패드(434)를 형성한다. 복수의 인터포저 하면 패드(434)는 인터포저 배선층(420)과 전기적으로 연결되도록 형성할 수 있다. 복수의 인터포저 하면 패드(434)는 복수의 인터포저 칩 패드(434H) 및 복수의 인터포저 기판 패드(434P)를 포함하도록 형성할 수 있다. 복수의 인터포저 기판 패드(434P) 각각은 복수의 인터포저 칩 패드(434H) 각각보다 큰 수평 폭을 가지도록 형성할 수 있다. 일부 실시 예에서, 복수의 인터포저 칩 패드(434H)는 복수의 인터포저 기판 패드(434P)의 주위에 배치되도록 형성될 수 있다.
도 2d를 참조하면, 배선 인터포저(400)의 하면에 적어도 하나의 메모리 반도체 구조체(200)를 부착한다. 일부 실시 예에서, 배선 인터포저(400)의 하면에, 수평 방향으로 서로 이격되는 복수의 메모리 반도체 구조체(200)를 부착할 수 있다.
예를 들면, 복수의 인터포저 칩 패드(434H)에 복수의 제1 인터포저 연결 단자(205)를 부착한 후, 복수의 제1 인터포저 연결 단자(205)와 복수의 제1 전면 연결 패드(242)가 연결되도록, 배선 인터포저(400)의 하면에 적어도 하나의 메모리 반도체 구조체(200)를 부착할 수 있다. 또는 예를 들면, 복수의 제1 전면 연결 패드(242)에 복수의 제1 인터포저 연결 단자(205)를 부착한 후, 복수의 제1 인터포저 연결 단자(205)와 복수의 인터포저 칩 패드(434H)가 연결되도록, 배선 인터포저(400)의 하면에 적어도 하나의 메모리 반도체 구조체(200)를 부착할 수 있다.
배선 인터포저(400)와 메모리 반도체 구조체(200) 사이에는 제1 언더필층(202)을 형성할 수 있다. 제1 언더필층(202)은 복수의 제1 인터포저 연결 단자(205)를 감싸며 배선 인터포저(400)와 메모리 반도체 구조체(200) 사이를 채우도록 형성할 수 있다.
도 2e를 참조하면, 배선 인터포저(400)의 상면에 적어도 하나의 로직 반도체 칩(100)을 부착한다. 예를 들면, 복수의 제3 전면 연결 패드(120)에 복수의 제2 인터포저 연결 단자(150)를 부착한 후, 복수의 제2 인터포저 연결 단자(150)와 복수의 인터포저 상면 패드(432)가 연결되도록, 배선 인터포저(400)의 상면에 적어도 하나의 로직 반도체 칩(100)을 부착할 수 있다. 또는 예를 들면, 복수의 인터포저 상면 패드(432)에 복수의 제2 인터포저 연결 단자(150)를 부착한 후, 복수의 제2 인터포저 연결 단자(150)와 복수의 제3 전면 연결 패드(120)가 연결되도록, 배선 인터포저(400)의 상면에 적어도 하나의 로직 반도체 칩(100)을 부착할 수 있다.
배선 인터포저(400)와 로직 반도체 칩(100) 사이에는 제2 언더필층(170)을 형성할 수 있다. 제2 언더필층(170)은 복수의 제2 인터포저 연결 단자(150)를 감싸며 배선 인터포저(400)와 로직 반도체 칩(100) 사이를 채우도록 형성할 수 있다.
도 2f를 참조하면, 배선 인터포저(400)의 상면 상에 적어도 하나의 도전성 스페이서(620)를 부착한다. 적어도 하나의 도전성 스페이서(620)는, 적어도 하나의 메모리 반도체 구조체(200)와 수직 방향으로 중첩되도록 배선 인터포저(400)의 상면 상에 부착될 수 있다.
일부 실시 예에서, 도전성 스페이서(620)의 하면에 스페이서 접착층(610)을 부착한 후, 스페이서 접착층(610)이 배선 인터포저(400)의 상면에 접하도록 도전성 스페이서(620)를 배선 인터포저(400)의 상면 상에 부착할 수 있다.
일부 실시 예에서, 적어도 하나의 도전성 스페이서(620)의 상면이 적어도 하나의 로직 반도체 칩(100)의 상면과 대체로 동일한 수직 레벨에 위치하도록, 적어도 하나의 도전성 스페이서(620)는 배선 인터포저(400)의 상면 상에 부착될 수 있다.
도 2g를 참조하면, 패키지 기판(300)을 준비한다. 패키지 기판(300)은 적층된 복수의 베이스층(310), 및 기판 배선층(320)을 포함하도록 형성될 수 있다. 패키지 기판(300)은 적어도 하나의 기판 캐비티(300C)를 가질 수 있다. 적어도 하나의 기판 캐비티(300C)는 패키지 기판(300)의 상면으로부터 내부로 연장되도록 형성될 수 있다.
도 2h를 참조하면, 도 2f의 결과물, 즉, 상면과 하면에 적어도 하나의 로직 반도체 칩(100)과 적어도 하나의 메모리 반도체 구조체(200)가 부착된 배선 인터포저(400)를 패키지 기판(300) 상에 부착한다.
배선 인터포저(400)는, 하면에 부착된 적어도 하나의 메모리 반도체 구조체(200)의 일부분이 기판 캐비티(300C) 내에 수용되도록 패키지 기판(300) 상에 부착될 수 있다. 배선 인터포저(400)는, 복수의 제3 인터포저 연결 단자(450)의 상단과 하단이 복수의 인터포저 기판 패드(434P)와 복수의 상면 기판 패드(320P1)에 접속되며, 패키지 기판(300) 상에 부착될 수 있다. 배선 인터포저(400)와 패키지 기판(300)은 복수의 제3 인터포저 연결 단자(450)를 사이에 가지며 이격될 수 있다.
도 2i를 참조하면, 배선 인터포저(400)를 패키지 기판(300) 상에 부착한 후, 기판 캐비티(300C)를 채우는 충전 언더필층(350)을 형성할 수 있다. 충전 언더필층(350)은 기판 캐비티(300C)를 채우고, 복수의 제3 인터포저 연결 단자(450)를 감싸며 패키지 기판(300)과 배선 인터포저(400) 사이의 공간을 채우도록 형성될 수 있다.
도 2j를 참조하면, 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620) 상에 방열 부재(720)를 부착한다. 방열 부재(720)는 적어도 하나의 로직 반도체 칩(100) 상 및 적어도 하나의 도전성 스페이서(620) 상에 걸쳐서 배치되도록 부착될 수 있다. 일부 실시 예에서, 방열 부재(720)의 하면을 덮는 열전도 물질층(710)을 형성한 후, 적어도 하나의 로직 반도체 칩(100)과 방열 부재(720) 사이 및 적어도 하나의 도전성 스페이서(620)와 방열 부재(720) 사이에 열전도 물질층(710)이 개재되도록, 적어도 하나의 로직 반도체 칩(100) 및 적어도 하나의 도전성 스페이서(620) 상에 방열 부재(720)를 부착할 수 있다.
이후, 도 1에 보인 것과 같이 복수의 하면 기판 패드(320P2)에 복수의 외부 연결 단자(500)를 부착하여, 반도체 패키지(1000)를 형성할 수 있다.
도 3은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 3에서 도 1과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1과 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 반도체 패키지(1002)는 패키지 기판(300a), 패키지 기판(300a) 상이 배치되는 배선 인터포저(400), 배선 인터포저(400)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200)를 포함한다.
패키지 기판(300a)은, 상면으로부터 내부로 연장되는 적어도 하나의 기판 캐비티(300Ca)를 가질 수 있다. 적어도 하나의 기판 캐비티(300Ca)는 패키지 기판(300a)의 상면으로부터 패키지 기판(300a)의 하면을 향하여 연장될 수 있다. 기판 캐비티(300Ca)는 상부 프리프레그층(314H)을 관통할 수 있다. 예를 들면, 기판 캐비티(300Ca)의 저면에는 상부 프리프레그층(314H)의 부분이 노출되지 않을 수 있다. 일부 실시 예에서, 패키지 기판(300a)이 코어층(312)의 상면에 적층된 복수의 상부 프리프레그층(314H)을 포함하는 경우, 기판 캐비티(300Ca)는 복수의 상부 프리프레그층(314H)을 모두 관통하되, 코어층(312)은 관통하지 않을 수 있다.
기판 캐비티(300Ca)의 저면에는 복수의 배선 패턴(322) 중 일부인 그라운드 배선 패턴(322G)이 노출될 수 있다. 일부 실시 예에서, 그라운드 배선 패턴(322G)이 기판 캐비티(300Ca)의 저면에서 코어층(312)의 상면을 모두 덮어, 기판 캐비티(300Ca)의 저면에는 그라운드 배선 패턴(322G)만이 노출될 수 있다. 예를 들면, 그라운드 배선 패턴(322G)에는 그라운드가 제공될 수 있다. 일부 실시 예에서, 그라운드 배선 패턴(322G)은, 패키지 기판(300a)에 기판 캐비티(300Ca)를 형성할 때 식각 정지막의 기능을 수행할 수 있다. 다른 일부 실시 예에서, 기판 캐비티(300Ca)의 저면에는 도 4에 보인 것과 같이 그라운드 배선 패턴(322G) 및 코어층(312)의 부분이 함께 노출될 수도 있다.
기판 캐비티(300Ca)는 패키지 기판(300a)의 상면과 기판 캐비티(300Ca)의 저면 사이에서 캐비티 깊이(DTa)를 가질 수 있다. 캐비티 깊이(DTa)는 제3 두께(T3)의 1/2보다 작은 값을 가질 수 있다.
기판 캐비티(300Ca) 내에는 메모리 반도체 구조체(200)가 수용될 수 있다. 예를 들면, 메모리 반도체 구조체(200) 중 배선 인터포저(400)에 인접하는 일부분은 기판 캐비티(300Ca) 내에 수용되지 않고, 나머지 부분은 기판 캐비티(300Ca) 내에 수용될 수 있다. 충전 언더필층(350)은 기판 캐비티(300Ca)를 채울 수 있다. 메모리 반도체 구조체(200)는, 기판 캐비티(300Ca)의 내측면 및 저면과 이격되도록 기판 캐비티(300Ca) 내에 수용될 수 있다. 충전 언더필층(350)은 메모리 반도체 구조체(200)와 기판 캐비티(300Ca)의 내측면 사이, 및 메모리 반도체 구조체(200)와 기판 캐비티(300Ca)의 저면 사이를 채울 수 있다. 충전 언더필층(350)은 복수의 제3 인터포저 연결 단자(450)를 감싸며 패키지 기판(300a)과 배선 인터포저(400) 사이의 공간을 채울 수 있다.
도 4는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 4에서 도 1 및 도 3과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1 및 도 3과 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 반도체 패키지(1004)는 패키지 기판(300a), 패키지 기판(300a) 상이 배치되는 배선 인터포저(400), 배선 인터포저(400)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200)를 포함한다.
패키지 기판(300a)은, 상면으로부터 내부로 연장되는 적어도 하나의 기판 캐비티(300Ca)를 가질 수 있다. 일부 실시 예에서, 기판 캐비티(300Ca)의 저면에는 그라운드 배선 패턴(322G) 및 코어층(312)의 부분이 함께 노출될 수 있다. 예를 들면, 기판 캐비티(300C)의 저면은, 코어층(312)의 상면과 동일한 수직 레벨에 위치할 수 있다. 다른 일부 실시 예에서, 기판 캐비티(300Ca)의 저면에는 도 3에 보인 것과 같이 그라운드 배선 패턴(322G)만이 노출될 수도 있다.
기판 캐비티(300Ca) 내에는 메모리 반도체 구조체(200)가 수용될 수 있다. 예를 들면, 메모리 반도체 구조체(200) 중 배선 인터포저(400)에 인접하는 일부분은 기판 캐비티(300Ca) 내에 수용되지 않고, 나머지 부분은 기판 캐비티(300Ca) 내에 수용될 수 있다. 메모리 반도체 구조체(200)는 기판 캐비티(300Ca)의 저면과 접할 수 있다. 예를 들면, 메모리 반도체 구조체(200)의 하면, 즉 복수의 제2 반도체 칩(260) 중, 제1 반도체 칩(210)으로부터 가장 멀리 배치되는 최하단에 위치하는 제2 반도체 칩(260H)의 비활성면은, 기판 캐비티(300Ca)의 저면에 위치하는 그라운드 배선 패턴(322G)과 접할 수 있다. 충전 언더필층(350)은 기판 캐비티(300Ca)를 채울 수 있다. 메모리 반도체 구조체(200)는, 기판 캐비티(300Ca)의 내측면과 이격되도록 기판 캐비티(300Ca) 내에 수용될 수 있다. 충전 언더필층(350)은 메모리 반도체 구조체(200)와 기판 캐비티(300Ca)의 내측면 사이를 채울 수 있다. 충전 언더필층(350)은 복수의 제3 인터포저 연결 단자(450)를 감싸며 패키지 기판(300a)과 배선 인터포저(400) 사이의 공간을 채울 수 있다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 5에서 도 1과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1과 중복되는 내용은 생략될 수 있다.
도 5를 참조하면, 반도체 패키지(1006)는 패키지 기판(300), 패키지 기판(300) 상이 배치되는 배선 인터포저(400a), 배선 인터포저(400a)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400a)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200a)를 포함한다. 적어도 하나의 메모리 반도체 구조체(200a)는 제1 반도체 칩(210a)과 복수의 제2 반도체 칩(260)을 포함하는 적층 구조체일 수 있다.
제1 반도체 칩(210a)은 도 1에 보인 제1 반도체 칩(210)과 달리, 복수의 전면 더미 패드(242D)를 더 포함할 수 있다. 복수의 전면 더미 패드(242D) 각각은, 복수의 제1 전면 연결 패드(242)와 수평 방향으로 이격되도록 제1 기판(220)의 제1 활성면상에 배치될 수 있다. 일부 실시 예에서, 복수의 전면 더미 패드(242D)는 복수의 제1 관통 전극(230)과 연결되지 않을 수 있다.
배선 인터포저(400a)는 도 1에 보인 배선 인터포저(400)와 달리, 복수의 인터포저 더미 하면 패드(434D), 및 복수의 인터포저 더미 하면 패드(434D)와 연결되는 인터포저 더미 배선층(420D)을 더 포함할 수 있다. 복수의 인터포저 더미 하면 패드(434D) 각각은, 복수의 인터포저 하면 패드(434)와 수평 방향으로 이격되도록 인터포저 베이스층(410)의 하면에 배치될 수 있다.
복수의 더미 인터포저 연결 단자(205D)는, 복수의 인터포저 더미 하면 패드(434D)와 복수의 전면 더미 패드(242D) 사이에 개재되어, 메모리 반도체 구조체(200a)와 배선 인터포저(400a)를 열적으로 연결할 수 있다. 일부 실시 예에서, 배선 인터포저(400a)는 복수의 인터포저 상면 패드(432)와 수평 방향으로 이격되도록 인터포저 베이스층(410)의 상면에 배치되고, 인터포저 더미 배선층(420D)과 연결되는 복수의 인터포저 더미 상면 패드를 더 포함할 수 있다.
본 발명에 따른 반도체 패키지(1006)는, 제1 반도체 칩(210a)에서 발생한 열은, 복수의 전면 더미 패드(242D), 복수의 더미 인터포저 연결 단자(205D), 복수의 인터포저 더미 하면 패드(434D), 및 인터포저 더미 배선층(420D)을 통하여, 도전성 스페이서(620)에 전달될 수 있어, 방열 특성이 향상될 수 있다.
도 6은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 6에서 도 1과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1과 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 반도체 패키지(2000)는 패키지 기판(300b), 패키지 기판(300b) 상이 배치되는 배선 인터포저(400), 배선 인터포저(400)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200)를 포함한다.
패키지 기판(300b)은, 상면으로부터 내부로 연장되는 적어도 하나의 기판 캐비티(300Cb)를 가질 수 있다. 일부 실시 예에서, 적어도 하나의 기판 캐비티(300Cb)의 일부분은 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다.
기판 캐비티(300Cb) 내에는 메모리 반도체 구조체(200)가 수용될 수 있다. 예를 들면, 메모리 반도체 구조체(200) 중 배선 인터포저(400)에 인접하는 일부분은 기판 캐비티(300Cb) 내에 수용되지 않고, 나머지 부분은 기판 캐비티(300Cb) 내에 수용될 수 있다. 충전 언더필층(350)은 기판 캐비티(300Cb)를 채울 수 있다.
일부 실시 예에서, 적어도 하나의 메모리 반도체 구조체(200)의 일부분은 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 예를 들면, 메모리 반도체 구조체(200)가 포함하는 제1 반도체 칩(210)의 일부분은 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 적어도 하나의 메모리 반도체 구조체(200)의 다른 일부분은, 적어도 하나의 도전성 스페이서(620)와 수직 방향으로 중첩될 수 있다.
본 발명에 따른 반도체 패키지(2000)는 로직 반도체 칩(100)과 메모리 반도체 구조체(200) 각각의 일부분이 수직 방향으로 중첩될 수 있어, 반도체 패키지(2000)의 수평 면적 및 부피가 감소될 수 있다.
도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 7에서 도 1과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1과 중복되는 내용은 생략될 수 있다.
도 7을 참조하면, 반도체 패키지(2002)는 패키지 기판(300c), 패키지 기판(300c) 상이 배치되는 배선 인터포저(400), 배선 인터포저(400)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200)를 포함한다.
패키지 기판(300c)은, 상면으로부터 내부로 연장되는 적어도 하나의 기판 캐비티(300Cc)를 가질 수 있다. 일부 실시 예에서, 적어도 하나의 기판 캐비티(300Cc)의 일부분은 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다.
기판 캐비티(300Cc) 내에는 메모리 반도체 구조체(200)가 수용될 수 있다. 예를 들면, 메모리 반도체 구조체(200) 중 배선 인터포저(400)에 인접하는 일부분은 기판 캐비티(300Cc) 내에 수용되지 않고, 나머지 부분은 기판 캐비티(300Cc) 내에 수용될 수 있다. 충전 언더필층(350)은 기판 캐비티(300Cc)를 채울 수 있다.
일부 실시 예에서, 적어도 하나의 메모리 반도체 구조체(200)의 일부분은 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 예를 들면, 메모리 반도체 구조체(200)가 포함하는 제1 반도체 칩(210)의 일부분 및 복수의 제2 반도체 칩(260) 각각의 일부분은 적어도 하나의 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 적어도 하나의 메모리 반도체 구조체(200)의 다른 일부분은, 적어도 하나의 도전성 스페이서(620)와 수직 방향으로 중첩될 수 있다.
일부 실시 예에서, 제1 반도체 칩(210)의 복수의 제1 전면 연결 패드(242) 중 적어도 일부개는 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다. 도 7에는 하나의 메모리 반도체 구조체(200)의 복수의 제1 전면 연결 패드(242) 중 하나의 제1 전면 연결 패드(242)가, 로직 반도체 칩(100)과 수직 방향으로 중첩되는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 하나의 메모리 반도체 구조체(200)의 복수의 제1 전면 연결 패드(242) 모두가 로직 반도체 칩(100)과 수직 방향으로 중첩될 수 있다.
본 발명에 따른 반도체 패키지(2002)는 로직 반도체 칩(100)과 메모리 반도체 구조체(200) 각각의 일부분이 수직 방향으로 중첩될 수 있어, 반도체 패키지(2002)의 수평 면적 및 부피가 감소될 수 있다. 또한 본 발명에 따른 반도체 패키지(2002)는, 메모리 반도체 구조체(200)의 복수의 제1 전면 연결 패드(242) 중 적어도 일부개가 로직 반도체 칩(100)과 수직 방향으로 중첩되므로, 로직 반도체 칩(100)과 메모리 반도체 구조체(200) 사이의 전기적 연결 경로가 단축되어, 동작 성능이 향상될 수 있다.
도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도이다. 도 8에서 도 1과 동일한 부재 번호는 동일한 부재를 나타내며, 도 1과 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 반도체 패키지(3000)는 패키지 기판(300), 패키지 기판(300) 상이 배치되는 배선 인터포저(400), 배선 인터포저(400)의 상면에 부착되는 적어도 하나의 로직 반도체 칩(100), 및 배선 인터포저(400)의 하면에 부착되는 적어도 하나의 메모리 반도체 구조체(200b)를 포함한다.
도 8에 보인 반도체 패키지(3000)는, 도 1에 보인 반도체 패키지(1000)가 포함하는 적어도 하나의 메모리 반도체 구조체(200) 대신에, 적어도 하나의 메모리 반도체 구조체(200b)를 포함한다.
적어도 하나의 메모리 반도체 구조체(200b)는 제1 반도체 칩(210)과 복수의 제2 반도체 칩(260)을 포함하는 적층 구조체일 수 있다. 제2 반도체 칩(260)의 상면 상에는 전면 커버 절연층(262)이 배치될 수 있다. 제1 반도체 칩(210)의 하면 상에는 제1 후면 커버 절연층(214)이 배치될 수 있고, 제2 반도체 칩(260)의 하면 상에는 제2 후면 커버 절연층(264)이 배치될 수 있다. 복수의 제2 반도체 칩(260) 각각의 상면을 덮는 전면 커버 절연층(262)은 복수의 제2 전면 연결 패드(292)를 감쌀 수 있다. 제1 반도체 칩(210)의 하면을 덮는 제1 후면 커버 절연층(214)은 복수의 제1 후면 연결 패드(244)를 감쌀 수 있고, 복수의 제2 반도체 칩(260) 각각의 하면을 덮는 제2 후면 커버 절연층(264)은 복수의 제2 후면 연결 패드(294)를 감쌀 수 있다.
서로 대응되는 전면 커버 절연층(262)과 제1 후면 커버 절연층(214), 그리고 서로 대응되는 전면 커버 절연층(262)과 제2 후면 커버 절연층(264)은 공유 결합을 이루며 접합될 수 있다. 서로 대응되는 복수의 제2 전면 연결 패드(292)와 복수의 제1 후면 연결 패드(244), 그리고 서로 대응되는 제2 전면 연결 패드(292)와 복수의 복수의 제2 후면 연결 패드(294)는 서로 접하여 함유하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)되어 결합되는, 하이브리드 본딩(hybrid bonding)을 이룰 수 있다.
도 8에는 복수의 인터포저 상면 패드(432)와 복수의 제3 전면 연결 패드(120) 사이에 복수의 제2 인터포저 연결 단자(150)가 개재되고, 복수의 인터포저 칩 패드(434H)와 복수의 제1 전면 연결 패드(242) 사이에 복수의 제1 인터포저 연결 단자(205)가 개재된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 인터포저 상면 패드(432)와 복수의 제3 전면 연결 패드(120)는 서로 접하여 확산 본딩되어 결합되는, 하이브리드 본딩을 이루어질 수 있다. 예를 들면, 복수의 인터포저 칩 패드(434H)와 복수의 제1 전면 연결 패드(242)는 서로 접하여 확산 본딩되어 결합되는, 하이브리드 본딩을 이루어질 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1000, 1002, 1004, 1006, 2000, 2002, 3000 : 반도체 패키지, 100 : 로직 반도체 칩, 200, 200a, 200b : 메모리 반도체 구조체, 210, 210a : 제1 반도체 칩, 260 : 제2 반도체 칩, 300, 300a, 300b, 300c : 패키지 기판, 300C, 300Ca, 300Cb, 300Cc : 기판 캐비티, 400, 400a : 배선 인터포저

Claims (10)

  1. 상면으로부터 내부로 연장되는 기판 캐비티를 가지는 패키지 기판;
    상기 패키지 기판 상에 부착되는 배선 인터포저;
    상기 배선 인터포저의 하면 상에 부착되며, 적어도 일부분이 상기 기판 캐비티 내에 수용되는 메모리 반도체 구조체;
    상기 배선 인터포저의 상면 상에 부착되는 로직 반도체 칩;
    상기 로직 반도체 칩과 수평 방향으로 이격되며 상기 배선 인터포저의 상면 상에 부착되고, 상기 메모리 반도체 구조체의 일부분과 수직 방향으로 중첩되는 도전성 스페이서; 및
    상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재;를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 패키지 기판의 상면과 상기 기판 캐비티의 저면 사이의 캐비티 깊이는, 상기 패키지 기판의 두께의 1/2보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 메모리 반도체 구조체는, 상기 도전성 스페이서와 상기 수직 방향으로 모두 중첩되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 배선 인터포저는, 상기 배선 인터포저의 하면에 배치되며 복수의 인터포저 칩 패드 및 복수의 인터포저 기판 패드를 포함하는 복수의 인터포저 하면 패드, 상기 배선 인터포저의 상면에 배치되는 복수의 인터포저 상면 패드, 그리고 상기 복수의 인터포저 하면 패드와 상기 복수의 인터포저 상면 패드 사이를 전기적으로 연결하는 인터포저 배선층을 포함하고,
    상기 적어도 하나의 메모리 반도체 구조체는, 상기 복수의 인터포저 칩 패드와 전기적으로 연결되는 복수의 제1 전면 연결 패드를 포함하고,
    상기 적어도 하나의 로직 반도체 칩은, 복수의 인터포저 상면 패드와 전기적으로 연결되는 복수의 제2 전면 연결 패드를 포함하고,
    상기 패키지 기판은, 상기 복수의 인터포저 기판 패드와 전기적으로 연결되며, 상기 복수의 제1 전면 연결 패드보다 낮은 수직 레벨에 위치하는 복수의 상면 기판 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 복수의 인터포저 칩 패드와 상기 복수의 제1 전면 연결 패드 사이에 개재되는 복수의 제1 인터포저 연결 단자; 및
    상기 복수의 인터포저 기판 패드와 상기 복수의 상면 기판 패드 사이에 개재되며 상기 복수의 제1 인터포저 연결 단자의 높이보다 큰 높이를 가지는 복수의 제2 인터포저 연결 단자;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 상면으로부터 내부로 연장되는 기판 캐비티를 가지는 패키지 기판;
    상기 패키지 기판 상에 부착되는 배선 인터포저;
    상기 배선 인터포저의 하면 상에 부착되며, 적어도 일부분이 상기 기판 캐비티 내에 수용되는 메모리 반도체 구조체;
    상기 기판 캐비티와 수직 방향으로 중첩되지 않도록 상기 배선 인터포저의 상면 상에 부착되는 로직 반도체 칩;
    상기 메모리 반도체 구조체가 상기 수직 방향으로 모두 중첩되도록, 상기 배선 인터포저의 상면 상에 상기 로직 반도체 칩과 수평 방향으로 이격되며 부착되는 도전성 스페이서; 및
    상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재;를 포함하고,
    상기 패키지 기판의 상면과 상기 기판 캐비티의 저면 사이의 캐비티 깊이는, 상기 패키지 기판의 두께의 1/2보다 작은 값을 가지는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 패키지 기판은, 적층된 복수의 베이스층, 상기 복수의 베이스층 각각의 상면 및 하면에 배치되는 복수의 배선 패턴, 그리고 상기 복수의 베이스층 중 적어도 하나의 베이스층을 관통하여 상기 복수의 배선 패턴 중 서로 다른 수직 레벨에 위치하는 배선 패턴들 사이를 전기적으로 연결하는 복수의 배선 비아를 포함하고,
    상기 복수의 베이스층은, 코어층, 상기 코어층의 상면 상에 적층되는 상부 프리프레그층, 및 상기 코어층의 하면 상에 적층되는 하부 프리프레그층을 포함하고,
    상기 기판 캐비티는, 상기 상부 프리프레그층의 적어도 일부분을 관통하고,
    상기 기판 캐비티의 저면은, 상기 코어층의 상면과 같은 수직 레벨에 위치하거나 높은 수직 레벨에 위치하고,
    상기 상부 프리프레그층 및 상기 하부 프리프레그층 각각의 두께는, 상기 코어층의 두께보다 작은 것을 특징으로 하는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 방열 부재의 수평 면적은, 상기 로직 반도체 칩 및 상기 도전성 스페이서가 차지하는 풋프린트보다 큰 것을 특징으로 하는 반도체 패키지.
  9. 제6 항에 있어서,
    상기 패키지 기판의 상면은, 상기 메모리 반도체 구조체의 상면보다 낮은 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  10. 상면으로부터 내부로 연장되는 기판 캐비티를 가지고, 상기 상면에 복수의 상면 기판 패드가 배치되는 패키지 기판;
    상기 패키지 기판 상에 부착되며, 복수의 인터포저 칩 패드 및 복수의 인터포저 기판 패드를 포함하며 하면에 배치되는 복수의 인터포저 하면 패드, 상면에 배치되는 복수의 인터포저 상면 패드, 그리고 상기 복수의 인터포저 하면 패드와 상기 복수의 인터포저 상면 패드 사이를 전기적으로 연결하는 인터포저 배선층을 포함하는 배선 인터포저;
    상기 배선 인터포저의 하면 상에 부착되며, 적어도 일부분이 상기 기판 캐비티 내에 수용되고, 상기 복수의 인터포저 칩 패드와 전기적으로 연결되며 상기 복수의 상면 기판 패드보다 높은 수직 레벨에 위치하는 복수의 제1 전면 연결 패드를 포함하는 메모리 반도체 구조체;
    상기 배선 인터포저의 상면 상에 부착되고, 상기 복수의 인터포저 상면 패드와 전기적으로 연결되는 복수의 제2 전면 연결 패드를 포함하는 로직 반도체 칩;
    상기 메모리 반도체 구조체의 적어도 일부분이 수직 방향으로 모두 중첩되도록, 상기 배선 인터포저의 상면 상에 상기 로직 반도체 칩과 수평 방향으로 이격되며 부착되는 도전성 스페이서;
    상기 로직 반도체 칩 상 및 상기 도전성 스페이서 상에 걸쳐서 배치되는 방열 부재;
    상기 복수의 인터포저 기판 패드와 상기 복수의 상면 기판 패드 사이에 개재되는 복수의 인터포저 연결 단자; 및
    상기 기판 캐비티를 채우고, 상기 복수의 인터포저 연결 단자를 감싸며 상기 패키지 기판과 상기 배선 인터포저 사이의 공간을 채우는 충전 언더필층;을 포함하는 반도체 패키지.
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