KR20220041430A - Ubm층을 가지는 팬 아웃 반도체 패키지 - Google Patents

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insulating layer
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Abstract

본 발명에 따른 팬 아웃 반도체 패키지는, 지지 배선 도전 구조물, 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층, 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층 및 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 UBM층을 포함하는 지지 배선 구조체 및 상기 지지 배선 구조체 상의 반도체 칩을 포함하며, 상기 UBM층은, 몸체부 및 몸체부로부터 돌출되며 상기 리세스 영역 내에 배치되는 돌출부로 이루어진다.

Description

UBM층을 가지는 팬 아웃 반도체 패키지{Fan out semiconductor package having a under-bump metal}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 UBM층을 가지는 팬 아웃 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다.
따라서 입출력(I/O)을 위한 연결 단자들의 개수가 증가한 고집적화된 반도체 칩을 위하여 연결 신뢰성이 확보된 연결 단자들을 가지는 반도체 패키지가 고안되고 있으며, 예를 들면, 연결 단자들 사이의 간섭이 방지하기 위하여, 연결 단자들 사이의 간격을 증가시킨 팬 아웃 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 연결 단자들의 연결 신뢰성이 확보될 수 있는 UBM층을 가지는 팬 아웃 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 팬 아웃 반도체 패키지를 제공한다.
본 발명에 따른 팬 아웃 반도체 패키지는, 지지 배선 도전 구조물; 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층; 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층; 및 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 UBM층;을 포함하는 지지 배선 구조체; 및 상기 지지 배선 구조체 상의 반도체 칩;을 포함하며, 상기 UBM층은, 몸체부; 및 몸체부로부터 돌출되며 상기 리세스 영역 내에 배치되는 돌출부로 이루어진다.
본 발명에 따른 팬 아웃 반도체 패키지는, 지지 배선 도전 구조물; 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층; 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층; 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 몸체부, 및 상기 몸체부로부터 돌출되며 상기 리세스 영역 내에 상기 제1 지지 배선 절연층의 하면으로부터 외측으로 돌출되지 않으며 배치되어 상기 제1 지지 배선 절연층과 이격되고 상기 몸체부 상에 배치되는 연결 단자에 의하여 감싸지는 적어도 하나의 돌출부로 이루어지고, 상기 패드층과 일체를 이루는 UBM층; 및 상기 패드층의 하면과 상기 제1 지지 배선 절연층 사이로부터 상기 몸체부의 측면과 상기 제1 지지 배선층 사이까지 연장되도록 배치되는 배리어 도전층;을 포함하는 지지 배선 구조체; 및 상기 지지 배선 구조체 상에 배치되며, 상기 지지 배선 구조체의 수평 폭 및 수평 면적 각각보다 작은 값의 수평 폭 및 수평 면적을 가지는 반도체 칩;을 포함한다.
본 발명에 따른 팬 아웃 반도체 패키지는, 지지 배선 도전 구조물; 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층; 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층; 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 몸체부, 및 상기 몸체부로부터 돌출되며 상기 리세스 영역 내에 상기 제1 지지 배선 절연층의 하면으로부터 외측으로 돌출되지 않으며 배치되어 상기 제1 지지 배선 절연층과 이격되는 적어도 하나의 돌출부로 이루어지고, 상기 패드층과 일체를 이루는 UBM층; 및 상기 패드층의 하면과 상기 제1 지지 배선 절연층 사이로부터 상기 몸체부의 측면과 상기 제1 지지 배선층 사이까지 상기 돌출부의 표면은 덮지 않도록 연장되는 배리어 도전층;을 포함하는 재배선 인터포저; 상기 재배선 인터포저 상에 수평 방향으로 서로 이격되며 실장되어 상기 지지 배선 도전 구조물과 전기적으로 연결되고, 제1 서브 반도체 칩 및 복수의 제2 서브 반도체 칩이 수직 방향을 따라서 적층된 제1 반도체 칩, 및 제2 반도체 칩; 상기 재배선 인터포저 상에서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 몰딩층; 상기 UBM층의 상기 몸체부 상에서 상기 돌출부를 감싸며 일부분이 상기 리세스 영역 내에 배치되는 연결 단자; 및 상기 연결 단자와 연결되도록 상기 재배선 인터포저가 실장되는 메인 보드;을 포함한다.
본 발명에 따른 팬 아웃 반도체 패키지는, 연결 단자가 UBM층의 몸체부 상에서 돌출부를 감싸므로, 연결 단자와 UBM층의 접합 면적이 증가하여, 연결 신뢰성이 향상될 수 있다. 또한 연결 단자의 일부분은 지지 배선 절연층의 리세스 영역 내에 배치되므로, 리세스 영역을 한정하는 지지 배선 절연층의 부분은, 연결 단자를 형성하는 솔더링 과정에서 연결 단자를 이루는 솔더가 주위로 흘러가는 것이 방지하는 댐 기능을 수행할 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지의 단면도이다.
도 2a 내지 도 2n은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는, 연결 단자가 부착되는 UBM층을 제조하는 방법을 나타내는 단면도들이다.
도 3a 및 도 3b는 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는 UBM층을 나타내는 평면도들이다.
도 4a 내지 도 4m은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는, 연결 단자가 부착되는 UBM층을 제조하는 방법을 나타내는 단면도들이다.
도 5a 및 도 5e는 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는 UBM층을 나타내는 평면도들이다.
도 6은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지를 포함하는 패키지 온 패키지의 단면도이다.
도 1은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지의 단면도이다.
도 1을 참조하면, 팬 아웃 반도체 패키지(1)는 지지 배선 구조체(100)가 실장되는 메인 보드(600), 지지 배선 구조체(100)에 부착되는 적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(500)을 포함할 수 있다. 적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(500)은 지지 배선 구조체(100) 상에 수평 방향으로 서로 이격되며 실장될 수 있다.
적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(500) 각각은 복수의 제1 연결 단자(240) 및 복수의 제2 연결 단자(540)에 의하여 지지 배선 구조체(100)의 지지 배선 도전 구조물(120)과 전기적으로 연결될 수 있다. 적어도 하나의 제1 반도체 칩(1000)은 복수의 제1 상면 연결 패드(222)를 가질 수 있고, 제2 반도체 칩(500)은 복수의 제2 상면 연결 패드(522)를 가질 수 있다.
지지 배선 구조체(100)는 지지 배선 절연층(110) 및 지지 배선 도전 구조물(120)을 포함할 수 있다. 지지 배선 절연층(110)은 지지 배선 도전 구조물(120)의 주위를 포위할 수 있다. 예를 들면, 지지 배선 구조체(100)는 재배선층으로 이루어지는 재배선 인터포저일 수 있다.
일부 실시 예에서, 지지 배선 구조체(100)는 적층된 복수개의 지지 배선 절연층(110)을 포함할 수 있다. 복수개의 지지 배선 절연층(110) 중 최하단의 지지 배선 절연층(110)은 리세스 영역(RS)을 가질 수 있다. 지지 배선 절연층(110)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 지지 배선 도전 구조물(120)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 지지 배선 도전 구조물(120)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 배리어 도전층 상에 구리 또는 구리의 합금이 적층되어 형성될 수 있다.
지지 배선 도전 구조물(120)은, 지지 배선 절연층(110)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 지지 배선 라인 패턴(122), 및 지지 배선 절연층(110)을 관통하여 복수의 지지 배선 라인 패턴(122) 중 일부와 각각 접하여 연결되는 복수의 지지 배선 비아(124)를 포함할 수 있다. 일부 실시예에서, 복수의 지지 배선 라인 패턴(122) 중 적어도 일부는 복수의 지지 배선 비아(124) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 지지 배선 라인 패턴(122)과 지지 배선 라인 패턴(122)의 하면과 접하는 지지 배선 비아(124)는 일체를 이를 수 있다. 일부 실시 예에서, 배선 라인 패턴(122)은 지지 배선 비아(124)와 접하는 부분의 상면이 다른 부분에 비하여 상대적으로 오목한 형상을 가질 수 있다.
일부 실시예에서, 복수의 지지 배선 비아(124) 각각은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 지지 배선 비아(124) 각각은 적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(500)으로부터 멀어지면서 수평 폭이 좁아질 수 있다.
지지 배선 구조체(100)의 상면 및 하면에는 복수의 상면 패드(132) 및 복수의 하면 패드(134)가 배치될 수 있다. 지지 배선 도전 구조물(120)은 복수의 상면 패드(132)와 복수의 하면 패드(134)를 전기적으로 연결할 수 있다. 일부 실시 예에서, 지지 배선 도전 구조물(120)은 복수의 상면 패드(132) 중 일부와 다른 일부 사이를 전기적으로 연결할 수 있다.
일부 실시 예에서, 복수의 상면 패드(132)는 지지 배선 도전 구조물(120)과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 복수의 상면 패드(132) 각각은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 구리 또는 구리의 합금이 적층되어 형성될 수 있다. 일부 실시 예에서, 상면 패드(132)는 최상단의 지지 배선 라인 패턴(122) 상에 적층될 수 있다. 다른 일부 실시 예에서, 상면 패드(132)는 최상단의 지지 배선 라인 패턴(122)의 일부분일 수 있다.
복수의 하면 패드(134) 상에는 복수의 UBM층(140)이 배치될 수 있다. 복수의 하면 패드(134) 각각의 하면에는 하나의 UBM층(140)이 배치될 수 있다. 일부 실시 예에서, 복수의 하면 패드(132), 및 복수의 UBM층(140)은 지지 배선 도전 구조물(120)과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 복수의 하면 패드(132), 및 복수의 UBM층(140) 각각은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 구리 또는 구리의 합금이 적층되어 형성될 수 있다. 복수의 UBM층(140) 각각은 몸체부(142) 및 몸체부(142)로부터 돌출되는 돌출부(144)로 이루어질 수 있다.
하나의 하면 패드(134) 및 하나의 하면 패드(134)의 하면 상에 배치되는 하나의 UBM층(140)은 일체로 이룰 수 있다. 지지 배선 구조체(100)가 가지는 적층된 복수개의 지지 배선 절연층(110) 중 최하단의 지지 배선 절연층(110)은 UBM층(140)을 포위할 수 있고, 차하단의 지지 배선 절연층(110)은 하면 패드(134)를 포위할 수 있다. 하면 패드(134)의 상면의 일부분과 측면은 지지 배선 절연층(110)이 덮을 수 있다. UBM층(140)의 몸체부(142)의 측면은 지지 배선 절연층(110)이 덮을 수 있고, 돌출부(144)는 지지 배선 절연층(110)의 리세스 영역(RS) 내에 배치되어, 지지 배선 절연층(110)과 접하지 않고 이격될 수 있다. 돌출부(144)는 지지 배선 절연층(110)의 하면으로부터 외측으로 돌출되지 않을 수 있다. 하면 패드(134) 및 UBM층(140)에 대해서는 도 2a 내지 도 3b, 그리고 도 4a 내지 도 5e를 통하여 자세히 설명하도록 한다.
지지 배선 구조체(100)의 복수의 상면 패드(132) 중 일부개와 적어도 하나의 제1 반도체 칩(1000)의 복수의 제1 상면 연결 패드(222) 사이에는 복수의 제1 연결 단자(240)가 배치되어, 지지 배선 구조체(100)와 적어도 하나의 제1 반도체 칩(1000)을 전기적으로 연결할 수 있고, 지지 배선 구조체(100)의 복수의 상면 패드(132) 중 다른 일부개와 제2 반도체 칩(500)의 복수의 제2 상면 연결 패드(522) 사이에는 복수의 제2 연결 단자(540)가 배치되어, 지지 배선 구조체(100)와 제2 반도체 칩(500)을 전기적으로 연결할 수 있다.
일부 실시 예에서, 복수의 제1 연결 단자(240) 및 복수의 제2 연결 단자(540) 각각은 솔더 볼 또는 범프일 수 있다. 예를 들면, 복수의 제1 연결 단자(240) 및 복수의 제2 연결 단자(540) 각각은 도전성 필러 및 상기 도전성 필러 상의 도전성 캡으로 이루어질 수 있다. 상기 도전성 필라는, 구리, 니켈, 스테인리스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금으로 이루어질 수 있다. 상기 도전성 캡은, 은(Ag), 주석(Sn), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있다 예를 들면, 상기 도전성 캡은 SnAg로 이루어질 수 있다.
제1 반도체 칩(1000)은 제1 서브 반도체 칩(200) 및 복수의 제2 서브 반도체 칩(300)을 포함한다. 도 1에는 제1 반도체 칩(1000)이 4개의 제2 서브 반도체 칩(300)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 반도체 칩(1000)은 2개 이상의 제2 서브 반도체 칩(300)을 포함할 수 있다. 일부 실시 예에서, 제1 반도체 칩(1000)은 4의 배수 개의 제2 서브 반도체 칩(300)을 포함할 수 있다. 복수의 제2 서브 반도체 칩(300)은 제1 서브 반도체 칩(200) 상에 수직 방향을 따라서 순차적으로 적층될 수 있다. 제1 서브 반도체 칩(200) 및 복수의 제2 서브 반도체 칩(300) 각각은 활성면이 하측을 향하면서 순차적으로 적층될 수 있다.
제1 서브 반도체 칩(200)은 활성면에 제1 반도체 소자(212)가 형성된 제1 반도체 기판(210), 제1 반도체 기판(210)의 활성면과 비활성면에 각각 배치되는 제1 상면 연결 패드(222)와 제1 하면 연결 패드(224), 및 제1 반도체 기판(210)의 적어도 일부분을 관통하여 제1 상면 연결 패드(222)와 제1 하면 연결 패드(224)를 전기적으로 연결하는 제1 관통 전극(230)을 포함한다.
제1 반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
본 명세서에서 제1 반도체 기판(210)과 같은 반도체 기판의 상면 및 하면은, 각각 반도체 기판의 활성면 측 및 비활성면 측을 지칭한다. 즉, 최종 제품에서 반도체 기판의 활성면이 비활성면보다 하측에 위치하는 경우에도, 본 명세서에서는 반도체 기판의 활성면 측을 반도체 기판의 상면이라 지칭하고, 반도체 기판의 비활성면 측을 하면이라 지칭한다. 또한, 반도체 기판의 활성면에 배치되는 구성 요소 및 비활성면에 배치되는 구성 요소 각각에도 상면 및 하면이라는 용어가 사용될 수 있다.
제1 반도체 기판(210)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 제1 반도체 소자(212)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(210)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(212)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(210)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시 예에서, 제1 서브 반도체 칩(200)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하는 버퍼 칩일 수 있다. 일부 실시 예에서, 제1 서브 반도체 칩(200)은 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩일 수 있다. 제1 서브 반도체 칩(200)이 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩인 경우, 제1 서브 반도체 칩(200)은 마스터 칩이라 호칭하고, HBM DRAM 반도체 칩은 슬레이브 칩이라 호칭할 수 있다.
제2 서브 반도체 칩(300)은 활성면에 제2 반도체 소자(312)가 형성된 제2 반도체 기판(310), 제2 반도체 기판(310)의 활성면과 비활성면에 각각 배치되는 복수의 내부 상면 연결 패드(322)와 복수의 내부 하면 연결 패드(324), 및 제2 반도체 기판(310)의 적어도 일부분을 관통하여 복수의 내부 상면 연결 패드(322)와 복수의 내부 하면 연결 패드(324)를 전기적으로 연결하는 복수의 제2 관통 전극(330)을 포함한다. 제2 반도체 기판(310), 내부 상면 연결 패드(322), 내부 하면 연결 패드(324), 및 제2 관통 전극(330) 각각은, 제1 반도체 기판(210), 제1 상면 연결 패드(222), 제1 하면 연결 패드(224), 및 제1 관통 전극(230) 각각과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
일부 실시 예에서, 제2 서브 반도체 칩(300)은 HBM DRAM 반도체 칩일 수 있다. 제1 서브 반도체 칩(200)은 마스터 칩이라 호칭하고, 제2 서브 반도체 칩(300)은 슬레이브 칩이라 호칭할 수 있다.
복수의 제2 서브 반도체 칩(300) 각각의 복수의 내부 상면 연결 패드(322) 상에는 복수의 내부 연결 단자(340)가 부착될 수 있다. 내부 연결 단자(340)는, 제1 서브 반도체 칩(200)의 제1 하면 연결 패드(224)와 복수의 제2 서브 반도체 칩(300) 중 제1 서브 반도체 칩(200)에 가장 가깝게 배치되는 최하단의 제2 서브 반도체 칩(300)의 내부 상면 연결 패드(322) 사이, 및 복수의 제2 서브 반도체 칩(300) 사이에서, 내부 하면 연결 패드(324)와 내부 상면 연결 패드(322) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 내부 연결 단자(340) 각각은 솔더 볼 또는 범프일 수 있다.
제1 서브 반도체 칩(200) 및 복수의 제2 서브 반도체 칩(300) 각각의 사이에는 절연성 접착층(380)이 개재될 수 있다. 절연성 접착층(380)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(380)은, 내부 연결 단자(340)를 감싸며 제1 서브 반도체 칩(200) 및 복수의 제2 서브 반도체 칩(300) 각각의 사이를 채울 수 있다.
일부 실시 예에서, 복수의 제2 서브 반도체 칩(300) 중, 제1 서브 반도체 칩(200)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 서브 반도체 칩(300)은 내부 하면 연결 패드(324)와 제2 관통 전극(330)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 서브 반도체 칩(300) 중, 제1 서브 반도체 칩(200)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 서브 반도체 칩(300)의 두께는, 나머지 제2 서브 반도체 칩(300)의 두께보다 큰 값을 가질 수 있다.
제1 서브 반도체 칩(200)의 폭 및 넓이는 복수의 제2 서브 반도체 칩(300) 각각의 폭 및 넓이보다 큰 값을 가질 수 있다. 제1 반도체 칩(1000)은, 제1 서브 반도체 칩(200) 상에서 복수의 제2 서브 반도체 칩(300)의 측면 및 절연성 접착층(380)의 측면을 둘러싸는 제1 몰딩층(410)을 더 포함할 수 있다. 제1 몰딩층(410)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
제2 반도체 칩(500)은 활성면에 제3 반도체 소자(512)가 형성된 제3 반도체 기판(510), 및 제3 반도체 기판(512)의 활성면에 배치되는 복수의 제2 상면 연결 패드(522)를 포함할 수 있다. 복수의 제2 상면 연결 패드(522) 상에는 복수의 제2 연결 단자(540)가 부착될 수 있다. 제3 반도체 기판(510), 제2 상면 연결 패드(522), 및 제2 연결 단자(540) 각각은 제1 반도체 기판(210), 제1 상면 연결 패드(222), 및 제1 연결 단자(140) 각각과 대체로 유사한 구성 요소인 바, 자세한 설명은 생략하도록 한다.
제2 반도체 칩(500)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
제1 반도체 칩(1000)과 지지 배선 구조체(100) 사이에는 제1 언더필층(280)이 개재될 수 있고, 제2 반도체 칩(500)과 지지 배선 구조체(100) 사이에는 제2 언더필층(580)이 개재될 수 있다. 제1 언더필층(280) 및 제2 언더필층(580)은 각각 제1 연결 단자(240) 및 제2 연결 단자(540)를 감쌀 수 있다.
팬 아웃 반도체 패키지(1)는 지지 배선 구조체(100) 상에서 제1 반도체 칩(1000) 및 제2 반도체 칩(500)의 측면을 둘러싸는 제2 몰딩층(610)을 더 포함할 수 있다. 제2 몰딩층(610)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
일부 실시 예에서 제2 몰딩층(610)은 지지 배선 구조체(100)의 상면, 및 제1 반도체 칩(1000)과 제2 반도체 칩(500) 각각의 측면을 덮되, 제1 반도체 칩(1000)과 제2 반도체 칩(500)의 상면을 덮지 않을 수 있다. 이 경우, 팬 아웃 반도체 패키지(1)는 제1 반도체 칩(1000) 및 제2 반도체 칩(500)의 상면을 덮는 방열 부재(630)를 더 포함할 수 있다. 방열 부재(630)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 일부 실시 예에서, 방열 부재(630)는 메인 보드(600)의 상면 상에서, 제1 반도체 칩(1000), 제2 반도체 칩(500), 및 지지 배선 구조체(100)를 포위할 수 있다.
또한, 팬 아웃 반도체 패키지(1)는 방열 부재(630)와, 제1 반도체 칩(1000) 및 제2 반도체 칩(500) 사이에 배치되는 열전도 소재(TIM, thermal interface material, 620)를 더 포함할 수 있다. 열전도 소재(620)는 페이스트 또는 필름 등으로 이루어질 수 있다.
복수의 UBM층(140) 상에는 복수의 연결 단자(150)가 부착될 수 있다. 복수의 연결 단자(150)는 지지 배선 구조체(100)와 메인 보드(600)를 전기적으로 연결할 수 있다. 일부 실시 예에서, 복수의 연결 단자(150)는 솔더 볼일 수 있다. 연결 단자(150)는 몸체부(142) 상에서, 돌출부(144)를 감쌀 수 있다. 연결 단자(150)의 일부분은 리세스 영역(RS) 내에 배치될 수 있다.
지지 배선 구조체(100)와 메인 보드(600) 사이에는 보드 언더필층(180)이 개재될 수 있다. 보드 언더필층(180)은 복수의 연결 단자(150)를 감쌀 수 있다.
메인 보드(600)는 베이스 보드층(610), 및 베이스 보드층(610)의 상면 및 하면에 각각 배치되는 복수의 보드 상면 패드(622) 및 복수의 보드 하면 패드(624)를 포함할 수 있다. 일부 실시 예에서, 메인 보드(600)는 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 메인 보드(600)는 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 복수의 보드 상면 패드(622) 및 복수의 보드 하면 패드(624)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 보드 상면 패드(622)에는 연결 단자(150)가 연결되고, 보드 하면 패드(624)에는 패키지 연결 단자(650)가 연결될 수 있다. 연결 단자(150)는 하면 패드(134)와 보드 상면 패드(622) 사이를 전기적으로 연결할 수 있다. 보드 하면 패드(624)에 연결되는 패키지 연결 단자(650)는 팬 아웃 반도체 패키지(1)를 외부와 연결할 수 있다.
일부 실시 예에서, 방열 부재(630)는 전자파 차폐 기능을 수행할 수 있으며, 메인 보드(600)의 복수의 보드 상면 패드(622) 중 접지가 제공되는 일부개와 연결될 수 있다.
본 발명에 따른 팬 아웃 반도체 패키지(1)는 연결 단자(150)가 UBM층(140)의 몸체부(142) 상에서 돌출부(144)를 감싸므로, 연결 단자(SB)와 UBM층(140)의 접합 면적이 증가하여, 연결 신뢰성이 향상될 수 있다. 또한 연결 단자(150)의 일부분은 지지 배선 절연층(110)의 리세스 영역(RS) 내에 배치되므로, 리세스 영역(RS)을 한정하는 지지 배선 절연층(110)의 부분은, 연결 단자(150)를 형성하는 솔더링 과정에서 연결 단자(150)를 이루는 솔더가 주위로 흘러가는 것이 방지하는 댐 기능을 수행할 수 있다.
도 2a 내지 도 2n은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는, 연결 단자가 부착되는 UBM층을 제조하는 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 캐리어 기판(10)에 부착된 이형 필름(12) 상에 제1 배리어 도전층(50a) 및 제1 씨드층(60a)을 순차적으로 형성한다. 제1 배리어 도전층(50a) 및 제1 씨드층(60a)은 스퍼터링 공정과 같은 물리 기상 증착 방법을 수행하여 형성할 수 있다.
캐리어 기판(10)은 반도체 기판, 투광성 기판, 내열성 기판일 수 있다. 일부 실시 예에서, 캐리어 기판(10)은 유리 기판일 수 있다. 다른 일부 실시 예에 있어서, 캐리어 기판(10)은 폴리이미드(polyimide, PI), 폴리(에테르에테르케톤)(poly(etheretherketone), PEEK), 폴리(에테르술폰)(poly(ethersulfone), PES), 폴리(페닐렌 설파이드)(poly(phenylene sulfide), PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있다.
이형 필름(12)은 레이저의 조사 또는 가열에 반응하여 기화됨으로써 캐리어 기판(10)이 분리 가능하도록 할 수 있는 레이저 반응층 또는 열 반응층을 포함할 수 있다. 예를 들면, 이형 필름(12)은 단일층으로 이루어지거나, 백본층(backbone layer)의 양면에 각각 부착되는 이형층(release layer)을 포함하는 다층 구조를 가질 수 있다. 상기 백본층은 예를 들면, 열가소성 폴리머(thermoplastic polymer)로 이루어질 수 있다. 상기 이형층은 예를 들면, 아크릴과 실리콘(silicone)의 혼성중합체(copolymer)로 이루어질 수 있다.
제1 배리어 도전층(50a) 및 제1 씨드층(60a) 각각은 이형 필름(12)이 부착된 캐리어 기판(10) 상을 대체로 일정한 두께로 덮도록 컨포멀(conformal)하게 형성될 수 있다. 일부 실시 예에서, 제1 배리어 도전층(50a) 및 제1 씨드층(60a) 각각은 1㎛ 이하의 두께를 가지도록 형성될 수 있다. 예를 들면, 제1 배리어 도전층(50a) 및 제1 씨드층(60a) 각각은 약 0.1㎛의 두께를 가지도록 형성될 수 있다.
제1 배리어 도전층(50a)은 제1 씨드층(60a)과 식각 선택비를 가지는 물질로 이루어질 수 있다. 제1 배리어 도전층(50a)은 티타늄(Ti), 또는 탄탈륨(Ta)과 같은 금속 또는 금속의 합금, 또는 도전성 금속 질화물로 이루어질 수 있다. 일부 실시 예에서, 제1 배리어 도전층(50a)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함할 수 있다. 제1 씨드층(60a)은 금속 또는 금속의 합금으로 이루어질 수 있다. 예를 들면, 제1 씨드층(60a)은 구리 또는 구리의 합금을 포함할 수 있다.
도 2b를 참조하면, 제1 씨드층(60a) 상에 제1 마스크 오프닝(MO1)을 가지는 제1 마스크 패턴(MK1)을 형성한다. 제1 마스크 패턴(MK1)은 예를 들면, 포토레지스트로 형성할 수 있다. 일부 실시 예에서, 제1 마스크 오프닝(MO1)은 약 20㎛ 이상의 수평 폭을 가질 수 있다.
제1 마스크 패턴(MK1)은, 제1 마스크 오프닝(MO1) 내에서 제1 씨드층(60a)의 상면에 대하여 수직 또는 수직에 가까운 측면을 가질 수 있다. 예를 들면, 제1 씨드층(60a)의 상면과 제1 마스크 오프닝(MO1) 내에서 제1 마스크 패턴(MK1)의 측면 사이의 예각은 87ㅀ 내지 90ㅀ일 수 있다. 일부 실시 예에서, 제1 마스크 패턴(MK1)이 포지티트 포토레지스트로 형성된 경우, 제1 마스크 패턴(MK1)은 제1 씨드층(60a)으로부터 멀어지며 수평 폭이 좁아지는 테이퍼드(tapered)한 형상을 가질 수 있다.
제1 마스크 패턴(MK1)은 제1 마스크 오프닝(MO1)에 의하여 한정되는 적어도 하나의 분리 마스크 패턴(SMP)을 가질 수 있다. 분리 마스크 패턴(SMP)은 제1 마스크 패턴(MK1)의 나머지 부분과 분리되도록 제1 마스크 오프닝(MO1)을 사이에 두고 이격될 수 있다.
도 2b 및 도 2c를 참조하면, 제1 마스크 오프닝(MO1) 내를 채우는 제1 도전 패턴(62a)을 형성하고, 제1 마스크 패턴(MK1)을 제거할 수 있다.
일부 실시 예에서, 제1 도전 패턴(62a)은 제1 씨드층(60a)을 이용하여 무전해 도금을 수행하여 형성할 수 있다. 제1 도전 패턴(62a)은 제1 씨드층(60a)과 동일한 물질로 이루어지거나, 제1 씨드층(60a)과 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 제1 도전 패턴(62a)은 예를 들면, 구리 또는 구리의 합금으로 이루어질 수 있다.
다른 일부 실시 예에서, 제1 도전 패턴(62a)은 물리 기상 증착 방법 또는 화학 기상 증착 방법을 수행하여 형성할 수 있다. 예를 들면, 제1 마스크 오프닝(MO1)을 가지는 제1 마스크 패턴(MK1) 상에 물리 기상 증착 방법 또는 화학 기상 증착 방법을 수행하여 도전 물질층을 증착한 후, 제1 마스크 패턴(MK1)을 제거하는 리프트-오프(lift-off) 공정을 수행하여, 제1 도전 패턴(62a)을 형성할 수 있다. 제1 도전 패턴(62a)은 상기 도전 물질층 중 제1 마스크 오프닝(MO1)을 채우는 부분일 수 있다. 제1 도전 패턴(62a)을 물리 기상 증착 방법 또는 화학 기상 증착 방법을 수행하여 형성하는 경우, 제1 씨드층(60a)은 형성하지 않고 생략될 수 있다.
제1 도전 패턴(62a)의 측면은 제1 씨드층(60a)의 상면에 대하여 수직 또는 수직에 가까운 측면을 가질 수 있다. 예를 들면, 제1 씨드층(60a)의 상면과 제1 도전 패턴(62a)의 측면 사이의 예각은 87ㅀ 내지 90ㅀ일 수 있다. 일부 실시 예에서, 제1 도전 패턴(62a)은 제1 씨드층(60a)으로부터 멀어지며 수평 폭이 넓어지는 테이퍼드(tapered)한 형상을 가질 수 있다.
제1 도전 패턴(62a)은 적어도 하나의 분리 공간(SS)을 한정할 수 있다. 적어도 하나의 분리 공간(SS)은 적어도 하나의 분리 마스크 패턴(SMP)에 대응하는 부분으로, 적어도 하나의 분리 마스크 패턴(SMP)이 제거되어 형성된 공간일 수 있다.
도 2d를 참조하면, 제1 도전 패턴(62a)이 형성된 제1 씨드층(60a) 상에 제1 오프닝(OP1)을 가지는 제1 절연층(70a)을 형성한다. 제1 절연층(70a)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
제1 절연층(70a)은 수직 방향으로 제1 도전 패턴(62a)의 일부분과 중첩되고, 제1 도전 패턴(62a)의 나머지 일부분 및 분리 공간(SS)과는 중첩되지 않을 수 있다. 제1 오프닝(OP1)의 수평 폭 및 수평 넓이는 분리 공간(SS)의 수평 폭 및 수평 넓이보다 큰 값을 가질 수 있고, 분리 공간(SS)은 수직 방향으로 제1 오프닝(OP1) 내에 모두 중첩될 수 있다. 제1 오프닝(OP1)과 분리 공간(SS)은 서로 연통될 수 있다. 제1 도전 패턴(62a) 상에서 제1 오프닝(OP1)은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
제1 절연층(70a)은 제1 도전 패턴(62a)의 상면의 일부분 및 이에 인접하는 측면의 부분을 덮을 수 있다. 제1 절연층(70a)은 제1 도전 패턴(62a)에 의하여 덮이지 않는 제1 씨드층(60a)의 상면의 일부분을 덮을 수 있다. 제1 절연층(70a)은 분리 공간(SS)의 저면에 노출되는 제1 씨드층(60a)의 상면을 부분을 덮지 않을 수 있다. 즉, 제1 절연층(70a)은 분리 공간(SS) 및 분리 공간(SS)에 인접하는 제1 도전 패턴(62a)의 일부분을 덮지 않을 수 있다.
도 2e를 참조하면, 제1 도전 패턴(62a) 및 제1 절연층(70a)이 형성된 제1 씨드층(60a) 상에 제2 배리어 도전층(50b) 및 제2 씨드층(60b)을 순차적으로 형성한다. 제2 배리어 도전층(50b) 및 제2 씨드층(60b)은 스퍼터링 공정과 같은 물리 기상 증착 방법을 수행하여 형성할 수 있다. 제2 배리어 도전층(50b) 및 제2 씨드층(60a) 각각은 제1 도전 패턴(62a), 제1 절연층(70a) 및 제1 씨드층(60a) 각각의 노출되는 표면 상을 대체로 일정한 두께로 덮도록 컨포멀하게 형성될 수 있다. 일부 실시 예에서, 제2 배리어 도전층(50b) 및 제2 씨드층(60b) 각각은 1㎛ 이하의 두께를 가지도록 형성될 수 있다. 예를 들면, 제2 배리어 도전층(50b) 및 제2 씨드층(60b) 각각은 약 0.1㎛의 두께를 가지도록 형성될 수 있다.
일부 실시 예에서, 제2 배리어 도전층(50b)은 제1 배리어 도전층(50a)과 동일한 물질로 형성할 수 있다. 일부 실시 예에서, 제2 씨드층(60b)은 제1 씨드층(60a)과 동일한 물질로 이루어질 수 있다.
제2 배리어 도전층(50b) 및 제2 씨드층(60b)은 분리 공간(SS) 내부의 저면 및 측벽, 즉 분리 공간(SS) 내에서 제1 씨드층(60a) 및 제1 도전 패턴(62a) 각각의 노출되는 표면 상을 순차적으로 덮을 수 있고, 분리 공간(SS) 외부에서 제1 도전 패턴(62a) 및 제1 절연층(70a) 각각의 노출되는 표면 상을 순차적으로 덮을 수 있다.
도 2f를 참조하면, 제2 씨드층(60b) 상에 제2 마스크 오프닝(MO2)을 가지는 제2 마스크 패턴(MK2)을 형성한다. 제2 마스크 패턴(MK2)은 예를 들면, 포토레지스트로 형성할 수 있다. 일부 실시 예에서, 제2 마스크 오프닝(MO2)은 약 200㎛ 이상의 수평 폭을 가질 수 있다.
제2 마스크 패턴 (MK2)은 수직 방향으로 제1 오프닝(OP1) 및 분리 공간(SS) 각각과는 중첩되지 않을 수 있다. 제2 마스크 오프닝(MO2)의 수평 폭 및 수평 넓이는 제1 오프닝(OP1)과 분리 공간(SS) 각각의 수평 폭 및 수평 넓이보다 큰 값을 가질 수 있고, 제1 오프닝(OP1) 및 분리 공간(SS)은 수직 방향으로 제2 마스크 오프닝(MO2) 내에 모두 중첩될 수 있다.
제2 마스크 패턴(MK2)은, 제2 마스크 오프닝(MO2) 내에서 제2 씨드층(60b)의 최상면에 대하여 수직 또는 수직에 가까운 측면을 가질 수 있다. 예를 들면, 제2 씨드층(60b)의 최상면과 제2 마스크 오프닝(MO2) 내에서 제2 마스크 패턴(MK2)의 측면 사이의 예각은 87ㅀ 내지 90ㅀ일 수 있다. 일부 실시 예에서, 제2 마스크 패턴(MK2)이 포지티트 포토레지스트로 형성된 경우, 제2 마스크 패턴(MK2)은 제2 씨드층(60b)으로부터 멀어지며 수평 폭이 좁아지는 테이퍼드한 형상을 가질 수 있다.
도 2f 및 도 2g를 함께 참조하면, 제2 마스크 오프닝(MO2) 내를 채우는 제2 도전 패턴(62b)을 형성하고, 제2 마스크 패턴(MK2)을 제거할 수 있다. 제2 도전 패턴(62b)은 예를 들면, 제1 도전 패턴(62a)과 동일한 물질로 유사한 방법을 수행하여 형성될 수 있다.
제2 도전 패턴(62b)의 측면은 제2 씨드층(60b)의 최상면에 대하여 수직 또는 수직에 가까운 측면을 가질 수 있다. 예를 들면, 제2 씨드층(60b)의 상면과 제2 도전 패턴(62b)의 측면은 사이의 예각은 87ㅀ 내지 90ㅀ일 수 있다. 일부 실시 예에서, 제2 도전 패턴(62b)은 제2 씨드층(60b)으로부터 멀어지며 수평 폭이 넓어지는 테이퍼드한 형상을 가질 수 있다.
제2 도전 패턴(62b)은, 수직 방향으로 제1 절연층(70a)과 중첩되는 부분의 상면보다 제1 오프닝(OP1) 및 분리 공간(SS)과 중첩되는 부분의 상면이 낮은 수직 레벨을 가질 수 있다. 제2 도전 패턴(62b)의 상면은, 가장자리보다 중심 부분의 수직 레벨이 낮은 오목한 형상을 가질 수 있다.
도 2g 및 도 2h를 함께 참조하면, 도 2f에서 보인 제2 마스크 패턴(MK2)의 하부에 배치되는 제2 씨드층(60b)의 부분 및 그 하부의 제2 배리어 도전층(50b)의 부분, 즉 제2 도전 패턴(62b)에 의하여 덮이지 않고 노출되는 제2 씨드층(60b)의 부분 및 그 하부의 제2 배리어 도전층(50b)의 부분을 제거하여, 제1 절연층(70a)을 노출시킬 수 있다. 제2 씨드층(60b)의 부분 및 그 하부의 제2 배리어 도전층(50b)의 부분은 제2 도전 패턴(62b)의 식각 마스크로 사용하여 제거될 수 있다.
제1 도전 패턴(62a)의 상면과 제1 절연층(70a)의 상면 사이의 수직 레벨에 위치하는 제2 배리어 도전층(50b)의 부분, 제2 씨드층(60b)의 부분 및 제2 도전 패턴(62b)의 부분, 즉 제1 오프닝(OP1) 내에 위치하는 제2 배리어 도전층(50b)의 부분, 제2 씨드층(60b)의 부분 및 제2 도전 패턴(62b)의 부분의 측면과 제1 씨드층(60a)의 상면 측면 사이의 예각은 약 70ㅀ 내지 약 85ㅀ일 수 있다. 일부 실시 예에서, 제1 오프닝(OP1) 내에 위치하는 제2 배리어 도전층(50b)의 부분, 제2 씨드층(60b)의 부분 및 제2 도전 패턴(62b)의 부분은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
도 2i를 참조하면, 제2 도전 패턴(62b) 및 제1 절연층(70a) 상에 제2 오프닝(OP2)을 가지는 제2 절연층(70b)을 형성한다. 제2 절연층(70b)은 예를 들면, PID, 또는 감광성 폴리이미드로부터 형성될 수 있다. 제2 오프닝(OP2)의 저면에는 제2 도전 패턴(62b)의 상면의 일부분이 노출될 수 있다.
이후, 제1 오프닝(OP1)을 가지는 제1 절연층(70a) 상에, 제2 배리어 도전층(50b), 제2 씨드층(60b), 및 제2 도전 패턴(62b)을 형성한 것과 유사한 방법으로, 제2 오프닝(OP2)을 가지는 제2 절연층(70b) 상에, 제3 배리어 도전층(50c), 제3 씨드층(60c), 및 제3 도전 패턴(62c)을 형성할 수 있다. 또한 별도로 도시하지는 않았으나, 일부 실시 예에서, 도 2i에서 설명한 방법을 반복하여, 제3 도전 패턴(62c) 및 제2 절연층(70b) 상에 추가적인 도전 패턴 및 추가적인 절연층을 더 형성할 수도 있다.
도 2i 및 도 2j를 함께 참조하면, 이형 필름(12)에 레이저의 조사 또는 가열을 하여, 이형 필름(12)이 포함하는 레이저 반응층 또는 열 반응층을 제거하거나, 레이저 반응층 또는 열 반응층과 제1 배리어 도전층(50a) 사이의 결합력을 약화시켜, 캐리어 기판(10)을 분리하여, 제1 배리어 도전층(50a)을 노출시킬 수 있다.
도 2j 및 도 2k를 함께 참조하면, 제1 배리어 도전층(50a)을 제거한다. 일부 실시 예에서, 제1 배리어 도전층(50a)은 습식 식각 공정을 수행하여 제거될 수 있다. 제1 배리어 도전층(50a)은 제1 씨드층(60a)과 식각 선택비를 가지는 물질로 이루어지므로, 제1 배리어 도전층(50a)이 제거된 후 제1 씨드층(60a)은 제거되지 않고 노출될 수 있다.
도 2k 및 도 2l을 함께 참조하면, 제1 씨드층(60a) 및 제1 도전 패턴(62a)을 제거한다. 일부 실시 예에서, 제1 씨드층(60a) 및 제1 도전 패턴(62a)은 습식 식각 공정을 수행하여 제거될 수 있다. 제1 씨드층(60a)과 제1 도전 패턴(62a)은 동일한 물질로 이루어지거나, 유사한 식각 특성을 가지는 물질로 이루어지므로 함께 제거될 수 있다. 제1 씨드층(60a)과 제1 도전 패턴(62a)이 제거된 후, 제2 배리어 도전층(50b) 및 제1 절연층(70a)이 노출될 수 있다.
제1 절연층(70a)은 제1 도전 패턴(62a)이 제거된 공간인 리세스 영역(RS)을 가질 수 있다. 리세스 영역(RS) 내에서 제1 절연층(70a)의 측벽과 제2 배리어 도전층(50b)은 이격될 수 있다.
제1 절연층(70a) 중 제1 오프닝(OP1)을 한정하며, 제1 오프닝(OP1)과 동일 수직 레벨을 가지는 부분은 절연 지지부(70aS)라 호칭할 수 있고, 리세스 영역(RS)을 한정하며, 리세스 영역(RS)과 동일 수직 레벨을 가지는 부분은 절연 댐 부(70aD)라 호칭할 수 있다.
도 2l 및 도 2m을 함께 참조하면, 제2 배리어 도전층(50b)의 일부분을 제거한다. 제2 배리어 도전층(50b) 중, 제2 절연층(70b)에 의하여 덮이지 않는 부분, 즉, 제2 도전 패턴(62b)의 하면을 덮는 제2 씨드층(60b)의 부분을 덮는 제2 배리어 도전층(50b)의 부분, 및 리세스 영역(RS) 내에 노출되며 제1 절연층(70a)과 이격되는 제2 배리어 도전층(50b)의 부분을 제거하여, 제1 절연층(70a)과 접하는 제2 배리어 도전층(50b)의 부분만을 잔류시킬 수 있다.
제2 씨드층(60b) 및 제2 도전 패턴(62b) 중 제2 절연층(70b)에 의하여 포위되어, 제2 절연층(70b)과 동일 수직 레벨을 가지는 부분은 패드층(PAD)일 수 있고, 제1 절연층(70a)에 의하여 포위되어, 제1 절연층(70a)과 동일 수직 레벨을 가지는 부분은 UBM층(UBM)일 수 있다. UBM층(UBM) 중 제1 오프닝(OP1)에 의하여 한정되며 제1 오프닝(OP1)과 동일 수직 레벨을 가지는 부분은 몸체부(U-B)일 수 있고, 리세스 영역(RS)에 의하여 한정되며 리세스 영역(RS)과 동일 수직 레벨을 가지는 부분은 돌출부(U-P)일 수 있다. 돌출부(U-P)는 몸체부(U-B)로부터 돌출될 수 있다. 제3 배리어 도전층(50c), 제3 씨드층(60c) 및 제3 도전 패턴(62c)은 지지 배선 도전 구조물(R-C)일 수 있다.
절연 지지부(70aS)는 몸체부(U-B)와 접하며 몸체부(U-B)의 주위를 포위할 수 있고, 절연 댐 부(70aD)는 돌출부(U-P)와 이격되며 돌출부(U-P)의 주위를 포위할 수 있다.
패드층(PAD)은 도 1에 보인 하면 패드(134)일 수 있고, UBM층(UBM)은 도 1에 보인 UBM층(140)일 수 있고, 몸체부(U-B)와 돌출부(U-P)는 도 1에 보인 몸체부(142)와 돌출부(144)일 수 있다. 제1 절연층(70a), 및 제2 절연층(70b) 각각은 도 1에 보인 지지 배선 구조체(100)가 가지는 복수의 지지 배선 절연층(110) 중 최하단의 지지 배선 절연층(110), 및 차하단의 지지 배선 절연층(110)일 수 있다. 제1 절연층(70a) 및 제2 절연층(70b) 각각은 제1 지지 배선 절연층 및 제2 지지 배선 절연층이라 호칭할 수 있다. 지지 배선 도전 구조물(R-C)은 도 1에 보인 지지 배선 도전 구조물(120)의 일부분일 수 있다.
패드층(PAD)의 상면은, 가장자리보다 중심 부분의 수직 레벨이 낮은 오목한 형상을 가질 수 있다. 예를 들면, 패드층(PAD) 중 UBM층(UBM)의 몸체부(U-B) 및 돌출부(U-P)와 수직 방향으로 중첩되는 부분의 상면은 패드층(PAD)의 가장자리의 상면보다 낮은 수직 레벨을 가질 수 있다.
몸체부(U-B)의 측면과 패드층(PAD)의 하면 사이의 예각은 약 70ㅀ 내지 약 85ㅀ일 수 있다. 일부 실시 예에서, 몸체부(U-B)는 패드층(PAD)로부터 멀어지며 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
돌출부(U-P)는 수직 방향으로 제1 높이(H1)를 가질 수 있고, 몸체부(U-B)는 제2 높이(H2)를 가질 수 있다. 제1 높이(H1)는 약 10㎛ 내지 약 30㎛일 수 있고, 제2 높이(H2)는 약 5㎛ 내지 약 15㎛일 수 있다. 일부 실시 예에서, 제1 높이(H1)는 제2 높이(H2)보다 큰 값을 가질 수 있다.
돌출부(U-P)는 수평 방향으로 제1 폭(W1)을 가질 수 있고, 몸체부(U-B)는 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 리세스 영역(RS)은 수평 방향으로 제2 폭(W3)보다 큰 제3 폭(W3)을 가질 수 있다. UBM층(UBM)이 몸체부(U-B)로부터 돌출되는 하나의 돌출부(U-P)를 가지는 경우, 제1 폭(W1)은 약 120㎛ 내지 약 270㎛일 수 있고, 제2 폭(W2)은 약 200㎛ 내지 약 280㎛일 수 있다. 제3 폭(W3)은 약 240㎛ 내지 400㎛일 수 있다.
돌출부(U-P)의 측면은 몸체부(U-B)의 하면에 대하여 수직 또는 수직에 가까운 측면을 가질 수 있다. 예를 들면, 돌출부(U-P)의 측면과 몸체부(U-B)의 하면 사이의 예각은 87ㅀ 내지 90ㅀ일 수 있다. 일부 실시 예에서, 돌출부(U-P)는 몸체부(U-B)로부터 멀어지며 수평 폭이 넓어지는 테이퍼드한 형상을 가질 수 있다.
돌출부(U-P)는 몸체부(U-B)의 가장자리로부터 이격되어 몸체부(U-B)의 내측으로부터 돌출될 수 있다. 몸체부(U-B)의 가장자리로부터 돌출부(U-P)까지 이격 거리(L1)는 약 5㎛ 내지 약 30㎛일 수 있다.
돌출부(U-P)의 하면과 제1 절연층(70a)의 하면은 대체로 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 돌출부(U-P)의 하면은 제1 절연층(70a)의 하면으로부터 제1 깊이(D1)만큼 리세스 영역(RS) 내에 위치할 수 있다. 일부 실시 예에서, 제1 깊이(D1)는 0.5㎛ 이하의 값을 가질 수 있다. 예를 들면, 제1 깊이(D1)는 약 0.1㎛일 수 있다. 예를 들면, 리세스 영역(RS)의 깊이는 제1 높이(H1)와 유사한 값인 약 10㎛ 내지 약 30㎛일 수 있다.
제2 배리어 도전층(50b)은 패드층(PAD)의 하면 및 몸체부(U-B)의 측면을 덮을 수 있다. 제2 배리어 도전층(50b)은 패드층(PAD)의 하면과 제1 절연층(70a) 사이로부터 몸체부(U-B)의 측면과 제1 절연층(70a) 사이로 연장되도록 배치될 수 있다. 제2 배리어 도전층(50b)은 돌출부(U-P)의 표면, 즉 돌출부(U-P)의 측면과 하면은 덮지 않을 수 있다. 제2 배리어 도전층(50b)은 수직 방향으로 제1 두께(T1)를 가질 수 있다. 돌출부(U-P)의 하면과 제1 절연층(70a)의 하면의 수직 레벨의 차이인 제1 깊이(D1)는 제2 배리어 도전층(50b)이 제거되어 발생되므로, 제1 두께(T1)는 제1 깊이(D1)와 실질적으로 동일한 값일 수 있다.
도 2n을 참조하면, UBM층(UBM) 상에 리세스 영역(RS)의 일부를 채우는 연결 단자(SB)를 부착할 수 있다. 연결 단자(SB)는 솔더 볼일 수 있다. 연결 단자(SB)는 몸체부(U-B) 상에서, 돌출부(U-P)를 감쌀 수 있다. 따라서 연결 단자(SB)와 UBM층(UBM)의 접합 면적이 증가할 수 있다.
일부 실시 예에서, 연결 단자(SB)는 리세스 영역(RS)의 내벽, 즉 리세스 영역(RS) 내에서 제1 절연층(70a)의 측면과 이격될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 연결 단자(SB)는 리세스 영역(RS)의 내벽, 즉 리세스 영역(RS) 내에서 제1 절연층(70a)의 측면과 접할 수 있으며, 리세스 영역(RS)을 한정하는 제1 절연층(70a)의 절연 댐 부(70aD)는 연결 단자(SB)를 형성하는 과정에서 연결 단자(SB)를 이루는 솔더가 주위로 흘러가는 것을 방지하는 댐 기능을 수행할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는 UBM층을 나타내는 평면도들이다.
도 3a를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 돌출부(U-P)로 이루어지는 UBM층(UBM)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBM)은 일체로 이루어질 수 있다. 몸체부(U-B)는 패드층(PAD)로부터 멀어지며 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
일부 실시 예에서, UBM층(UBM)의 돌출부(U-P)는 원형 또는 타원형의 수평 형상을 가질 수 있다.
도 3b를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 돌출부(U-P1)로 이루어지는 UBM층(UBM1)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBM1)은 일체로 이루어질 수 있다.
일부 실시 예에서, UBM층(UBM1)의 돌출부(U-P1)는 사각형 또는 다각형의 수평 형상을 가질 수 있다.
도 4a 내지 도 4m은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는, 연결 단자가 부착되는 UBM층을 제조하는 방법을 나타내는 단면도들이다. 도 4a 내지 도 4m에서 도 2a 내지 도 2n과 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 4a를 참조하면, 캐리어 기판(10)에 부착된 이형 필름(12) 상에 제1 배리어 도전층(50a) 및 제1 씨드층(60a)을 순차적으로 형성한 후, 제1 씨드층(60a) 상에 제1 마스크 오프닝(MO1a)을 가지는 제1 마스크 패턴(MK1a)을 형성한다. 제1 마스크 패턴(MK1a)은 예를 들면, 포토레지스트로 형성할 수 있다. 일부 실시 예에서, 제1 마스크 오프닝(MO1a)은 약 20㎛ 이상의 수평 폭을 가질 수 있다.
제1 마스크 패턴(MK1a)은 제1 마스크 오프닝(MO1a)에 의하여 한정되는 분리 마스크 패턴(SMPa)을 가질 수 있다. 분리 마스크 패턴(SMPa)은 제1 마스크 패턴(MK1a)의 나머지 부분과 분리되도록 제1 마스크 오프닝(MO1a)을 사이에 두고 이격될 수 있다. 일부 실시 예에서, 분리 마스크 패턴(SMPa)은 1개이고, 제1 마스크 오프닝(MO1a)은 복수개일 수 있으며, 복수개의 제1 마스크 오프닝(MO1a) 중 일부개는 분리 마스크 패턴(SMPa)에 의하여 한정될 수 있다. 다른 일부 실시 예에서, 분리 마스크 패턴(SMPa)은 복수개이고, 제1 마스크 오프닝(MO1a)은 복수개의 분리 마스크 패턴(SMPa) 사이를 따라서 연장되며 서로 연통되는 1개일 수 있다. 또 다른 일부 실시 예에서, 분리 마스크 패턴(SMPa) 및 제1 마스크 오프닝(MO1a) 각각은 복수개일 수 있다.
도 4a 및 도 4b를 참조하면, 제1 마스크 오프닝(MO1a) 내를 채우는 제1 도전 패턴(62a)을 형성하고, 제1 마스크 패턴(MK1a)을 제거할 수 있다. 제1 도전 패턴(62a)은 1개 또는 복수개의 분리 공간(SSa)을 한정할 수 있다.
도 4c를 참조하면, 제1 도전 패턴(62a)이 형성된 제1 씨드층(60a) 상에 제1 오프닝(OP1)을 가지는 제1 절연층(70a)을 형성한다.
제1 절연층(70a)은 수직 방향으로 제1 도전 패턴(62a)의 일부분과 중첩되고, 제1 도전 패턴(62a)의 나머지 일부분 및 분리 공간(SSa)과는 중첩되지 않을 수 있다. 제1 오프닝(OP1)의 수평 폭 및 수평 넓이는 분리 공간(SSa)의 수평 폭 및 수평 넓이보다 큰 값을 가질 수 있고, 분리 공간(SSa)은 수직 방향으로 제1 오프닝(OP1) 내에 모두 중첩될 수 있다. 제1 오프닝(OP1)과 분리 공간(SSa)은 서로 연통될 수 있다.
도 4d를 참조하면, 제1 도전 패턴(62a) 및 제1 절연층(70a)이 형성된 제1 씨드층(60a) 상에 제2 배리어 도전층(50b) 및 제2 씨드층(60b)을 순차적으로 형성한다.
제2 배리어 도전층(50b) 및 제2 씨드층(60b)은 분리 공간(SSa) 내부의 저면 및 측벽, 즉 분리 공간(SSa) 내에서 제1 씨드층(60a) 및 제1 도전 패턴(62a) 각각의 노출되는 표면 상을 순차적으로 덮을 수 있고, 분리 공간(SSa) 외부에서 제1 도전 패턴(62a) 및 제1 절연층(70a) 각각의 노출되는 표면 상을 순차적으로 덮을 수 있다.
도 4e를 참조하면, 제2 씨드층(60b) 상에 제2 마스크 오프닝(MO2)을 가지는 제2 마스크 패턴(MK2)을 형성한다.
도 4e 및 도 4f를 함께 참조하면, 제2 마스크 오프닝(MO2) 내를 채우는 제2 도전 패턴(62b)을 형성하고, 제2 마스크 패턴(MK2)을 제거할 수 있다.
도 4f 및 도 4g를 함께 참조하면, 도 4e에서 보인 제2 마스크 패턴(MK2)의 하부에 배치되는 제2 씨드층(60b)의 부분 및 그 하부의 제2 배리어 도전층(50b)의 부분, 즉 제2 도전 패턴(62b)에 의하여 덮이지 않고 노출되는 제2 씨드층(60b)의 부분 및 그 하부의 제2 배리어 도전층(50b)의 부분을 제거하여, 제1 절연층(70a)을 노출시킬 수 있다.
도 4h를 참조하면, 제2 도전 패턴(62b) 및 제1 절연층(70a) 상에 제2 오프닝(OP2)을 가지는 제2 절연층(70b)을 형성한다.
이후, 제2 오프닝(OP2)을 가지는 제2 절연층(70b) 상에, 제3 배리어 도전층(50c), 제3 씨드층(60c), 및 제3 도전 패턴(62c)을 형성할 수 있다.
도 4h 및 도 4i를 함께 참조하면, 이형 필름(12)에 레이저의 조사 또는 가열을 하여 캐리어 기판(10)을 분리하여, 제1 배리어 도전층(50a)을 노출시킬 수 있다.
도 4i 및 도 4j를 함께 참조하면, 제1 배리어 도전층(50a)을 제거한다.
도 4j 및 도 4k를 함께 참조하면, 제1 씨드층(60a) 및 제1 도전 패턴(62a)을 제거한다. 제1 절연층(70a)은 제1 도전 패턴(62a)이 제거된 공간인 리세스 영역(RS)을 가질 수 있다. 리세스 영역(RS) 내에서 제1 절연층(70a)의 측벽과 제2 배리어 도전층(50b)은 이격될 수 있다.
도 4k 및 도 4l을 함께 참조하면, 제2 배리어 도전층(50b)의 일부분을 제거하여, 제1 절연층(70a)과 접하는 제2 배리어 도전층(50b)의 부분만을 잔류시킬 수 있다.
제2 씨드층(60b) 및 제2 도전 패턴(62b) 중 제2 절연층(70b)에 의하여 포위되어, 제2 절연층(70b)과 동일 수직 레벨을 가지는 부분은 패드층(PAD)일 수 있고, 제1 절연층(70a)에 의하여 포위되어, 제1 절연층(70a)과 동일 수직 레벨을 가지는 부분은 UBM층(UBMa)일 수 있다. UBM층(UBMa) 중 제1 오프닝(OP1)에 의하여 한정되며 제1 오프닝(OP1)과 동일 수직 레벨을 가지는 부분은 몸체부(U-B)일 수 있고, 리세스 영역(RS)에 의하여 한정되며 리세스 영역(RS)과 동일 수직 레벨을 가지는 부분은 돌출부(U-Pa)일 수 있다. 돌출부(U-Pa)는 몸체부(U-B)로부터 돌출될 수 있다. 제3 배리어 도전층(50c), 제3 씨드층(60c) 및 제3 도전 패턴(62c)은 지지 배선 도전 구조물(R-C)일 수 있다.
일부 실시 예에서, UBM층(UBMa)은 몸체부(U-B)로부터 돌출되는 복수개의 돌출부(U-Pa)를 가질 수 있다. 다른 일부 실시 예에서, UBM층(UBMa)은 몸체부(U-B)로부터 돌출되며 메시(mesh) 형상의 수평 형상을 가지는 하나의 돌출부(U-Pa)를 가질 수 있다.
절연 지지부(70aS)는 몸체부(U-B)와 접하며 몸체부(U-B)의 주위를 포위할 수 있고, 절연 댐 부(70aD)는 돌출부(U-Pa)와 이격되며 돌출부(U-Pa)의 주위를 포위할 수 있다.
패드층(PAD)은 도 1에 보인 상면 패드(132)일 수 있고, UBM층(UBMa)은 도 1에 보인 UBM층(140)일 수 있고, 몸체부(U-B)와 돌출부(U-Pa)는 도 1에 보인 몸체부(142)와 돌출부(144)일 수 있다. 지지 배선 도전 구조물(R-C)은 도 1에 보인 지지 배선 도전 구조물(120)의 일부분일 수 있다.
돌출부(U-Pa)는 수직 방향으로 제1 높이(H1)를 가질 수 있고, 몸체부(U-B)는 제2 높이(H2)를 가질 수 있다. 제1 높이(H1a)는 약 10㎛ 내지 약 30㎛일 수 있고, 제2 높이(H2)는 약 5㎛ 내지 약 15㎛일 수 있다. 일부 실시 예에서, 제1 높이(H1a)는 제2 높이(H2)보다 큰 값을 가질 수 있다.
돌출부(U-Pa)는 수평 방향으로 제1 폭(W1a)을 가질 수 있고, 몸체부(U-B)는 제1 폭(W1a)보다 큰 제2 폭(W2)을 가질 수 있다. 리세스 영역(RS)은 수평 방향으로 제2 폭(W3)보다 큰 제3 폭(W3)을 가질 수 있다. 제1 폭(W1a)은 약 20㎛ 내지 약 120㎛일 수 있고, 제2 폭(W2)은 약 200㎛ 내지 약 280㎛일 수 있다. 제3 폭(W3)은 약 240㎛ 내지 400㎛일 수 있다.
돌출부(U-Pa)가 복수개인 경우 복수개의 돌출부(U-Pa) 사이의 간격, 또는 돌출부(U-Pa)가 메시 모양의 수평 형상을 가지는 경우 메시 모양을 이루는 돌출부(U-Pa)의 부분들 사이의 간격인 제1 간격(G1)은 약 20㎛ 내지 약 200㎛일 수 있다.
돌출부(U-Pa)의 측면은 몸체부(U-B)의 하면에 대하여 수직 또는 수직에 가까운 측면을 가질 수 있다. 예를 들면, 돌출부(U-Pa)의 측면과 몸체부(U-B)의 하면 사이의 예각은 87ㅀ 내지 90ㅀ일 수 있다. 일부 실시 예에서, 돌출부(U-Pa)는 몸체부(U-B)로부터 멀어지며 수평 폭이 넓어지는 테이퍼드한 형상을 가질 수 있다.
돌출부(U-Pa)는 몸체부(U-B)의 가장자리로부터 이격되어 몸체부(U-B)의 내측으로부터 돌출될 수 있다. 몸체부(U-B)의 가장자리로부터 돌출부(U-Pa)까지 이격 거리(L1a)는 약 5㎛ 내지 약 30㎛일 수 있다.
돌출부(U-Pa)의 하면과 제1 절연층(70a)의 하면은 대체로 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 돌출부(U-Pa)의 하면은 제1 절연층(70a)의 하면으로부터 제1 깊이(D1a)만큼 리세스 영역(RS) 내에 위치할 수 있다. 일부 실시 예에서, 제1 깊이(D1a)는 0.5㎛ 이하의 값을 가질 수 있다. 예를 들면, 제1 깊이(D1a)는 약 0.1㎛일 수 있다.
제2 배리어 도전층(50b)은 패드층(PAD)의 하면 및 몸체부(U-B)의 측면을 덮을 수 있다. 제2 배리어 도전층(50b)은 패드층(PAD)의 하면과 제1 절연층(70a) 사이로부터 몸체부(U-B)의 측면과 제1 절연층(70a) 사이로 연장되도록 배치될 수 있다. 제2 배리어 도전층(50b)은 수직 방향으로 제1 두께(T1)를 가질 수 있다. 돌출부(U-Pa)의 하면과 제1 절연층(70a)의 하면의 수직 레벨의 차이인 제1 깊이(D1a)는 제2 배리어 도전층(50b)이 제거되어 발생되므로, 제1 두께(T1a)는 제1 깊이(D1)와 실질적으로 동일한 값일 수 있다.
도 4m을 참조하면, UBM층(UBMa) 상에 리세스 영역(RS)의 일부를 채우는 연결 단자(SB)를 부착할 수 있다. 연결 단자(SB)는 몸체부(U-B) 상에서, 돌출부(U-Pa)를 감쌀 수 있다. 따라서 연결 단자(SB)와 UBM층(UBMa)의 접합 면적이 증가할 수 있다.
일부 실시 예에서, 연결 단자(SB)는 리세스 영역(RS)의 내벽, 즉 리세스 영역(RS) 내에서 제1 절연층(70a)의 측면과 이격될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 연결 단자(SB)는 리세스 영역(RS)의 내벽, 즉 리세스 영역(RS) 내에서 제1 절연층(70a)의 측면과 접할 수 있으며, 리세스 영역(RS)을 한정하는 제1 절연층(70a)의 절연 댐 부(70aD)는 연결 단자(SB)를 형성하는 과정에서 연결 단자(SB)를 이루는 솔더가 주위로 흘러가는 것을 방지하는 댐 기능을 수행할 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지가 가지는 UBM층을 나타내는 평면도들이다.
도 5a를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 복수개의 돌출부(U-Pa)로 이루어지는 UBM층(UBMa)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBMa)은 일체로 이루어질 수 있다. 몸체부(U-B)는 패드층(PAD)로부터 멀어지며 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
일부 실시 예에서, UBM층(UBMa)의 복수개의 돌출부(U-Pa) 각각은 원형 또는 타원형의 수평 형상을 가질 수 있다.
도 5b를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 복수개의 돌출부(U-Pa1)로 이루어지는 UBM층(UBMa1)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBMa1)은 일체로 이루어질 수 있다.
일부 실시 예에서, UBM층(UBMa1)의 복수개의 돌출부(U-Pa1) 중 일부개는 링 모양의 수평 형상을 가질 수 있고, 다른 일부개는 링 모양의 수평 형상을 가지는 돌출부(U-Pa1)와 이격되며 내부에 배치되는 원형 또는 타원형의 수평 형상을 가질 수 있다.
다른 일부 실시 예에서, UBM층(UBMa1)은 몸체부(U-B) 및 링 모양의 수평 형상을 가지는 하나의 돌출부(U-Pa1)로 이루어질 수 있다.
도 5c를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 복수개의 돌출부(U-Pa2)로 이루어지는 UBM층(UBMa2)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBMa2)은 일체로 이루어질 수 있다.
일부 실시 예에서, UBM층(UBMa2)의 복수개의 돌출부(U-Pa2)는 서로 이격되며 실질적으로 동일한 중심을 가지며 다른 값의 지름을 가지는 링 모양의 수평 형상을 가질 수 있다.
도 5d를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 돌출부(U-Pa3)로 이루어지는 UBM층(UBMa3)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBMa3)은 일체로 이루어질 수 있다.
일부 실시 예에서, UBM층(UBMa3)의 돌출부(U-Pa3)는 메시 모양의 수평 형상을 가질 수 있다.
도 5e를 참조하면, 패드층(PAD) 상에 몸체부(U-B) 및 복수개의 돌출부(U-Pa4)로 이루어지는 UBM층(UBMa4)이 배치될 수 있다. 일부 실시 예에서, 패드층(PAD) 및 UBM층(UBMa4)은 일체로 이루어질 수 있다.
일부 실시 예에서, UBM층(UBMa4)의 복수개의 돌출부(U-Pa4)는 서로 이격되는 바 모양의 수평 형상을 가질 수 있다.
도 6은 본 발명의 일 실시 예들에 따른 팬 아웃 반도체 패키지를 포함하는 패키지 온 패키지의 단면도이다.
도 6을 참조하면, 패키지 온 패키지(2)는 팬 아웃 반도체 패키지(20) 상에 상부 반도체 패키지(20)를 포함한다.
팬 아웃 반도체 패키지(20)는 지지 배선 구조체(100a), 지지 배선 구조체(100a) 상에 배치되는 확장층(expanded layer, 1160), 확장층(1160) 내에 배치되는 제1 반도체 칩(1100), 및 확장층(1160) 상에 배치되는 커버 배선 구조체(1200)를 포함할 수 있다. 확장층(1160)은 제1 반도체 칩(1100)의 주위를 포위할 수 있다.
팬 아웃 반도체 패키지(20)는 지지 배선 구조체(100a)의 수평 폭 및 수평 면적, 그리고 커버 배선 구조체(1200)의 수평 폭 및 수평 면적 각각이 제1 반도체 칩(1100)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다. 일부 실시 예에서, 지지 배선 구조체(100a), 및 커버 배선 구조체(1200)의 수평 폭 및 수평 면적은 동일한 값을 가질 수 있다. 일부 실시 예에서, 지지 배선 구조체(100a), 확장층(160), 및 커버 배선 구조체(1200) 각각의 서로 대응되는 측면은 동일 평면(coplanar)을 이룰 수 있다.
지지 배선 구조체(100)는 재배선층일 수 있다. 지지 배선 구조체(100a)는 지지 배선 절연층(110a) 및 지지 배선 도전 구조물(120a)을 포함할 수 있다. 일부 실시 예에서, 지지 배선 구조체(100a)는 적층된 복수개의 지지 배선 절연층(110a)을 포함할 수 있다. 복수개의 지지 배선 절연층(110a) 중 최하단의 지지 배선 절연층(110a)은 리세스 영역(RS)을 가질 수 있다. 지지 배선 도전 구조물(120a)은, 복수의 지지 배선 라인 패턴(122a) 및 복수의 지지 배선 비아(124a)를 포함할 수 있다. 지지 배선 구조체(100a)의 상면 및 하면에는 복수의 상면 패드(132a) 및 복수의 하면 패드(134a)가 배치될 수 있다. 지지 배선 도전 구조물(120a)은 복수의 상면 패드(132a)와 복수의 하면 패드(134a)를 전기적으로 연결할 수 있다. 일부 실시 예에서, 지지 배선 도전 구조물(120a)은 복수의 상면 패드(132a) 중 일부와 다른 일부 사이를 전기적으로 연결할 수 있다.
복수의 하면 패드(134a) 상에는 복수의 UBM층(140a)이 배치될 수 있다. 복수의 UBM층(140a) 각각은 몸체부(142a) 및 몸체부(142a)로부터 돌출되는 돌출부(144a)로 이루어질 수 있다. 복수의 UBM층(140a) 상에는 복수의 연결 단자(150a)가 부착될 수 있다. 일부 실시 예에서, 복수의 연결 단자(150a)는 솔더 볼일 수 있다. 연결 단자(150a)는 몸체부(142a) 상에서, 돌출부(144a)를 감쌀 수 있다. 연결 단자(150a)의 일부분은 리세스 영역(RS) 내에 배치될 수 있다.
제1 반도체 칩(1100)은 활성면에 제1 반도체 소자(1112)가 형성된 제1 반도체 기판(1110), 및 제1 반도체 기판(1110)의 활성면에 배치되는 복수의 제1 칩 연결 패드(1120)를 포함할 수 있다. 제1 반도체 칩(1100)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제1 반도체 칩(1100)은 지지 배선 구조물(100a) 상에 플립 칩 방식으로 실장될 수 있다. 즉, 제1 반도체 칩(1100)은 제1 반도체 기판(1110)의 활성면이 지지 배선 구조물(100a)을 향하도록, 지지 배선 구조물(100a) 상에 실장될 수 있다. 복수의 상면 패드(132a)와 중 일부개와 복수의 제1 칩 연결 패드(1120) 사이에는 복수의 제1 칩 연결 단자(1130)가 배치되어, 제1 반도체 칩(1100)과 지지 배선 구조체(100a)의 지지 배선 도전 구조체(120a)를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제1 칩 연결 단자(1130)는 솔더볼, 또는 범프일 수 있다.
확장층(1160)은, 복수의 연결 구조물(1165), 그리고 복수의 연결 구조물(1165) 및 제1 반도체 칩(1100)을 감싸는 충전 부재(1166)를 포함할 수 있다. 복수의 연결 구조물(1165)은 충전 부재(1166)를 관통하여 지지 배선 구조체(100a)와 커버 배선 구조체(1200) 사이를 전기적으로 연결할 수 있다.
일부 실시 예에서, 복수의 연결 구조물(1165) 각각은, TMV(Through Mold Via), 도전성 솔더, 도전성 필라, 또는 적어도 하나의 도전성 범프로 이루어질 수 있다. 충전 부재(1166)는 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
다른 일부 실시 예에서, 확장층(1160)은 제1 반도체 칩(1100)이 수용되는 칩 수용 공간을 가지는 인쇄회로기판일 수 있고, 복수의 연결 구조물(1165)은 인쇄회로기판의 회로 배선 패턴일 수 있고, 충전 부재(1166)는 인쇄회로기판의 베이스 절연층 및 상기 칩 수용 공간을 채우는 인캡슐런트(encapsulant)일 수 있다.
커버 배선 구조체(1200)는 커버 배선 절연층(1210) 및 커버 배선 도전 구조물(1220)을 포함할 수 있다. 커버 배선 도전 구조물(1220)은, 커버 배선 절연층(1210)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 커버 배선 라인 패턴(1222), 및 커버 배선 절연층(1210)을 관통하여 복수의 커버 배선 라인 패턴(1222) 중 일부와 각각 접하여 연결되는 복수의 커버 배선 비아(1224)를 포함할 수 있다.
일부 실시 예에서, 커버 배선 구조체(1200)는 재배선층일 수 있다. 다른 일부 실시 예에서, 커버 배선 구조체(1200)는 인쇄회로기판일 수 있다.
상부 반도체 패키지(40)는 적어도 하나의 제2 반도체 칩(1300)을 포함할 수 있다. 상부 반도체 패키지(40)는 복수의 패키지 연결 단자(50)를 통하여 팬 아웃 반도체 패키지(20)와 전기적으로 연결될 수 있다.
제2 반도체 칩(1300)은 활성면에 제2 반도체 소자(1312)가 형성된 제2 반도체 기판(1310), 및 제2 반도체 기판(1310)의 활성면에 배치되는 복수의 제2 칩 연결 패드(1320)를 포함할 수 있다. 적어도 하나의 제2 반도체 칩(1300)은 메모리 반도체 칩일 수 있다. 제2 반도체 칩(1300)은 예를 들면, 디램 칩, 에스 램 칩, 플래시 메모리 칩, 이이피롬 칩, 피램 칩, 엠램 칩, 또는 알램 칩일 수 있다.
적어도 하나의 제2 반도체 칩(1300)이 패키지 베이스 기판(1400) 상에 플립 칩 방식으로 실장될 수 있으나, 이는 예시적으로 이에 한정되지 않는다. 패키지 온 패키지(2)는, 적어도 하나의 제2 반도체 칩(1300)을 포함하고 팬 아웃 반도체 패키지(20)와 전기적으로 연결되기 위하여 하측에 패키지 연결 단자(50)를 가지는 모든 형태의 반도체 패키지를 상부 반도체 패키지로 포함할 수 있다.
패키지 베이스 기판(1400)은 패키지 보드층(1410), 및 패키지 보드층(1410)의 상면 및 하면에 배치되는 복수의 패키지 패드(1420)를 포함할 수 있다. 복수의 패키지 패드(1420)는 패키지 보드층(1410)의 상면에 배치되는 복수의 패키지 상면 패드(1422) 및 하면에 배치되는 복수의 패키지 하면 패드(1424)로 이루어질 수 있다. 일부 실시 예에서, 패키지 베이스 기판(1400)은 인쇄회로기판일 수 있다.
패키지 보드층(1410)의 상면과 하면에는, 복수의 패키지 패드(1420)를 노출시키는 패키지 솔더 레지스트층(1430)이 형성될 수 있다. 솔더 레지스트층(1430)은 패키지 보드층(1410)의 상면을 덮으며 복수의 패키지 상면 패드(1422)를 노출시키는 상면 솔더 레지스트층(1432) 및 패키지 보드층(1410)의 하면을 덮으며 복수의 패키지 하면 패드(1424)를 노출시키는 하면 솔더 레지스트층(1434)을 포함할 수 있다.
패키지 베이스 기판(1400)은, 패키지 보드층(1410)의 내부에서 복수의 패키지 상면 패드(1422)와 복수의 패키지 하면 패드(1424) 사이를 전기적으로 연결하는 회로 배선(1450)을 포함할 수 있다.
복수의 패키지 상면 패드(1422)는 제2 반도체 칩(1300)과 전기적으로 연결될 수 있다. 예를 들면, 제2 반도체 칩(1300)의 복수의 제2 칩 연결 패드(1320)와 패키지 베이스 기판(1400)의 복수의 패키지 상면 패드(1422) 사이에는 복수의 제2 칩 연결 단자(1350)가 배치되어, 제2 반도체 칩(1300)과 패키지 베이스 기판(1400)을 전기적으로 연결할 수 있다. 일부 실시 예에서, 제2 반도체 칩(1300)과 패키지 베이스 기판(1400) 사이에는 복수의 제2 칩 연결 단자(1350)를 감싸는 언더필층(1380)이 개재될 수 있다.
패키지 베이스 기판(1400) 상에는 제2 반도체 칩(1300)을 감싸는 몰딩층(1390)이 배치될 수 있다. 몰딩층(1390)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2 : 팬 아웃 반도체 패키지, 100, 100a : 지지 배선 구조체, 110, 110a : 지지 배선 절연층, 70a : 제1 절연층, 70b : 제2 절연층, 120, 120a : 지지 배선 도전 구조물, RS : 리세스 영역, 132, 132a : 상면 패드 134, 134a : 하면 패드, PAD : 패드층, 140, 140a, UBM, UBM1, UBMa, UBMa1, UBMa2, UBMa3, UBMa4 : UBM층, 142, 142a, U-B : 몸체부, 144, 144a, U-P, U-P1, U-Pa, U-Pa1, U-Pa2, U-Pa3, U-Pa4 : 돌출부, 150, 150a, SB : 연결 단자, 1000, 1100 : 제1 반도체 칩, 500, 1300 : 제2 반도체 칩

Claims (20)

  1. 지지 배선 도전 구조물; 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층; 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층; 및 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 UBM층;을 포함하는 지지 배선 구조체; 및
    상기 지지 배선 구조체 상의 반도체 칩;을 포함하며,
    상기 UBM층은, 몸체부; 및 몸체부로부터 돌출되며 상기 리세스 영역 내에 배치되는 돌출부;로 이루어지는 팬 아웃 반도체 패키지.
  2. 제1 항에 있어서,
    상기 돌출부는 상기 제1 지지 배선 절연층의 하면으로부터 외측으로 돌출되지 않으며, 상기 리세스 영역 내에 상기 제1 지지 배선 절연층의 측면과 이격되는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  3. 제1 항에 있어서,
    상기 패드층, 및 상기 몸체부와 상기 돌출부로 이루어지는 상기 UBM층은 일체로 이루어지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  4. 제1 항에 있어서,
    상기 돌출부는 상기 몸체부의 가장자리로부터 이격되어 상기 몸체부의 내측으로부터 돌출되는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  5. 제1 항에 있어서,
    상기 패드층의 하면과 상기 제1 지지 배선 절연층 사이로부터 상기 몸체부의 측면과 상기 제1 지지 배선층 사이로 연장되도록 배치되는 배리어 도전층을 더 포함하는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  6. 제5 항에 있어서,
    상기 배리어 도전층은, 상기 돌출부의 표면은 덮지 않는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  7. 제6 항에 있어서,
    상기 돌출부의 하면은, 상기 제1 지지 배선 절연층의 하면으로부터 상기 배리어 도전층의 수직 방향으로의 두께와 같은 값을 가지는 깊이만큼 리세스 영역 내에 위치하는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  8. 제1 항에 있어서,
    상기 몸체부는, 상기 패드층으로부터 멀어지며 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  9. 제1 항에 있어서,
    상기 돌출부는 상기 몸체부로부터 멀어지며 수평 폭이 넓어지는 테이퍼드한 형상을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  10. 제1 항에 있어서,
    상기 패드층은, 오목한 형상의 상면을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  11. 지지 배선 도전 구조물; 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층; 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층; 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 몸체부, 및 상기 몸체부로부터 돌출되며 상기 리세스 영역 내에 상기 제1 지지 배선 절연층의 하면으로부터 외측으로 돌출되지 않으며 배치되어 상기 제1 지지 배선 절연층과 이격되고 상기 몸체부 상에 배치되는 연결 단자에 의하여 감싸지는 적어도 하나의 돌출부로 이루어지고, 상기 패드층과 일체를 이루는 UBM층; 및 상기 패드층의 하면과 상기 제1 지지 배선 절연층 사이로부터 상기 몸체부의 측면과 상기 제1 지지 배선층 사이까지 연장되도록 배치되는 배리어 도전층;을 포함하는 지지 배선 구조체; 및
    상기 지지 배선 구조체 상에 배치되며, 상기 지지 배선 구조체의 수평 폭 및 수평 면적 각각보다 작은 값의 수평 폭 및 수평 면적을 가지는 반도체 칩;을 포함하는 팬 아웃 반도체 패키지.
  12. 제11 항에 있어서,
    상기 돌출부는 상기 몸체부의 가장자리로부터 5㎛ 내지 30㎛의 이격 거리를 가지며 이격되는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  13. 제11 항에 있어서,
    수평 방향으로 상기 돌출부의 폭은, 상기 몸체부의 폭보다 작으며 20㎛ 이상의 값을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  14. 제11 항에 있어서,
    상기 UBM층은, 하나의 상기 몸체부 및, 원형, 타원형, 사각형, 다각형, 링 모양 또는 메시 모양의 수평 형상을 가지는 하나의 상기 돌출부로 이루어지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  15. 제11 항에 있어서,
    상기 UBM층은 하나의 상기 몸체부 및 서로 이격되는 복수개의 상기 돌출부로 이루어지며, 복수개의 상기 돌출부 중 적어도 하나는 링 모양 또는 바 모양의 수평 형상을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  16. 제11 항에 있어서,
    상기 돌출부의 하면은,
    상기 제1 지지 배선 절연층의 하면과 실질적으로 동일한 수직 레벨에 위치하거나, 상기 제1 지지 배선 절연층의 하면으로부터 0.5㎛ 이하의 깊이만큼 리세스 영역 내에 위치하는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  17. 제11 항에 있어서,
    상기 돌출부는 수직 방향으로 10㎛ 내지 30㎛의 제1 높이를 가지고,
    상기 몸체부는 수직 방향으로 상기 제1 높이보다 작은 값의 제2 높이를 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  18. 지지 배선 도전 구조물; 리세스 영역을 가지는 제1 지지 배선 절연층 및 상기 제1 지지 배선 절연층 상의 제2 지지 배선 절연층을 포함하며 상기 지지 배선 도전 구조물을 포위하는 복수의 지지 배선 절연층; 상기 제2 지지 배선 절연층에 의하여 포위되며 상기 지지 배선 도전 구조물과 연결되는 패드층; 상기 제1 지지 배선 절연층에 의하여 포위되며 상기 패드층과 연결되는 몸체부, 및 상기 몸체부로부터 돌출되며 상기 리세스 영역 내에 상기 제1 지지 배선 절연층의 하면으로부터 외측으로 돌출되지 않으며 배치되어 상기 제1 지지 배선 절연층과 이격되는 적어도 하나의 돌출부로 이루어지고, 상기 패드층과 일체를 이루는 UBM층; 및 상기 패드층의 하면과 상기 제1 지지 배선 절연층 사이로부터 상기 몸체부의 측면과 상기 제1 지지 배선층 사이까지 상기 돌출부의 표면은 덮지 않도록 연장되는 배리어 도전층;을 포함하는 재배선 인터포저;
    상기 재배선 인터포저 상에 수평 방향으로 서로 이격되며 실장되어 상기 지지 배선 도전 구조물과 전기적으로 연결되고, 제1 서브 반도체 칩 및 복수의 제2 서브 반도체 칩이 수직 방향을 따라서 적층된 제1 반도체 칩, 및 제2 반도체 칩;
    상기 재배선 인터포저 상에서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 몰딩층;
    상기 UBM층의 상기 몸체부 상에서 상기 돌출부를 감싸며 일부분이 상기 리세스 영역 내에 배치되는 연결 단자; 및
    상기 연결 단자와 연결되도록 상기 재배선 인터포저가 실장되는 메인 보드;을 포함하는 팬 아웃 반도체 패키지.
  19. 제18 항에 있어서,
    상기 수평 방향으로 상기 몸체부의 폭은 상기 패드층의 폭보다 작고, 상기 돌출부의 폭은 상기 몸체부의 폭보다 작으며 20㎛ 이상의 값을 가지고,
    상기 수직 방향으로 상기 리세스 영역의 깊이는 10㎛ 내지 30㎛의 값을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
  20. 제18 항에 있어서,
    상기 몸체부는 상기 패드층으로부터 멀어지며 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지고,
    상기 돌출부는, 상기 몸체부의 높이보다 큰 값의 높이를 가지고 상기 몸체부로부터 멀어지며 수평 폭이 넓어지는 테이퍼드한 형상을 가지는 것을 특징으로 하는 팬 아웃 반도체 패키지.
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