TW202213673A - 包括凸塊下金屬的扇出型半導體封裝 - Google Patents

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權容煥
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Abstract

本發明提供一種扇出型半導體封裝，包含：支撐佈線結構，包含：支撐佈線導電結構；多個支撐佈線絕緣層，包含具有凹陷區的第一支撐佈線絕緣層及在第一支撐佈線絕緣層上的第二支撐佈線絕緣層，且包封支撐佈線導電結構；接墊層，藉由第二支撐佈線絕緣層包封且連接至支撐佈線導電結構；以及凸塊下金屬（UBM）層，藉由第一支撐佈線絕緣層包封且連接至接墊層；以及半導體晶片，位於支撐佈線結構上，其中UBM層包含主體部分及自主體部分突出且配置於凹陷區中的突出部。

Description

包括凸塊下金屬的扇出型半導體封裝
本發明概念是關於一種半導體封裝，且更特定而言是關於一種包含凸塊下金屬（under-bump metallurgy；UBM）層的扇出型半導體封裝。 相關申請案的交叉引用
本申請案基於且主張2020年9月25日在韓國智慧財產局申請的韓國專利申請案第10-2020-0124619號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
由於電子工業中的顯著發展及使用者的需求，電子裝置變得愈來愈小及多功能且具有更大的能力，因此需要高度整合半導體晶片。
因此，具有連接端子的半導體封裝（藉以確保連接可靠性）設計用於其中用於輸入/輸出（input/output；I/O）的連接端子的數目增加的高度整合半導體晶片；例如為了防止連接端子當中的干擾，正在研發其中連接端子之間的距離增加的扇出型半導體封裝。
本發明概念提供一種包含凸塊下金屬（UBM）層的扇出型半導體封裝，由此可增加連接端子的連接可靠度。
根據本發明概念的態樣，提供一種如以下的扇出型半導體封裝。
一種扇出型半導體封裝包含：支撐佈線結構，包含：支撐佈線導電結構；多個支撐佈線絕緣層，包含具有凹陷區的第一支撐佈線絕緣層及在第一支撐佈線絕緣層上的第二支撐佈線絕緣層，多個支撐佈線絕緣層包封支撐佈線導電結構；接墊層，藉由第二支撐佈線絕緣層包封且連接至支撐佈線導電結構；以及凸塊下金屬（UBM）層，藉由第一支撐佈線絕緣層包封且連接至接墊層；以及半導體晶片，位於支撐佈線結構上，其中所述UBM層包含主體部分及自主體部分突出且配置於凹陷區中的突出部。
一種扇出型半導體封裝包含：支撐佈線結構，包含：支撐佈線導電結構；多個支撐佈線絕緣層，包含具有凹陷區的第一支撐佈線絕緣層及在第一支撐佈線絕緣層上的第二支撐佈線絕緣層，多個支撐佈線絕緣層包封支撐佈線導電結構；接墊層；藉由第二支撐佈線絕緣層包封且連接至支撐佈線導電結構；凸塊下金屬（UBM）層，包含藉由第一支撐佈線絕緣層包封且連接至接墊層的主體部分以及自主體部分突出且不在凹陷區中自第一支撐佈線絕緣層的下表面向外突出且配置成與第一支撐佈線絕緣層隔開且由配置於主體部分上的連接端子包圍的至少一個突出部，其中UBM層與接墊層一體地形成；以及阻障導電層，配置成自接墊層的下表面與第一支撐佈線絕緣層之間延伸至主體部分的側表面與第一支撐佈線絕緣層之間；以及半導體晶片，配置於支撐佈線結構上且具有小於支撐佈線結構的水平寬度及水平面積的水平寬度及水平面積。
一種扇出型半導體封裝包含：重佈線中介件，包含：支撐佈線導電結構；多個支撐佈線絕緣層，包含具有凹陷區的第一支撐佈線絕緣層及在第一支撐佈線絕緣層上的第二支撐佈線絕緣層，多個支撐佈線絕緣層包封支撐佈線導電結構；接墊層，藉由第二支撐佈線絕緣層包封且連接至支撐佈線導電結構；凸塊下金屬（UBM）層，包含藉由第一支撐佈線絕緣層包封且連接至接墊層的主體部分，以及自主體部分突出且不在凹陷區中自第一支撐佈線絕緣層的下表面向外突出且配置成與第一支撐佈線絕緣層隔開的至少一個突出部，其中UBM層與接墊層一體地形成；以及阻障導電層，自接墊層的下表面與第一支撐佈線絕緣層之間延伸至主體部分的側表面與第一支撐佈線絕緣層之間，且配置成不覆蓋至少一個突出部的表面；以及第一半導體晶片及第二半導體晶片，位於重佈線中介件上在水平方向上彼此隔開以電連接至支撐佈線導電結構，其中第一半導體晶片包含在垂直方向上堆疊的第一子半導體晶片及多個第二子半導體晶片；模製層，包圍重佈線中介件上的第一半導體晶片及第二半導體晶片；連接端子，包圍UBM層的主體部分上的至少一個突出部且具有配置於凹陷區中的一部分；以及主板，重佈線中介件安裝於所述主板上以連接至連接端子。
圖1為根據實例實施例的扇出型半導體封裝的橫截面視圖。
參考圖1，扇出型半導體封裝1可包含其上安裝有支撐佈線結構100的主板600，以及附接至支撐佈線結構100的至少一個第一半導體晶片1000及第二半導體晶片500。至少一個第一半導體晶片1000及第二半導體晶片500可安裝於支撐佈線結構100上且可在水平方向上彼此隔開。
至少一個第一半導體晶片1000及第二半導體晶片500可經由多個第一端子240及多個第二連接端子540分別電連接至支撐佈線結構100的支撐佈線導電結構120。舉例而言，至少一個第一半導體晶片1000可經由多個第一連接端子240電連接至支撐佈線導電120，且第二半導體晶片500可經由多個第二連接端子540電連接至支撐佈線導電120。至少一個第一半導體晶片1000可具有多個第一上表面連接接墊222，且第二半導體晶片500可具有多個第二上表面連接接墊522。多個第一上表面連接接墊222可與多個第一連接端子240接觸，且多個第二上表面連接接墊522可與多個第二連接端子540接觸。如本文所使用，除非上下文另外指示，否則術語「接觸」指直接連接（即觸摸）。
支撐佈線結構100可包含支撐佈線絕緣層110及支撐佈線導電結構120。支撐佈線絕緣層110可包封支撐佈線導電結構120。舉例而言，支撐佈線結構100可包含重佈線中介件（redistribution interposer），所述重佈線中介件包含重佈線層。
在一些實施例中，支撐佈線結構100可包含堆疊的多個支撐佈線絕緣層110。自多個支撐佈線絕緣層110當中的最下端處的支撐佈線絕緣層110可具有凹陷區RS。支撐佈線絕緣層110可由例如光可成像介電質（photo imageable dielectric；PID）或感光聚醯亞胺（photosensitive polyimide；PSPI）形成。支撐佈線導電結構120可包含金屬，諸如銅（Cu）、鋁（Al）、鎢（W）、鈦（Ti）、鉭（Ta）、銦（In）、鉬（Mo）、錳（Mn）、鈷（Co）、錫（Sn）、鎳（Ni）、鎂（Mg）、錸（Re）、鈹（Be）、鎵（Ga）、釕（Ru）或其合金但不限於此。在一些實施例中，支撐佈線導電結構120可藉由在包含鈦、氮化鈦或鈦鎢的阻障導電層上堆疊銅或銅合金來形成。
支撐佈線導電結構120可包含至少配置於支撐佈線絕緣層110的上表面及下表面中的一者上的多個支撐線路圖案122，以及穿過支撐佈線絕緣層110以分別接觸多個支撐線路圖案122中的一些且連接至多個支撐線路圖案122中的一些的多個支撐佈線通孔124。在一些實施例中，支撐線路圖案122中的至少一些可藉由與其一體的多個支撐佈線通孔124中的一些形成。舉例而言，可一體地成形與支撐線路圖案122的下表面接觸的支撐線路圖案122及支撐佈線通孔124。在一些實施例中，支撐線路圖案122的接觸支撐佈線通孔124的部分的上表面可與其其他部分相比具有相對凹面形狀。如本文所使用，術語「一體式」可指同時且由相同材料形成的結構、圖案以及/或層，而不破壞形成其的材料的連續性。作為一個實例，形成為「一體式」的結構、圖案以及/或層可為均質的單體結構。
在一些實施例中，多個支撐佈線通孔124中的每一者可具有其水平寬度朝下變窄的錐形形狀。舉例而言，多個支撐佈線通孔124中的每一者的水平寬度可遠離至少一個第一半導體晶片1000及第二半導體晶片500變窄。
多個上表面接墊132及多個下表面接墊134可分別配置於支撐佈線結構100的上表面及下表面上。支撐佈線導電結構120可將多個上表面接墊132電連接至多個下表面接墊134。在一些實施例中，支撐佈線導電結構120可將多個上表面接墊132中的一些電連接至上部表面接墊132的一些其他者。
在一些實施例中，多個上表面接墊132可包含與支撐佈線導電結構120相同的材料。在一些實施例中，多個上表面接墊132中的每一者可藉由在包含鈦、氮化鈦或鈦鎢的晶種層上堆疊銅或銅合金來形成。在一些實施例中，上表面接墊132可堆疊於最上端處的支撐線路圖案122上。在其他實施例中，上表面接墊132可為最上端處的支撐線路圖案122的部分。
多個凸塊下金屬（UBM）層140可分別配置於多個下表面接墊134上。UBM層140可配置於多個下表面接墊134中的每一者的下表面上。在一些實施例中，多個下表面接墊134及多個UBM層140可包含與支撐佈線導電結構120相同的材料。在一些實施例中，多個上表面接墊134中的每一者及多個UBM層140中的每一者可藉由在包含鈦、氮化鈦或鈦鎢的晶種層上堆疊銅或銅合金來形成。多個UBM層140中的每一者可包含主體部分142及自主體部分142突出的突出部144。
單個下表面接墊134及配置於單個下表面接墊134的下表面上的單個UBM層140可一體地成形於單體中。自包含於支撐佈線結構100中的堆疊支撐佈線絕緣層110當中的最下端處的支撐佈線絕緣層110可包封UBM層140，且最下端的下一端處的支撐佈線絕緣層110可包封下表面接墊134。下表面接墊134的上表面及側表面的部分可由支撐佈線絕緣層110覆蓋。UBM層140的主體部分142的側表面可由支撐佈線絕緣層110覆蓋，且支撐佈線絕緣層110可接觸層140的主體部分142的側表面。突出部144可配置於支撐佈線絕緣層110的凹陷區RS中以與支撐佈線絕緣層110隔開而不接觸其。突出部144可不自支撐佈線絕緣層110的下表面向外突出。舉例而言，突出部144的下表面可位於比支撐佈線絕緣層110的下表面更高的層級處。將參考圖2A至圖3B以及圖4A至圖5E詳細描述下表面接墊134及UBM層140。
多個第一連接端子240可配置於支撐佈線結構100的多個上表面接墊132中的一些與至少一個第一半導體晶片1000的多個第一上表面連接接墊222之間以將支撐佈線結構100電連接至至少一個第一半導體晶片1000。多個第二連接端子540可配置於支撐佈線結構100的多個上表面接墊132的一些其他者與多個第二上表面連接接墊522之間以將支撐佈線結構100電連接至第二半導體晶片500。
在一些實施例中，多個第一連接端子240及多個第二連接端子540可各自為焊球或凸塊。舉例而言，多個第一連接端子240及多個第二連接端子540可各自包含導電柱及導電柱上的導電蓋。導電柱可包含銅、鎳、不鏽鋼或諸如鈹銅的銅合金。導電蓋可包含銀（Ag）、錫（Sn）、金（Au）或焊料。舉例而言，導電蓋可包含SnAg。
第一半導體晶片1000包含第一子半導體晶片200及多個第二子半導體晶片300。儘管第一半導體晶片1000在圖1中示出為包含四個第二子半導體晶片300，但本發明概念不限於此。舉例而言，第一半導體晶片1000可包含至少兩個第二子半導體晶片300。在一些實施例中，第一半導體晶片1000可包含對應於四的倍數的第二子半導體晶片300。多個第二子半導體晶片300可在垂直方向上依序堆疊於第一子半導體晶片200上。第一子半導體晶片200及多個第二子半導體晶片300中的每一者可與其面朝下的主動表面依序堆疊。
第一子半導體晶片200包含：具有其上形成有第一半導體元件212的主動表面的第一半導體基底210、分別形成於第一半導體基底210的主動表面及非主動表面上的第一上表面連接接墊222及第一下表面連接接墊224，以及穿過第一半導體基底210的至少一部分以將第一上表面連接接墊222電連接至第一下表面連接接墊224的第一貫穿電極230。
第一半導體基底210可包含例如諸如矽（Si）的半導體材料。替代地，第一半導體基底210可包含諸如鍺（Ge）的半導體元件，或諸如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）以及磷化銦（InP）的化合物半導體。第一半導體基底210可包含導電區，例如摻雜雜質的井。第一半導體基底210可包含各種裝置隔離結構，諸如淺溝槽隔離（shallow trench isolation；STI）。
在本說明書中，諸如第一半導體基底210的半導體基底的上表面及下表面分別指半導體基底的主動表面側及非主動表面側。舉例而言，當半導體基底的主動表面在最終產物中位於其非主動表面之下時，在本說明書中，半導體基底的主動表面側可稱為半導體基底的上表面，且半導體基底的非主動表面側可稱為半導體基底的下表面。此外，術語『上表面』及『下表面』可用於配置於半導體基底的主動表面上的組件及配置於其非主動表面上的組件。
包含各種類型的多個單獨裝置的第一半導體元件212可形成於第一半導體基底210的主動表面上。舉多個單獨裝置可包含各種微電子裝置，諸如金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistor；MOSFET），例如互補金屬絕緣體半導體電晶體（complementary metal-insulator-semiconductor transistor；CMOS電晶體）、系統大規模整合（system large scale integration；LSI）、諸如CMOS成像感測器（CMOS imaging sensor；CIS）的影像感測器、微機電系統（micro-electro-mechanical system；MEMS）、主動元件、被動元件或類似者。多個單獨裝置可電連接至第一半導體基底210的導電區。第一半導體元件212可更包含將多個單獨裝置中的至少兩者或多個單獨裝置電連接至第一半導體基底210的導電區的導電佈線或導電插塞。此外，多個單獨裝置可各自經由絕緣層與其他相鄰單獨裝置電隔離。
在一些實施例中，第一子半導體晶片200可包含緩衝器晶片，所述緩衝器晶片包含串並聯轉換電路。在一些實施例中，第一子半導體晶片200可為用於控制高頻寬記憶體（high bandwidth memory；HBM）動態隨機存取記憶體（dynamic random access memory；DRAM）半導體晶片的緩衝器晶片。當第一子半導體晶片200為用於控制HBM DRAM半導體晶片的緩衝器晶片時，第一子半導體晶片200可稱為主晶片，且HBM DRAM半導體晶片可稱為從晶片。
第二子半導體晶片300包含具有其上形成有第二半導體元件312的主動表面的第二半導體基底310、分別配置於第二半導體基底310的主動表面及非主動表面上的多個內部上表面連接接墊322及多個內部下表面連接接墊324，以及穿過第二半導體基底310的至少一部分以將多個內部上表面連接接墊322電連接至多個內部下表面連接接墊324的多個第二貫穿電極330。第二半導體基底310、內部上表面連接接墊322、內部下表面連接接墊324以及第二貫穿電極330分別與第一半導體基底210、第一上表面連接接墊222、第一下表面連接接墊224以及第一貫穿電極230相同，且因此將省略其詳細描述。
在一些實施例中，第二子半導體晶片300可為HBM DRAM半導體晶片。第一子半導體晶片200可稱為主晶片，且第二子半導體晶片300可稱為從晶片。
多個內部連接端子340可分別附接至多個第二子半導體晶片300的多個內部上表面連接接墊322。內部連接端子340可根據多個第二子半導體晶片300及多個第二子半導體晶片300當中的內部下表面連接接墊324至內部上表面連接接墊322將第一子半導體晶片200的第一下表面連接接墊224與第二子半導體晶片300的內部上表面連接接墊322電連接，所述第二子半導體晶片300位於最下端處且配置成最接近於第一子半導體晶片200。在一些實施例中，多個內部連接端子340中的每一者可為焊球或凸塊。
絕緣黏著層380可在第一子半導體晶片200與第二子半導體晶片300中的鄰近者之間，且在多個所述第二子半導體晶片300中的每一者之間。絕緣黏著層380可包含非導電膜（non-conductive film；NCF）、非導電糊狀物（non-conductive paste；NCP）、絕緣聚合物或環氧樹脂。絕緣黏著層380可包圍內部連接端子340且填充第一子半導體晶片200與多個第二子半導體晶片300中的每一者之間的間隔。
在一些實施例中，自多個第二子半導體晶片300當中，距第一子半導體晶片200配置最遠的第二子半導體晶片300可不包含內部下表面連接接墊324及第二貫穿電極330。在一些實施例中，自多個第二子半導體晶片300當中，距第一子半導體晶片200配置最遠的第二子半導體晶片300的厚度可大於另一第二子半導體晶片300的厚度。如本文所使用，厚度可指在垂直方向上量測的厚度或高度。
第一子半導體晶片200的寬度及區域可大於第二子半導體晶片300中的每一者的寬度及區域。舉例而言，當在橫截面中觀測時，第一子半導體晶片200在水平方向上的寬度可大於第二子半導體晶片300中的每一者在水平方向上的寬度。第一半導體晶片1000可更包含包圍第一子半導體晶片200上的多個第二子半導體晶片300的側表面及絕緣黏著層380的側表面的第一模製層400。第一模製層400可包含例如環氧基模製化合物（epoxy mold compound；EMC）。
第二半導體晶片500可包含具有其上形成有第三半導體元件512的主動表面的第三半導體基底510以及配置於第三半導體基底510的主動表面上的多個第二上表面連接接墊522。多個第二連接端子540可附接至多個第二上表面連接接墊522。第三半導體基底510、第二上表面連接接墊522以及第二連接端子540分別且實質上與第一半導體基底210、第一上表面連接接墊222以及第一連接端子140相同，且因此將省略其詳細描述。如本文所使用，當提及定向、佈局、位置、形狀、大小、量或其他量測時，如本文中所使用的術語，諸如「相同」、「相等」、「平面」或「共面」未必意謂恰好相同的定向、佈局、位置、形狀、大小、量或其他量測，但意欲涵蓋可例如歸因於製造製程出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、量或其他量測。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。
舉例而言，第二半導體晶片500可為中央處理單元（central processing unit；CPU）晶片、圖形處理單元（graphics processing unit；GPU）晶片或應用程式處理器（application processor；AP）晶片。
第一底部填充層280可在第一半導體晶片1000與支撐佈線結構100之間，且第二底部填充層580可在第二半導體晶片500與支撐佈線結構100之間。第一底部填充層280及第二底部填充層580可分別包圍第一連接端子240及第二連接端子540。
扇出型半導體封裝1可更包含包圍支撐佈線結構100上的第一半導體晶片1000及第二半導體晶片500的側表面的第二模製層610。舉例而言，第二模製層610可包含EMC。
在一些實施例中，第二模製層610可覆蓋支撐佈線結構100的上表面及第一半導體晶片1000及第二半導體晶片500的側表面，但不覆蓋第一半導體晶片1000及第二半導體晶片500的上表面。在此情況下，扇出型半導體封裝1可更包含覆蓋第一半導體晶片1000及第二半導體晶片500的上表面的散熱部件630。散熱部件630可包含散熱盤，諸如散熱塊或散熱片。在一些實施例中，散熱部件630可包封主板600的上表面上的第一半導體晶片1000、第二半導體晶片500以及支撐佈線結構100。
此外，扇出型半導體封裝1可更包含配置於散熱部件630與第一半導體晶片1000及第二半導體晶片500之間的熱界面材料（thermal interface material；TIM）620。TIM 620可包含例如糊狀物或膜。
多個連接端子150可分別附接至多個UBM層140。多個連接端子150可將支撐佈線結構100電連接至主板600。在一些實施例中，多個連接端子150可為焊料球。連接端子150可分別包圍主體部分142上的突出部144。舉例而言，每一連接端子150可包圍及接觸突出部144中的對應者的側表面及下表面。在一些實施例中，每一連接端子150可接觸主體部分142中的對應者的下表面。連接端子150的部分可配置於凹陷區RS中。
板底部填充層180可在支撐佈線結構100與主板600之間。板底部填充層180可包圍多個連接端子150。
主板600可包含底板層605及分別配置於底板層605的上表面及下表面上的多個板上表面接墊622以及多個板下表面接墊624。在一些實施例中，主板600可為印刷電路板。舉例而言，主板600可為多層印刷電路板。底板層605可包含酚樹脂、環氧樹脂以及聚醯亞胺中的至少一者。
暴露多個板上表面接墊622及多個板下表面接墊624的阻焊層（未繪示）兩者可形成於底板層605的上表面及下表面上。連接端子150可連接至板上表面接墊622，且封裝連接端子650可連接至板下表面接墊624。連接端子150可將下表面接墊134電連接至板上表面接墊622。連接至板下表面接墊624的封裝連接端子650可將扇出型半導體封裝1連接至外部。
在一些實施例中，散熱部件630可執行電磁波屏蔽功能，且可連接至主板600的多個板上表面接墊622中的一些，其中提供接地連接。
根據本發明概念的扇出型半導體封裝1，由於連接端子150包圍UBM層140的主體部分142上的突出部144，因此增加連接端子150與UBM層140之間的接合區域，因此增加連接可靠性。此外，連接端子150的部分配置於支撐佈線絕緣層110的凹陷區RS中，且因此界定凹陷區RS的支撐佈線絕緣層110的部分可執行障壁功能以防止構成連接端子150的焊料在形成連接端子150的製程期間流動至周圍環境。
圖2A至圖2N為示出根據實例實施例的製造UBM層的方法的橫截面視圖，所述UBM層包含於扇出型半導體封裝中且連接端子附接至所述UBM層。
參考圖2A，第一阻障導電層50a及第一晶種層60a依序形成於附接至載體基底10的釋放膜12上。第一阻障導電層50a及第一晶種層60a可使用諸如濺鍍製程的物理氣相沈積方法來形成。
載體基底10可例如為半導體基底、透射基底或耐熱基底。在一些實施例中，載體基底10可為玻璃基底。在其他實施例中，載體基底10可包含耐熱有機聚合物材料，諸如聚醯亞胺（polyimide；PI）、聚(醚醚酮)（poly(etheretherketone)；PEEK）、聚(醚碸)（poly(ethersulfone)；PES）或聚(苯硫醚)（poly(phenylene sulfide)；PPS）。
釋放膜12可包含對雷射輻射或加熱作出反應以氣化從而允許載體基底10分離的雷射反應性層或熱反應性層。舉例而言，釋放膜12可包含單層或多層結構，所述單層或多層結構包含附接至主結構層的兩個表面中的每一者的釋放層。主結構層可包含例如熱塑性聚合物。釋放層可包含例如包含丙烯基及矽酮的共聚物。
第一阻障導電層50a及第一晶種層60a可各自保形地形成以按大致均一厚度覆蓋載體基底10，所述釋放膜12附接至所述載體基底10。在一些實施例中，第一阻障導電層50a及第一晶種層60a可各自具有1微米或小於1微米的厚度。舉例而言，第一阻障導電層50a及第一晶種層60a可各自具有約0.1微米的厚度。
第一阻障導電層50a可包含相對於第一晶種層60a具有蝕刻選擇性的材料。第一阻障導電層50a可包含諸如鈦（Ti）或鉭（Ta）的金屬，或金屬的合金，或導電金屬氮化物。在一些實施例中，第一阻障導電層50a可包含鈦、氮化鈦或鈦鎢。第一晶種層60a可包含金屬或金屬合金。舉例而言，第一晶種層60a可包含銅或銅合金。
參考圖2B，具有第一遮罩開口MO1的第一遮罩圖案MK1可形成於第一晶種層60a上。舉例而言，第一遮罩圖案MK1可由光阻形成。在一些實施例中，第一遮罩開口MO1可具有約20微米或大於20微米的水平寬度。
第一遮罩圖案MK1可具有垂直於或幾乎垂直於第一遮罩開口MO1中的第一晶種層60a的上表面的側表面。舉例而言，第一遮罩開口MO1中的第一晶種層60a的上表面與第一遮罩圖案MK1的側表面之間的銳角可在約87°與約90°之間。在一些實施例中，當第一遮罩圖案MK1由正型光阻形成時，第一遮罩圖案MK1可具有其水平寬度遠離第一晶種層60a變窄的錐形形狀。
第一遮罩圖案MK1可包含由第一遮罩開口MO1界定的至少一個分離遮罩圖案SMP。至少一個分離遮罩圖案SMP可與其間具有第一遮罩開口MO1的第一遮罩圖案MK1的另一部分分離。
參考圖2B及圖2C，可形成填充第一遮罩開口MO1的第一導電圖案62a，且可移除第一遮罩圖案MK1。
在一些實施例中，第一導電圖案62a可藉由使用第一晶種層60a執行無電極電鍍來形成。第一導電圖案62a可包含與第一晶種層60a相同的材料或具有與第一晶種層60a的材料的蝕刻特性類似的蝕刻特性的材料。第一導電圖案62a可包含例如銅或銅合金。
在其他實施例中，第一導電圖案62a可藉由執行物理氣相沈積方法或化學氣相沈積方法來形成。舉例而言，第一導電圖案62a可藉由執行物理氣相沈積方法或化學氣相沈積方法來將導電材料層沈積於具有第一遮罩開口MO1的第一遮罩圖案MK1上，以及執行移除第一遮罩圖案MK1的剝離製程來形成。第一導電圖案62a可為填充第一遮罩開口MO1的導電材料層的部分。當藉由使用物理氣相沈積方法或化學氣相沈積方法形成第一導電圖案62a時，可省略第一晶種層60a。
第一導電圖案62a的側表面可垂直於或幾乎垂直於第一晶種層60a的上表面。舉例而言，第一晶種層60a的上表面與第一導電圖案62a的側表面之間的銳角可在約87°與約90°之間。在一些實施例中，第一導電圖案62a可具有其水平寬度遠離第一晶種層60a增加的錐形形狀。
第一導電圖案62a可界定至少一個分離間隔SS。至少一個分離間隔SS可對應於至少一個分離遮罩圖案SMP，且可藉由移除至少一個分離遮罩圖案SMP來形成。
參考圖2D，具有第一開口OP1的第一絕緣層70a形成於其上形成有第一導電圖案62a的第一晶種層60a上。第一絕緣層70a可由例如PID或PSPI形成。
第一絕緣層70a可垂直地重疊第一導電圖案62a的部分且不重疊第一導電圖案62a的另一部分及分離間隔SS。第一開口OP1的水平寬度及水平面積可大於分離間隔SS的水平寬度及水平面積，且分離間隔SS可在垂直方向上完全地重疊第一開口OP1。第一開口OP1及分離間隔SS可彼此連通。第一開口OP1在第一導電圖案62a上可具有其水平寬度朝下變窄的錐形形狀。
第一絕緣層70a可覆蓋第一導電圖案62a的上表面的部分及第一導電圖案62a的鄰近於其的側表面的部分。第一絕緣層70a可覆蓋第一晶種層60a的上表面的未由第一導電圖案62a覆蓋的部分。第一絕緣層70a可不覆蓋第一晶種層60a的上表面的暴露於分離間隔SS的底表面上的部分。舉例而言，第一絕緣層70a可不覆蓋分離間隔SS及第一導電圖案62a的鄰近於分離間隔SS的部分。
參考圖2E，第二阻障導電層50b及第二晶種層60b可依序形成於其上形成有第一導電圖案62a及第一絕緣層70a的第一晶種層60a上。第二阻障導電層50b及第二晶種層60b可藉由執行諸如濺鍍製程的物理氣相沈積方法來形成。第二阻障導電層50b及第二晶種層60b可保形地形成以按大致均一厚度覆蓋第一導電圖案62a、第一絕緣層70a以及第一晶種層60a的各別暴露表面。在一些實施例中，第二阻障導電層50b及第二晶種層60b可各自具有1微米或小於1微米的厚度。舉例而言，第二阻障導電層50b及第二晶種層60b可各自具有約0.1微米的厚度。
在一些實施例中，第二阻障導電層50b可包含與第一阻障導電層50a相同的材料。在一些實施例中，第二晶種層60b可包含與第一晶種層60a相同的材料。
第二阻障導電層50b及第二晶種層60b可在分離間隔SS中的底表面及側壁上依序覆蓋第一晶種層60a及第一導電圖案62a的各別暴露表面，亦即，在分離間隔SS中，且依序覆蓋分離間隔SS外部的第一導電圖案62a及第一絕緣層70a的各別暴露表面。
參考圖2F，具有第二遮罩開口MO2的第二遮罩圖案MK2可形成於第二晶種層60b上。舉例而言，第二遮罩圖案MK2可由光阻形成。在一些實施例中，第二遮罩開口MO2可具有約200微米或大於200微米的水平寬度。
第二遮罩圖案MK2可不在垂直方向上與第一開口OP1及分離間隔SS中的每一者重疊。第二遮罩開口MO2的水平寬度及水平面積可大於第一開口OP1及分離間隔SS中的每一者的水平寬度及水平面積，且第一開口OP1及分離間隔SS兩者可在垂直方向上重疊於第二遮罩開口MO2中。
第二遮罩圖案MK2可具有垂直於或幾乎垂直於第二遮罩開口MO2中的第二晶種層60b的最上表面的側表面。舉例而言，第二遮罩開口MO2中的第二晶種層60b的最上表面與第二遮罩圖案MK2的側表面之間的銳角可在約87°與約90°之間。在一些實施例中，當第二遮罩圖案MK2由正型光阻形成時，第二遮罩圖案MK2可具有其水平寬度遠離第二晶種層60b變窄的錐形形狀。
一起參考圖2F及圖2G，可形成填充第二遮罩開口MO2的第二導電圖案62b，且可移除第二遮罩圖案MK2。第二導電圖案62b可藉由執行與形成第一導電圖案62a的方法類似的方法且使用與第一導電圖案62a的材料相同的材料來形成。
第二導電圖案62b的側表面可垂直於或幾乎垂直於第二晶種層60b的最上表面。舉例而言，第二晶種層60b的最上表面與第二導電圖案62b的側表面之間的銳角可在約87°與約90°之間。在一些實施例中，第二導電圖案62b可具有其水平寬度遠離第二晶種層60b增加的錐形形狀。
第二導電圖案62b可具有垂直水平，其中其重疊第一開口OP1及分離間隔SS的部分的上表面在垂直方向上低於其重疊第一絕緣層70a的部分的上表面。第二導電圖案62b的上表面可具有其中心部分的垂直水平低於其邊緣的垂直水平的凹面形狀。
一起參考圖2G及2H，第一絕緣層70a可藉由移除第二晶種層60b的配置於圖2F中所示出的第二遮罩圖案MK2下方的部分及其下方的第二阻障導電層50b的部分來暴露，亦即，第二晶種層60b的不由第二導電圖案62b覆蓋的部分及其下方的第二阻障導電層50b的部分。第二晶種層60b的部分及其下方的第二阻障導電層50b的部分亦可藉由使用第二導電圖案62b作為蝕刻遮罩來移除。
第一晶種層60a的上表面與位於第一導電圖案62a的上表面與第一絕緣層70a的上表面之間的垂直水平上的第二阻障導電層50b的部分、第二晶種層60b的部分以及第二導電圖案62b的部分(亦即，位於第一開口OP1中的第二阻障導電層50b的部分、第二晶種層60b的部分以及第二導電圖案62b的部分)的側表面之間的銳角，且可為約70°至約85°。在一些實施例中，第一開口OP1中的第二阻障導電層50b的部分、第二晶種層60b的部分以及第二導電圖案62b的部分可具有其水平寬度朝下變窄的錐形形狀。
參考圖2I，具有第二開口OP2的第二絕緣層70b形成於第二導電圖案62b及第一絕緣層70a上。第二絕緣層70b可由例如PID或PSPI形成。第二導電圖案62b的上表面的部分可暴露於第二開口OP2的底表面上。
接著，藉由使用與在具有第一開口OP1的第一絕緣層70a上形成第二阻障導電層50b、第二晶種層60b以及第二導電圖案62b的方法類似的方法，第三阻障導電層50c、第三晶種層60c以及第三導電圖案62c可形成於具有第二開口OP2的第二絕緣層70b上。此外，儘管未示出，但在一些實施例中，藉由重複參考圖2I所描述的方法，額外導電圖案及額外絕緣層可進一步形成於第三導電圖案62c及第二絕緣層70b上。
一起參考圖2I及圖2J，第一阻障導電層50a可藉由移除包含於釋放膜12中的雷射反應性層或熱反應性層來分離載體基底10，或藉由將雷射輻射至釋放膜12或加熱釋放膜12來減弱雷射反應性層或熱反應性層與第一阻障導電層50a之間的接合力來暴露。
一起參考圖2J及圖2K，移除第一阻障導電層50a。在一些實施例中，第一阻障導電層50a可藉由執行濕式蝕刻製程來移除。由於第一阻障導電層50a包含相對於第一晶種層60a具有蝕刻選擇性的材料，因此在移除第一阻障導電層50a之後，可不移除第一晶種層60a但可暴露第一晶種層60a。
一起參考圖2K及2L，移除第一晶種層60a及第一導電圖案62a。在一些實施例中，可藉由執行濕式蝕刻製程移除第一晶種層60a及第一導電圖案62a。第一晶種層60a及第一導電圖案62a可包含相同材料或具有類似蝕刻特性的材料，且因此可一起移除。在移除第一晶種層60a及第一導電圖案62a之後，可暴露第二阻障導電層50b及第一絕緣層70a。
第一絕緣層70a可具有自其中移除第一導電圖案62a的凹陷區RS。在凹陷區RS中，第一絕緣層70a的側壁可與第二阻障導電層50b隔開。
第一絕緣層70a的界定第一開口OP1且具有與第一開口OP1相等的垂直水平的部分可稱為絕緣支撐部分70aS，且第一絕緣層70a的界定凹陷區RS且具有與凹陷區RS相同的垂直水平的部分可稱為絕緣障壁部分70aD。
一起參考圖2L及圖2M，移除第二阻障導電層50b的部分。藉由移除第二阻障導電層50b的未由第二絕緣層70b覆蓋的部分（亦即第二阻障導電層50b的覆蓋第二晶種層60b的部分（覆蓋第二導電圖案62b的下表面）的部分以及移除第二阻障導電層50b的暴露於凹陷區RS中且與第一絕緣層70a隔開的部分），可僅留下第二阻障導電層50b的接觸第一絕緣層70a的部分。在一些實施例中，第一絕緣層70a的下表面及第二阻障導電層50b在凹陷區RS中可為共面的。
第二晶種層60b及第二導電圖案62b的藉由第二絕緣層70b包封且具有與第二絕緣層70b相同的垂直水平的部分可為接墊層PAD，且第二晶種層60b及第二導電圖案62b的藉由第一絕緣層70a包封且具有與第一絕緣層70a相同的垂直水平的部分可為UBM層UBM。UBM層UBM的由第一開口OP1界定且具有與第一開口OP1相同的垂直水平的部分可為主體部分U-B，且UBM層UBM的由凹陷區RS界定且具有與凹陷區RS相同的垂直水平的部分可為突出部U-P。突出部U-P可自主體部分U-B突出。第三阻障導電層50c、第三晶種層60c以及第三導電圖案62c可為支撐佈線導電結構R-C。
絕緣支撐部分70aS可接觸主體部分U-B且包封主體部分U-B，且絕緣障壁部分70aD可與突出部U-P隔開且包封突出部U-P。舉例而言，絕緣支撐部分70aS可位於與主體部分U-B相同的垂直水平處且可包圍主體部分U-B，且絕緣障壁部分70aD可位於與突出部U-P相同的垂直水平處且可與突出部U-P間隔開。
接墊層PAD可為圖1中所示出的下表面接墊134，且UBM層UBM可為圖1中所示出的UBM層140，且主體部分U-B及突出部U-P可分別為圖1中所示出的主體部分142及突出部144。第一絕緣層70a及第二絕緣層70b可分別為自包含於圖1中所示出的支撐佈線結構100中的多個支撐佈線絕緣層110當中的最下端處的支撐佈線絕緣層110及最下端的下一端處的支撐佈線絕緣層110。第一絕緣層70a及第二絕緣層70b可分別稱為第一支撐佈線絕緣層及第二支撐佈線絕緣層。支撐佈線導電結構R-C可為圖1中所示出的支撐佈線導電結構120的部分。
接墊層PAD的上表面可具有其中心部分的垂直水平低於其邊緣的垂直水平的凹面形狀。舉例而言，接墊層PAD的部分的上表面（所述部分垂直地重疊主體部分U-B及UBM層UBM的突出部U-P）可具有比接墊層PAD的邊緣的上表面更低的垂直水平。
主體部分U-B的側表面與接墊層PAD的下表面之間的銳角可在約70°與約85°之間。在一些實施例中，主體部分U-B可具有其水平寬度遠離接墊層PAD變窄的錐形形狀。
突出部U-P可在垂直方向上具有第一高度H1，且主體部分U-B可在垂直方向上具有第二高度H2。第一高度H1可為約10微米至約30微米，且第二高度H2可為約5微米至約15微米。在一些實施例中，第一高度H1可具有比第二高度H2更大的值。
突出部U-P可在水平方向上具有第一寬度W1，且主體部分U-B可具有第二寬度W2，第二寬度W2大於第一寬度W1。凹陷區RS可在水平方向上具有大於第二寬度W2的第三寬度W3。當UBM層UBM包含自主體部分U-B突出的單個突出部U-P時，第一寬度W1可為約120微米至約270微米，且第二寬度W2可為約200微米至約280微米。第三寬度W3可為約240微米至約400微米。
突出部U-P的側表面可垂直於或幾乎垂直於主體部分U-B的下表面。舉例而言，突出部U-P的側表面與主體部分U-B的下表面之間的銳角可在約87°與約90°之間。在一些實施例中，突出部U-P可具有其水平寬度遠離主體部分U-B增加的錐形形狀。
突出部U-P可與主體部分U-B的邊緣隔開且自主體部分U-B的內側突出。自主體部分U-B的邊緣至突出部U-P的距離L1可為約5微米至約30微米。
突出部U-P的下表面與第一絕緣層70a的下表面可大致在相同垂直水平處。在一些實施例中，突出部U-P的下表面可位於距第一絕緣層70a的下表面第一深度D1處的凹陷區RS中。在一些實施例中，第一深度D1可具有等於或低於0.5微米的值。舉例而言，第一深度D1可為約0.1微米。舉例而言，凹陷區RS的深度可為約10微米至約30微米，其類似於第一高度H1。
第二阻障導電層50b可覆蓋接墊層PAD的下表面及主體部分U-B的側表面。第二阻障導電層50b可配置成自接墊層PAD的下表面與第一絕緣層70a之間延伸至主體部分U-B的側表面與第一絕緣層70a之間。第二阻障導電層50b可不覆蓋突出部U-P的表面。舉例而言，第二阻障導電層50b可不覆蓋突出部U-P的側表面及下表面。第二阻障導電層50b可在垂直方向上具有第一厚度T1。第一深度D1（其為突出部U-P的下表面與第一絕緣層70a的下表面在垂直水平上的差）藉由移除第二阻障導電層50b來形成，且因此第一厚度T1可實質上等於第一深度D1。
參考圖2N，填充凹陷區RS的部分的連接端子SB可附接至UBM層UBM。連接端子Sb可為焊球連接端子SB可包圍主體部分U-B上的突出部U-P。因此，連接端子SB與UBM層UBM之間的接合區域可增大。
在一些實施例中，連接端子SB可與凹陷區RS的內壁隔開。舉例而言，連接端子SB可與凹陷區RS中的第一絕緣層70a的側表面間隔開，但實施例不限於此。在其他實施例中，連接端子SB可與凹陷區RS的內壁接觸。舉例而言，連接端子SB可與凹陷區RS中的第一絕緣層70a的側表面接觸，且界定凹陷區RS的第一絕緣層70a的絕緣障壁部分70aD可執行障壁功能以防止構成連接端子SB的焊料在形成連接端子SB的製程期間流動至周圍環境。
圖3A及圖3B為示出根據實例實施例的包含於扇出型半導體封裝中的UBM層的平面視圖。
參考圖3A，包含主體部分U-B及突出部U-P的UBM層UBM可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBM可一體地形成。主體部分U-B可具有其水平寬度遠離接墊層PAD變窄的錐形形狀。
在一些實施例中，UBM層UBM的突出部U-P可具有圓形或橢圓形水平形狀。
參考圖3B，包含主體部分U-B及突出部U-P1的UBM層UBM1可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBM1可一體地形成。
在一些實施例中，UBM層UBM1的突出部U-P1可具有四邊形或多邊形水平形狀。
圖4A至圖4M為示出根據實例實施例的製造UBM層的方法的橫截面視圖，所述UBM層包含於扇出型半導體封裝中且連接端子附接至所述UBM層。在圖4A至圖4M中，與圖2A至圖2N的附圖標號相似的附圖標號標示相似元件，且可省略重複細節。
參考圖4A，在第一阻障導電層50a及第一晶種層60a依序形成於附接至載體基底10的釋放膜12上之後，具有第一遮罩開口MO1a的第一遮罩圖案MK1a形成於第一晶種層60a上。舉例而言，第一遮罩圖案MK1a可由光阻形成。在一些實施例中，第一遮罩開口MO1a可具有約20微米或大於20微米的水平寬度。
第一遮罩圖案MK1a可包含由第一遮罩開口MO1a界定的分離遮罩圖案SMPa。至少一個分離遮罩圖案SMPa可與其間具有第一遮罩開口MO1a的第一遮罩圖案MK1a的另一部分分離。在一些實施例中，可包含一個分離遮罩圖案SMPa，且可包含多個第一遮罩開口MO1a，且可由分離遮罩圖案SMPa界定多個第一遮罩開口MO1a中的一些。在其他實施例中，可包含多個分離遮罩圖案SMPa，且可包含沿著多個分離遮罩圖案SMPa延伸且經由多個分離遮罩圖案SMPa連通的單個第一遮罩開口MO1a。在其他實施例中，可包含多個分離遮罩圖案SMPa及多個第一遮罩開口MO1a。
參考圖4A及圖4B，可形成填充第一遮罩開口MO1a的第一導電圖案62a，且可移除第一遮罩圖案MK1a。第一導電圖案62a可界定一或多個分離間隔SSa。
參考圖4C，具有第一開口OP1的第一絕緣層70a形成於其上形成有第一導電圖案62a的第一晶種層60a上。
第一絕緣層70a可垂直地重疊第一導電圖案62a的部分且不重疊第一導電圖案62a的另一部分及分離間隔SSa。第一開口OP1的水平寬度及水平面積可大於分離間隔SSa的水平寬度及水平面積，且分離間隔SSa可在垂直方向上完全地重疊第一開口OP1。第一開口OP1及分離間隔SSa可彼此連通。
參考圖4D，第二阻障導電層50b及第二晶種層60b可依序形成於其上形成有第一導電圖案62a及第一絕緣層70a的第一晶種層60a上。
第二阻障導電層50b及第二晶種層60b可在分離間隔SSa中的底表面及側壁上依序覆蓋第一晶種層60a及第一導電圖案62a的各別暴露表面，亦即，在分離間隔SSa中，且依序覆蓋分離間隔SSa外部的第一導電圖案62a及第一絕緣層70a的各別暴露表面。
參考圖4E，具有第二遮罩開口MO2的第二遮罩圖案MK2可形成於第二晶種層60b上。
一起參考圖4E及圖4F，可形成填充第二遮罩開口MO2的第二導電圖案62b，且可移除第二遮罩圖案MK2。
一起參考圖4F及4G，第一絕緣層70a可藉由移除第二晶種層60b的配置於圖2F中所示出的第二遮罩圖案MK2下方的部分及其下方的第二阻障導電層50b的部分來暴露，亦即，第二晶種層60b的不由第二導電圖案62b覆蓋的部分及其下方的第二阻障導電層50b的部分。
參考圖4H，具有第二開口OP2的第二絕緣層70b形成於第二導電圖案62b及第一絕緣層70a上。
接著，第三阻障導電層50c、第三晶種層60c以及第三導電圖案62c可形成於具有第二開口OP2的第二絕緣層70b上。
一起參考圖4H及4I，第一阻障導電層50a可藉由分離載體基底10來暴露，所述分離藉由將雷射輻射至釋放膜12或加熱釋放膜12來進行。
一起參考圖4I及圖4J，移除第一阻障導電層50a。
一起參考圖4J及4K，移除第一晶種層60a及第一導電圖案62a。第一絕緣層70a可具有自其中移除第一導電圖案62a的凹陷區RS。在凹陷區RS中，第一絕緣層70a的側壁可與第二阻障導電層50b隔開。
一起參考圖4K及圖4L，藉由移除第二阻障導電層50b的部分，可留下第二阻障導電層50b的接觸第一絕緣層70a的部分。
第二晶種層60b及第二導電圖案62b的藉由第二絕緣層70b包封且具有與第二絕緣層70b相同的垂直水平的部分可為接墊層PAD，且第二晶種層60b及第二導電圖案62b的藉由第一絕緣層70a包封且具有與第一絕緣層70a相同的垂直水平的部分可為UBM層UBMa。UBM層UBMa的由第一開口OP1界定且具有與第一開口OP1相同的垂直水平的部分可為主體部分U-B，且UBM層UBM的由凹陷區RS界定且具有與凹陷區RS相同的垂直水平的部分可為突出部U-Pa。突出部U-Pa可自主體部分U-B突出。第三阻障導電層50c、第三晶種層60c以及第三導電圖案62c可為支撐佈線導電結構R-C。
在一些實施例中，UBM層UBMa可具有自主體部分U-B突出的多個突出部U-Pa。在其他實施例中，UBM層UBMa可包含自主體部分U-B突出且具有水平網格狀的單個突出部U-Pa。
絕緣支撐部分70aS可接觸主體部分U-B且包封主體部分U-B，且絕緣障壁部分70aD可與突出部U-Pa隔開及包封突出部U-Pa。舉例而言，絕緣支撐部分70aS可位於與主體部分U-B相同的垂直水平處且可包圍主體部分U-B，且絕緣障壁部分70aD可位於與突出部U-P相同的垂直水平處且可與突出部U-P間隔開。
接墊層PAD可為圖1中所示出的上表面接墊132，且UBM層UBMa可為圖1中所示出的UBM層140，且主體部分U-B及突出部U-Pa可分別為圖1中所示出的主體部分142及突出部144。支撐佈線導電結構R-C可為圖1中所示出的支撐佈線導電結構120的部分。
突出部U-Pa可在垂直方向上具有第一高度H1a，且主體部分U-B可在垂直方向上具有第二高度H2。第一高度H1a可為約10微米至約30微米，且第二高度H2可為約5微米至約15微米。在一些實施例中，第一高度H1a可具有比第二高度H2更大的值。
突出部U-Pa可在水平方向上具有第一寬度W1a，且主體部分U-B可具有第二寬度W2，第二寬度W2大於第一寬度W1a。凹陷區RS可在水平方向上具有大於第二寬度W2的第三寬度W3。第一寬度W1a可為約20微米至約120微米，且第二寬度W2可為約200微米至約280微米。第三寬度W3可為約240微米至約400微米。
在當突出部U-Pa具有水平網格狀時的情況下，第一距離G1（其為多個突出部U-Pa之間的距離或突出部U-Pa的部分之間的距離）可為約20微米至約200微米。
突出部U-Pa的側表面可垂直於或幾乎垂直於主體部分U-B的下表面。舉例而言，突出部U-Pa的側表面與主體部分U-B的下表面之間的銳角可在約87°與約90°之間。在一些實施例中，突出部U-Pa可具有其水平寬度遠離主體部分U-B增加的錐形形狀。
突出部U-Pa可與主體部分U-B的邊緣隔開且自主體部分U-B的內側突出。自主體部分U-B的邊緣至突出部U-Pa的距離L1a可為約5微米至約30微米。
突出部U-Pa的下表面與第一絕緣層70a的下表面可大致在相同垂直水平處。在一些實施例中，突出部U-Pa的下表面可位於距第一絕緣層70a的下表面第一深度D1a處的凹陷區RS中。在一些實施例中，第一深度D1a可具有等於或低於0.5微米的值。舉例而言，第一深度D1a可為約0.1微米。
第二阻障導電層50b可覆蓋接墊層PAD的下表面及主體部分U-B的側表面。第二阻障導電層50b可配置成自接墊層PAD的下表面與第一絕緣層70a之間延伸至主體部分U-B的側表面與第一絕緣層70a之間。第二阻障導電層50b可在垂直方向上具有第一厚度T1。第一深度D1a（其為突出部U-Pa的下表面與第一絕緣層70a的下表面在垂直水平上的差）藉由移除第二阻障導電層50b來形成，且因此第一厚度T1a可實質上等於第一深度D1。
參考圖4M，填充凹陷區RS的部分的連接端子SB可附接至UBM層UBMa。連接端子SB可包圍主體部分U-B上的突出部U-Pa。因此，連接端子SB與UBM層UBMa之間的接合區域可增大。
在一些實施例中，連接端子SB可與凹陷區RS的內壁隔開。舉例而言，連接端子SB可與凹陷區RS中的第一絕緣層70a的側表面隔開，但實施例不限於此。在其他實施例中，連接端子SB可與凹陷區RS的內壁接觸。舉例而言，連接端子SB可與凹陷區RS中的第一絕緣層70a的側表面接觸，且界定凹陷區RS的第一絕緣層70a的絕緣障壁部分70aD可執行障壁功能以防止構成連接端子SB的焊料在形成連接端子SB的製程期間流動至周圍環境。
圖5A至圖5E為示出根據實例實施例的包含於扇出型半導體封裝中的UBM層的平面視圖。
參考圖5A，包含主體部分U-B及突出部U-Pa的UBM層UBMa可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBMa可一體地形成。主體部分U-B可具有其水平寬度遠離接墊層PAD變窄的錐形形狀。
在一些實施例中，UBM層UBMa的多個突出部U-Pa可各自具有圓形或橢圓形水平形狀。
參考圖5B，包含主體部分U-B及多個突出部U-Pa1的UBM層UBMa1可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBMa1可一體地形成。
在一些實施例中，UBM層UBMa1的多個突出部U-Pa1中的一些可具有水平環形形狀，且一些其他者可與突出部U-Pa1隔開，配置於具有水平環形形狀的突出部U-Pa1內，且具有圓形或橢圓形水平形狀。
在其他實施例中，UBM層UBMa1可包含主體部分U-B及具有水平環形形狀的單個突出部U-Pa1。
參考圖5C，包含主體部分U-B及多個突出部U-Pa2的UBM層UBMa2可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBMa2可一體地形成。
在一些實施例中，UBM層UBMa2的多個突出部U-Pa2可具有彼此隔開、實質上同軸且具有不同直徑的水平環形形狀。
參考圖5D，包含主體部分U-B及突出部U-Pa3的UBM層UBMa3可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBMa3可一體地形成。
在一些實施例中，UBM層UBMa3的突出部U-Pa3可具有水平網格形狀。
參考圖5E，包含主體部分U-B及多個突出部U-Pa4的UBM層UBMa4可配置於接墊層PAD上。在一些實施例中，接墊層PAD及UBM層UBMa4可一體地形成。
在一些實施例中，UBM層UBMa4的多個突出部U-Pa4可具有彼此隔開的水平條形形狀。
圖6為根據實例實施例的包含扇出型半導體封裝的疊層封裝的橫截面視圖。
參考圖6，疊層封裝2包含扇出型半導體封裝20上的上部半導體封裝40。
扇出型半導體封裝20可包含支撐佈線結構100a、配置於支撐佈線結構100a上的擴展層1160、配置於擴展層1160中的第一半導體晶片1100以及配置於擴展層1160上的覆蓋佈線結構1200。擴展層1160可包封第一半導體晶片1100。
扇出型半導體封裝20的支撐佈線結構100a的水平寬度及水平面積以及扇出型半導體封裝20的覆蓋佈線結構1200的水平寬度及水平面積可大於藉由第一半導體晶片1100形成的覆蓋面的水平寬度及水平面積。在一些實施例中，支撐佈線結構100a及覆蓋佈線結構1200的水平寬度及水平面積可彼此相等。在一些實施例中，支撐佈線結構100a、擴展層1160以及覆蓋佈線結構1200的對應側表面可為共面的。
支撐佈線結構100a可為重佈線層。支撐佈線結構100a可包含支撐佈線絕緣層110a及支撐佈線導電結構120a。在一些實施例中，支撐佈線結構100a可包含堆疊的多個支撐佈線絕緣層110a。自多個支撐佈線絕緣層110a當中的最下端處的支撐佈線絕緣層110a可具有凹陷區RS。支撐佈線導電結構120a可包含多個支撐線路圖案122a及多個支撐佈線通孔124a。多個上表面接墊132a及多個下表面接墊134a可分別配置於支撐佈線結構100a的上表面及下表面上。支撐佈線導電結構120a可將多個上表面接墊132a電連接至多個下表面接墊134a。在一些實施例中，支撐佈線導電結構120a可將多個上表面接墊132a中的一些電連接至多個上部表面接墊132a中的一些其他者。
多個UBM層140a可分別配置於多個下表面接墊134a上。UBM層140a中的每一者可包含主體部分142a及自主體部分142a突出的突出部144a。多個連接端子150a可分別附接至多個UBM層140a。在一些實施例中，多個連接端子150a可為焊料球。連接端子150a可分別包圍主體部分142a上的突出部144a。連接端子150a的部分可配置於凹陷區RS中。
第一半導體晶片1100可包含具有其上形成有第一半導體元件1112的主動表面的第一半導體基底1110，以及配置於第一半導體基底1110的主動表面上的多個第一晶片連接接墊1120。第一半導體晶片1100可為例如CPU晶片、GPU晶片或AP晶片。第一半導體晶片1100可藉由使用倒裝晶片方法安裝於支撐佈線結構100a上。舉例而言，第一半導體晶片1100可安裝於支撐佈線結構100a上，使得第一半導體基底1110的主動表面面向支撐佈線結構100a。多個第一晶片連接端子1130可配置於多個上表面接墊132a中的一些與多個第一晶片連接接墊1120之間，以將第一半導體晶片1100電連接至支撐佈線結構100a的支撐佈線導電結構120a。舉例而言，多個第一晶片連接端子1130可為焊料球或凸塊。
擴展層1160可包含多個連接結構1165及包圍多個連接結構1165及第一半導體晶片1100的填充部件1166。多個連接結構1165可穿過填充部件1166以在支撐佈線結構100a與覆蓋佈線結構1200之間電連接。
在一些實施例中，多個連接結構1165中的每一者可包含模具穿孔（through mold via；TMV）、導電焊料、導電柱或至少一個導電凸塊。填充部件1166可包含例如EMC。
在其他實施例中，擴展層1160可為具有容納第一半導體晶片1100的晶片容納空間的印刷電路板，且多個連接結構1165可為印刷電路板的電路佈線圖案，且填充部件1166可為填充底部絕緣層及印刷電路板的晶片容納空間的密封體。
覆蓋佈線結構1200可包含覆蓋佈線絕緣層1210及覆蓋佈線導電結構1220。覆蓋佈線導電結構1220可包含至少配置於覆蓋佈線絕緣層1210的上表面及下表面中的一者上的多個覆蓋線路圖案1222，以及穿過覆蓋佈線絕緣層1210以分別接觸多個覆蓋線路圖案1222中的一些且連接至多個覆蓋線路圖案1222中的一些的多個覆蓋佈線通孔1224。
在一些實施例中，覆蓋佈線結構1200可為重佈線層。在其他實施例中，覆蓋佈線結構1200可為印刷電路板。
上部半導體封裝體40可包含至少一個第二半導體晶片1300。上部半導體封裝體40可經由多個封裝連接端子50電連接至扇出型半導體封裝20。
第二半導體晶片1300可包含具有其上形成有第二半導體元件1312的主動表面的第二半導體基底1310以及配置於第二半導體基底1310的主動表面上的多個第二晶片連接接墊1320。至少一個第二半導體晶片1300可為記憶體半導體晶片。第二半導體晶片1300可為例如DRAM晶片、靜態RAM（static RAM；SRAM）晶片、快閃記憶體晶片、電可抹除可編程唯讀記憶體（electrically erasable programmable read-only memory；EEPROM）晶片、相變RAM（phase-change RAM；PRAM）晶片、磁阻式RAM（magnetoresistive RAM；MRAM）晶片或電阻性RAM（resistive RAM；RRAM）晶片。
至少一個第二半導體晶片1300可藉由使用倒裝晶片方法安裝於封裝底部基底1400上，但不限於此。疊層封裝2可包含至少一個第二半導體晶片1300，且如上部半導體封裝，包含在半導體封裝下部分中電連接至扇出型半導體封裝20的封裝連接端子50的任何類型的半導體封裝。
封裝底部基底1400可包含封裝板層1410及配置於封裝板層1410的上表面及下表面上的多個封裝接墊1420。多個封裝接墊1420可包含配置於封裝板層1410的上表面上的多個封裝上表面接墊1422，以及配置於封裝板層1410的下表面上的多個封裝下表面接墊1424。在一些實施例中，封裝底部基底1400可為印刷電路板。
暴露多個封裝接墊1420的封裝阻焊層1430可形成於封裝板層1410的上表面及下表面上。阻焊層1430可包含覆蓋封裝板層1410的上表面及暴露多個封裝上表面接墊1422的上表面阻焊層1432，以及覆蓋封裝板層1410的下表面及暴露多個封裝下表面接墊1424的下表面阻焊層1434。
封裝底部基底1400可包含將封裝板層1410中的多個封裝上表面接墊1422電連接至多個封裝下表面接墊1424的電路佈線1450。
多個封裝上表面接墊1422可電連接至第二半導體晶片1300。舉例而言，多個第二晶片連接端子1350可配置於第二半導體晶片1300的多個第二晶片連接接墊1320與封裝底部基底1400的多個封裝上表面接墊1422之間以將第二半導體晶片1300電連接至封裝底部基底1400。在一些實施例中，包圍多個第二晶片連接端子1350的底部填充層1380可在第二半導體晶片1300與封裝底部基底1400之間。
包圍第二半導體晶片1300的模製層1390可配置於封裝底部基底1400上。舉例而言，模製層1390可包含EMC。
儘管本發明概念已參考其實施例具體地繪示及描述，但應理解，可在不脫離隨附申請專利範圍的精神及範圍的情況下在其中作出形式及細節的各種改變。
1、20:扇出型半導體封裝 2:疊層封裝 10:載體基底 12:釋放膜 40:上部半導體封裝 50、650:封裝連接端子 50a:第一阻障導電層 50b:第二阻障導電層 50c:第三那阻障層 60a:第一晶種層 60b:第二晶種層 60c:第三晶種層 62a:第一導電圖案 62b:第二導電圖案 62c:第三導電圖案 70a:第一絕緣層 70aD:絕緣障壁部分 70aS:絕緣支撐部分 70b:第二絕緣層 100、100a:支撐佈線結構 110、110a:支撐佈線絕緣層 120、120a、R-C:支撐佈線導電結構 122、122a:支撐線路圖案 124、124a:支撐佈線通孔 132、132a:上表面接墊 134、134a:下表面接墊 140、140a、UBM、UBM1、UBMa、UBMa1、UBMa2、UBMa3、UBMa4:凸塊下金屬層 142、142a、U-B:主體部分 144、144a、U-P、U-P1、U-Pa、U-Pa1、U-Pa2、U-Pa3、U-Pa4:突出部 150、150a、SB:連接端子 180:板底部填充劑 200:第一子半導體晶片 210、1110:第一半導體基底 212、1112:第一半導體元件 222:第一上表面連接接墊 224:第一下表面連接接墊 230:第一貫穿電極 240:第一連接端子 280:第一底部填充層 300:第二子半導體晶片 310、1310:第二半導體基底 312、1312:第二半導體元件 322:內部上表面連接接墊 324:內部下表面連接接墊 330:第二貫穿電極 340:內部連接端子 380:絕緣黏著層 400:第一模製層 500、1300:第二半導體晶片 510:第三半導體基底 512:第三半導體元件 522:第二上表面連接接墊 540:第二連接端子 580:第二底部填充層 600:主板 605:底板層 610:第二模製層 620:熱界面材料 622:板上表面接墊 624:板下表面接墊 630:散熱部件 1000、1100:第一半導體晶片 1120:第一晶片連接接墊 1130:第一晶片連接端子 1160:擴展層 1165:連接結構 1166:填充部件 1200:覆蓋佈線結構 1210:覆蓋佈線絕緣層 1220:覆蓋佈線導電結構 1222:覆蓋線路圖案 1224:覆蓋佈線通孔 1320:第二晶片連接接墊 1350:第二晶片連接端子 1380:底部填充層 1390:模製層 1400:封裝底部基底 1410:封裝板層 1420:封裝接墊 1422:封裝上表面接墊 1424:封裝下表面接墊 1430:封裝阻焊層 1432:上表面阻焊層 1434:下表面阻焊層 1450:電路佈線 D1、D1a:第一深度 H1、H1a:第一高度 H2:第二高度 G1:第一距離 L1、L1a:距離 MK1、MK1a:第一遮罩圖案 MK2:第二遮罩圖案 MO1、MO1a:第一遮罩開口 MO2:第二遮罩開口 OP1:第一開口 OP2:第二開口 PAD:接墊層 RS:凹陷區 SMP、SMPa:分離遮罩圖案 SS、SSa:分離間隔 T1:第一厚度 W1、W1a:第一寬度 W2:第二寬度 W3:第三寬度
將自結合隨附圖式進行的以下詳細描述更清晰地理解本發明概念的實施例，其中在整個圖式中相似附圖標號指相似元件。在圖式中: 圖1為根據實例實施例的扇出型半導體封裝的橫截面視圖。 圖2A至圖2N為示出根據實例實施例的製造凸塊下金屬（UBM）層的方法的橫截面視圖，所述凸塊下金屬層包含於扇出型半導體封裝中且連接端子附接至所述凸塊下金屬層。 圖3A及圖3B為示出根據實例實施例的包含於扇出型半導體封裝中的UBM層的平面視圖。 圖4A至圖4M為示出根據實例實施例的製造UBM層的方法的橫截面視圖，所述UBM層包含於扇出型半導體封裝中且連接端子附接至所述UBM層。 圖5A至圖5E為示出根據實例實施例的包含於扇出型半導體封裝中的UBM層的平面視圖。 圖6為根據實例實施例的包含扇出型半導體封裝的疊層封裝的橫截面視圖。
1:扇出型半導體封裝
100:支撐佈線結構
110:支撐佈線絕緣層
120:支撐佈線導電結構
122:支撐線路圖案
124:支撐佈線通孔
132:上表面接墊
134:下表面接墊
140:凸塊下金屬層
142:主體部分
144:突出部
150:連接端子
180:板底部填充劑
200:第一子半導體晶片
210:第一半導體基底
212:第一半導體元件
222:第一上表面連接接墊
224:第一下表面連接接墊
230:第一貫穿電極
240:第一連接端子
280:第一底部填充層
300:第二子半導體晶片
310:第二半導體基底
312:第二半導體元件
322:內部上表面連接接墊
324:內部下表面連接接墊
330:第二貫穿電極
340:內部連接端子
380:絕緣黏著層
400:第一模製層
500:第二半導體晶片
510:第三半導體基底
512:第三半導體元件
522:第二上表面連接接墊
540:第二連接端子
580:第二底部填充層
600:主板
605:底板層
610:第二模製層
620:熱介面材料
622:板上表面接墊
624:板下表面接墊
630:散熱部件
650:封裝連接端子
1000:第一半導體晶片
RS:凹陷區

Claims (20)

  1. 一種扇出型半導體封裝，包括： 支撐佈線結構，包括： 支撐佈線導電結構； 多個支撐佈線絕緣層，包括具有凹陷區的第一支撐佈線絕緣層及在所述第一支撐佈線絕緣層上的第二支撐佈線絕緣層，所述多個支撐佈線絕緣層包封所述支撐佈線導電結構； 接墊層，藉由所述第二支撐佈線絕緣層包封且連接至所述支撐佈線導電結構；以及 凸塊下金屬（UBM）層，藉由所述第一支撐佈線絕緣層包封且連接至所述接墊層；以及 半導體晶片，在所述支撐佈線結構上， 其中所述凸塊下金屬層包括主體部分及自所述主體部分突出且配置於所述凹陷區中的突出部。
  2. 如請求項1所述的扇出型半導體封裝，其中所述突出部不自所述第一支撐佈線絕緣層的下表面向外突出且在所述凹陷區中與所述第一支撐佈線絕緣層的側表面隔開。
  3. 如請求項1所述的扇出型半導體封裝，其中所述接墊層與包括所述主體部分及所述突出部的所述凸塊下金屬層一體地形成。
  4. 如請求項1所述的扇出型半導體封裝，其中所述突出部與所述主體部分的邊緣間隔開且自所述主體部分的內側突出。
  5. 如請求項1所述的扇出型半導體封裝，更包括阻障導電層，所述阻障導電層配置成自所述接墊層的下表面與所述第一支撐佈線絕緣層之間延伸至所述主體部分的側表面與所述第一支撐佈線絕緣層之間。
  6. 如請求項5所述的扇出型半導體封裝，其中所述阻障導電層不覆蓋所述突出部的表面。
  7. 如請求項6所述的扇出型半導體封裝，其中所述突出部的下表面位於所述凹陷區中的具有距所述第一支撐佈線絕緣層的下表面在垂直方向上與所述阻障導電層的厚度相等的值的深度處。
  8. 如請求項1所述的扇出型半導體封裝，其中所述主體部分具有其水平寬度遠離所述接墊層變窄的錐形形狀。
  9. 如請求項1所述的扇出型半導體封裝，其中所述突出部具有其水平寬度遠離所述主體部分增加的錐形形狀。
  10. 如請求線1所述的扇出型半導體封裝，其中所述接墊層具有上表面，所述上表面具有凹面形狀。
  11. 一種扇出型半導體封裝，包括： 支撐佈線結構，包括： 支撐佈線導電結構； 多個支撐佈線絕緣層，包括具有凹陷區的第一支撐佈線絕緣層及在所述第一支撐佈線絕緣層上的第二支撐佈線絕緣層，所述多個支撐佈線絕緣層包封所述支撐佈線導電結構； 接墊層，藉由所述第二支撐佈線絕緣層包封且連接至所述支撐佈線導電結構； 凸塊下金屬（UBM）層，包括主體部分以及至少一個突出部，所述主體部分藉由所述第一支撐佈線絕緣層包封且連接至所述接墊層，所述突出部自所述主體部分突出且不在所述凹陷區中自所述第一支撐佈線絕緣層的下表面向外突出，且所述突出部配置成與所述第一支撐佈線絕緣層隔開且被配置於所述主體部分上的連接端子包圍，其中所述凸塊下金屬層與所述接墊層一體地形成；以及 阻障導電層，配置成自所述接墊層的下表面與所述第一支撐佈線絕緣層之間延伸至所述主體部分的側表面與所述第一支撐佈線絕緣層之間；以及 半導體晶片，配置於所述支撐佈線結構上且具有小於所述支撐佈線結構的水平寬度及水平面積的水平寬度及水平面積。
  12. 如請求項11所述的扇出型半導體封裝，其中所述至少一個突出部與所述主體部分的邊緣間隔開約5微米至約30微米的距離。
  13. 如請求項11所述的扇出型半導體封裝，其中，在水平方向上，所述至少一個突出部的寬度小於所述主體部分的寬度且等於或大於20微米。
  14. 如請求項11所述的扇出型半導體封裝，其中所述至少一個突出部具有圓形、橢圓形、四邊形、多邊形、環形或網格的水平形狀。
  15. 如請求項11所述的扇出型半導體封裝，其中所述凸塊下金屬層包括所述主體部分及多個所述突出部，其中多個所述突出部中的至少一個具有水平環形形狀或水平條形形狀。
  16. 如請求項11所述的扇出型半導體封裝，其中所述至少一個突出部的下表面處於與所述第一支撐佈線絕緣層的所述下表面實質上相同的垂直水平（vertical level）或位於所述凹陷區中的距所述第一支撐佈線絕緣層的所述下表面0.5微米或小於0.5微米的深度處。
  17. 如請求項11所述的扇出型半導體封裝， 其中所述至少一個突出部在垂直方向上具有約10微米至約30微米的第一高度，且 其中所述主體部分在所述垂直方向上具有小於所述至少一個突出部的所述第一高度的第二高度。
  18. 一種扇出型半導體封裝，包括： 重佈線中介件，包括： 支撐佈線導電結構； 多個支撐佈線絕緣層，包括具有凹陷區的第一支撐佈線絕緣層及在所述第一支撐佈線絕緣層上的第二支撐佈線絕緣層，所述多個支撐佈線絕緣層包封所述支撐佈線導電結構； 接墊層，藉由所述第二支撐佈線絕緣層包封且連接至所述支撐佈線導電結構； 凸塊下金屬（UBM）層，包括主體部分及至少一個突出部，所述主體部分藉由所述第一支撐佈線絕緣層包封且連接至所述接墊層，所述突出部自所述主體部分突出且不在所述凹陷區中自所述第一支撐佈線絕緣層的下表面向外突出，且所述突出部配置成與所述第一支撐佈線絕緣層隔開，其中所述凸塊下金屬層與所述接墊層一體地形成；以及 阻障導電層，自所述接墊層的下表面與所述第一支撐佈線絕緣層之間延伸至所述主體部分的側表面與所述第一支撐佈線絕緣層之間，且配置成不覆蓋所述至少一個突出部的表面。 第一半導體晶片及第二半導體晶片，在所述重佈線中介件上在水平方向上彼此隔開以電連接至所述支撐佈線導電結構，其中所述第一半導體晶片包括在垂直方向上堆疊的多個第二子半導體晶片及第一子半導體晶片； 模製層，圍繞所述重佈線中介件上的所述第一半導體晶片及所述第二半導體晶片； 連接端子，圍繞所述凸塊下金屬層的所述主體部分上的所述至少一個突出部且具有配置於所述凹陷區中的一部分；以及 主板，所述重佈線中介件安裝於所述主板上以連接至所述連接端子。
  19. 如請求項18所述的扇出型半導體封裝， 其中，在所述水平方向上，所述主體部分的寬度小於所述接墊層的寬度，且所述至少一個突出部的寬度小於所述主體部分的所述寬度且等於或大於20微米，且 其中所述凹陷區在所述垂直方向上的深度在約10微米至約30微米之間。
  20. 如請求項18所述的扇出型半導體封裝， 其中所述主體部分具有其水平寬度遠離所述接墊層變窄的錐形形狀，且 其中所述至少一個突出部具有大於所述主體部分的高度的高度且具有其水平寬度遠離所述主體部分增加的錐形形狀。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI815639B (zh) * 2022-09-02 2023-09-11 矽品精密工業股份有限公司 電子封裝件及其製法
TWI832754B (zh) * 2022-05-02 2024-02-11 日商旭化成股份有限公司 半導體裝置、及其製造方法
TWI839755B (zh) * 2022-06-15 2024-04-21 群創光電股份有限公司 電子裝置以及其製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855004B2 (en) * 2021-06-17 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11855057B2 (en) * 2021-07-08 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7534652B2 (en) 2005-12-27 2009-05-19 Tessera, Inc. Microelectronic elements with compliant terminal mountings and methods for making the same
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US8755196B2 (en) * 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8669137B2 (en) * 2011-04-01 2014-03-11 International Business Machines Corporation Copper post solder bumps on substrate
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9620468B2 (en) * 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same
JP2014192176A (ja) * 2013-03-26 2014-10-06 Ngk Spark Plug Co Ltd 配線基板
US9224709B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including an embedded surface mount device and method of forming the same
US10103114B2 (en) 2016-09-21 2018-10-16 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US10204889B2 (en) 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
KR102412613B1 (ko) 2017-07-24 2022-06-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
KR102099750B1 (ko) * 2017-11-01 2020-04-10 삼성전자주식회사 반도체 패키지
US10665473B2 (en) * 2017-11-08 2020-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
US10790254B2 (en) * 2018-05-09 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI832754B (zh) * 2022-05-02 2024-02-11 日商旭化成股份有限公司 半導體裝置、及其製造方法
TWI839755B (zh) * 2022-06-15 2024-04-21 群創光電股份有限公司 電子裝置以及其製造方法
TWI815639B (zh) * 2022-09-02 2023-09-11 矽品精密工業股份有限公司 電子封裝件及其製法

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