CN114256189A - 包括凸块下金属的扇出半导体封装 - Google Patents

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fan
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Samsung Electronics Co Ltd
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Abstract

一种扇出半导体封装包括支撑布线结构以及在支撑布线结构上的半导体芯片，支撑布线结构包括：支撑布线导电结构；多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在第一支撑布线绝缘层上的第二支撑布线绝缘层，多个支撑布线绝缘层包围支撑布线导电结构；焊盘层，由第二支撑布线绝缘层包围，并连接到支撑布线导电结构；以及凸块下金属(UMB)层，由第一支撑布线绝缘层包围，并连接到焊盘层；其中UBM层包括主体部分和从主体部分凸出并布置在凹陷区域中的凸起。

Description

包括凸块下金属的扇出半导体封装
相关申请的交叉参照
本申请基于并要求于2020年9月25日向韩国知识产权局提交的韩国专利申请No.10-2020-0124619的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体封装，更具体地，涉及一种包括凸块下金属(UBM)层的扇出半导体封装。
背景技术
由于电子工业的重大进展和用户需求，电子设备变得越来越紧凑和多功能化，并且具有更大容量，因此需要高度集成的半导体芯片。
相应地，设计了具有连接端子(利用连接端子确保了连接可靠性)的半导体封装以用于高度集成的半导体芯片，其中输入/输出(I/O)的连接端子的数量增加的高度集成的半导体芯片；例如，为了防止连接端子之间的干扰，正在开发其中连接端子之间的距离增大的扇出半导体封装。
发明内容
本发明构思提供了一种扇出半导体封装，包括凸块下金属(UBM)层，从而可以提高连接端子的连接可靠性。
根据本发明构思的一方面，提供了一种如下的扇出半导体封装。
所述扇出半导体封装包括：支撑布线结构，包括：支撑布线导电结构；多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在所述第一支撑布线绝缘层上的第二支撑布线绝缘层，所述多个支撑布线绝缘层包围所述支撑布线导电结构；焊盘层，由所述第二支撑布线绝缘层包围，并连接到所述支撑布线导电结构；以及凸块下金属(UMB)层，由所述第一支撑布线绝缘层包围，并连接到所述焊盘层；以及半导体芯片，在所述支撑布线结构上，其中所述UBM层包括主体部分和从所述主体部分凸出并布置在所述凹陷区域中的凸起。
一种扇出半导体封装，包括：支撑布线结构，包括：支撑布线导电结构；多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在所述第一支撑布线绝缘层上的第二支撑布线绝缘层，所述多个支撑布线绝缘层包围所述支撑布线导电结构；焊盘层，被所述第二支撑布线绝缘层包围并连接到所述支撑布线导电结构；凸块下金属(UBM)层，包括主体部分和至少一个凸起，所述主体部分被所述第一支撑布线绝缘层包围并连接到所述焊盘层，所述至少一个凸起从所述主体部分凸出，但在所述凹陷区域中不从所述第一支撑布线绝缘层的下表面向外凸出，并且布置为与所述第一支撑布线绝缘层分开并由布置在所述主体部分上的连接端子围绕，其中，所述UBM层与所述焊盘层一体形成；以及阻挡导电层，布置为从所述焊盘层的下表面与所述第一支撑布线绝缘层之间延伸到所述主体部分的侧表面与所述第一支撑布线绝缘层之间；以及半导体芯片，布置在所述支撑布线结构上并且具有比所述支撑布线结构的水平宽度和水平面积小的水平宽度和水平面积。
一种扇出半导体封装，包括：重分布内插板，包括：支撑布线导电结构；多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在所述第一支撑布线绝缘层上的第二支撑布线绝缘层，所述多个支撑布线绝缘层包围所述支撑布线导电结构；焊盘层，被所述第二支撑布线绝缘层包围并连接到所述支撑布线导电结构；凸块下金属(UBM)层，包括主体部分和至少一个凸起，所述主体部分被所述第一支撑布线绝缘层包围并连接到所述焊盘层，所述至少一个凸起从所述主体部分凸出，但在所述凹陷区域中不从所述第一支撑布线绝缘层的下表面向外凸出，并且布置为与所述第一支撑布线绝缘层分开，其中所述UBM层与所述焊盘层一体形成；以及阻挡导电层，从所述焊盘层的下表面与所述第一支撑布线绝缘层之间延伸至所述主体部分的侧表面与所述第一支撑布线绝缘层之间，并且布置为不覆盖所述至少一个凸起的表面；第一半导体芯片和第二半导体芯片，在水平方向上在所述重分布内插板上彼此分开以电连接到所述支撑布线导电结构，其中所述第一半导体芯片包括第一子半导体芯片和在竖直方向上堆叠的多个第二子半导体芯片；模制层，在所述重分布内插板上围绕所述第一半导体芯片和所述第二半导体芯片；连接端子，在所述UBM层的所述主体部分上围绕所述至少一个凸起并且具有布置在凹陷区域中的部分；以及主板，重分布内插板安装在所述主板上以连接到所述连接端子。
附图说明
通过结合附图进行的以下详细描述，将更加清楚地理解本发明构思的实施例，贯穿附图，类似的附图标记表示类似的元件。在附图中：
图1是根据示例实施例的扇出半导体封装的截面图；
图2A至图2N是示出制造凸块下金属(UBM)层的方法的截面图，凸块下金属(UBM)层包括在根据示例实施例的扇出半导体封装中并附接到连接端子；
图3A和图3B是示出根据示例实施例的包括在扇出半导体封装中的UBM层的平面图；
图4A至图4M是示出制造UBM层的方法的截面图，UBM层包括在根据示例实施例的扇出半导体封装中并附接到连接端子；
图5A至图5E是示出根据示例实施例的包括在扇出半导体封装中的UBM层的平面图；以及
图6是根据示例实施例的包括扇出半导体封装的层叠封装的截面图。
具体实施方式
图1是根据示例实施例的扇出半导体封装的截面图。
参照图1，扇出半导体封装1可以包括：主板600，其上安装有支撑布线结构100；以及至少一个第一半导体芯片1000和第二半导体芯片500，附接到支撑布线结构100。至少一个第一半导体芯片1000和第二半导体芯片500可以安装在支撑布线结构100上，并且可以在水平方向上彼此分开。
至少一个第一半导体芯片1000和第二半导体芯片500可以经由多个第一连接端子240和多个第二连接端子540分别电连接到支撑布线结构100的支撑布线导电结构120。例如，至少一个第一半导体芯片1000可以经由多个第一连接端子240电连接到支撑布线导电结构120，并且第二半导体芯片500可以经由多个第二连接端子540电连接到支撑布线导电结构120。至少一个第一半导体芯片1000可以具有多个第一上表面连接焊盘222，并且第二半导体芯片500可以具有多个第二上表面连接焊盘522。多个第一上表面连接焊盘222可以与多个第一连接端子240接触，多个第二上表面连接焊盘522可以与多个第二连接端子540接触。如本文所使用的，除非上下文另外指出，否则术语“接触”指代直接连接(即，触碰)。
支撑布线结构100可以包括支撑布线绝缘层110和支撑布线导电结构120。支撑布线绝缘层110可以包围支撑布线导电结构120。例如，支撑布线结构100可以包括重分布内插板，重分布内插板包括重分布层。
在一些实施例中，支撑布线结构100可以包括堆叠的多个支撑布线绝缘层110。多个支撑布线绝缘层110中的最下端的支撑布线绝缘层110可以具有凹陷区域RS。支撑布线绝缘层110可以由例如光可成像电介质(PID)或光敏聚酰亚胺(PSPI)形成。支撑布线导电结构120可以包括诸如铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)等金属或其合金，但不是限于此。在一些实施例中，可以通过在包括钛、氮化钛或钛钨的阻挡导电层上堆叠铜或铜合金来形成支撑布线导电结构120。
支撑布线导电结构120可以包括：多个支撑布线线条图案122，至少布置在支撑布线绝缘层110的上表面和下表面之一上；以及多个支撑布线通孔124，穿过支撑布线绝缘层110与多个支撑布线线条图案122中的一些分别接触并连接。在一些实施例中，支撑布线线条图案122中的至少一些可以与多个支撑布线通孔124中的一些一起形成以与其成为一体。例如，支撑布线线条图案122和与支撑布线线条图案122的下表面接触的支撑布线通孔124可以一体地形成。在一些实施例中，支撑布线线条图案122的与支撑布线通孔124接触的一部分的上表面与其他部分相比可以具有相对凹入的形状。如本文所使用的，术语“一体”可以指代同时形成的和由相同材料形成的结构、图案和/或层，形成它们的材料的连续性没有受到破坏。作为一个示例，形成为“一体”的结构、图案和/或层可以是同质的单体结构。
在一些实施例中，多个支撑布线通孔124中的每一个可以具有水平宽度向下变窄的锥形形状。例如，多个支撑布线通孔124中的每一个的水平宽度可以随着远离至少一个第一半导体芯片1000和第二半导体芯片500而变窄。
多个上表面焊盘132和多个下表面焊盘134可以分别布置在支撑布线结构100的上表面和下表面上。支撑布线导电结构120可以将多个上表面焊盘132电连接到多个下表面焊盘134。在一些实施例中，支撑布线导电结构120可以将多个上表面焊盘132中的一些电连接到多个上表面焊盘132中的其他一些。
在一些实施例中，多个上表面焊盘132可以包括与支撑布线导电结构120相同的材料。在一些实施例中，可以通过在包括钛、氮化钛或钨钛的种子层上堆叠铜或铜合金来形成多个上表面焊盘132中的每一个。在一些实施例中，上表面焊盘132可以堆叠在最上端处的支撑布线线条图案122上。在其他实施例中，上表面焊盘132可以是最上端处的支撑布线线条图案122的一部分。
多个凸块下金属(UBM)层140可以分别布置在多个下表面焊盘134上。UBM层140可以布置在多个下表面焊盘134中的每一个的下表面上。在一些实施例中，多个下表面焊盘134和多个UBM层140可以包括与支撑布线导电结构120相同的材料。在一些实施例中，可以通过在包括钛、氮化钛或钛钨的种子层上堆叠铜或铜合金来形成多个上表面焊盘134中的每一个以及多个UBM层140中的每一个。多个UBM层140中的每一个可以包括主体部分142和从主体部分142凸出的凸起144。
单个下表面焊盘134和布置在单个下表面焊盘134的下表面上的单个UBM层140可以一体地形成为单体。在支撑布线结构100中包括的堆叠的支撑布线绝缘层110中的最下端处的支撑布线绝缘层110可以包围UBM层140，并且在最下端的上一端部处的支撑布线绝缘层110可以包围下表面焊盘134。下表面焊盘134的上表面和侧表面的一部分可以由支撑布线绝缘层110覆盖。UBM层140的主体部分142的侧表面可以由支撑布线绝缘层110覆盖，并且支撑布线绝缘层110可以与UBM层140的主体部分142的侧表面接触。凸起144可以布置在支撑布线绝缘层110的凹陷区域RS中以与支撑布线绝缘层110分开，而不与其接触。凸起144可以不从支撑布线绝缘层110的下表面向外凸出。例如，凸起144的下表面可以在比支撑布线绝缘层110的下表面高的高度处。将参照图2A至3B和4A至5E详细描述下表面焊盘134和UBM层140。
多个第一连接端子240可以布置在支撑布线结构100的多个上表面焊盘132中的一些与至少一个第一半导体芯片1000的多个第一上表面连接焊盘222之间，以将支撑布线结构100电连接到至少一个第一半导体芯片1000。多个第二连接端子540可以布置在支撑布线结构100的多个上表面焊盘132中的其他一些与多个第二上表面连接焊盘522之间，以将支撑布线结构100电连接到第二半导体芯片500。
在一些实施例中，多个第一连接端子240和多个第二连接端子540可以分别是焊球或凸块。例如，多个第一连接端子240和多个第二连接端子540可以各自包括导电柱和在导电柱上的导电盖。导电柱可以包括铜、镍、不锈钢或诸如铍铜等铜合金。导电盖可以包括银(Ag)、锡(Sn)、金(Au)或焊料。例如，导电盖可以包括SnAg。
第一半导体芯片1000包括第一子半导体芯片200和多个第二子半导体芯片300。尽管在图1中第一半导体芯片1000被示出为包括四个第二子半导体芯片300，但是本发明构思不限于此。例如，第一半导体芯片1000可以包括至少两个第二子半导体芯片300。在一些实施例中，第一半导体芯片1000可以包括数量与四的倍数相对应的第二子半导体芯片300。多个第二子半导体芯片300可以在竖直方向上顺序地堆叠在第一子半导体芯片200上。第一子半导体芯片200和多个第二子半导体芯片300中的每一个可以按照它们的有源表面面向下的方式顺序堆叠。
第一子半导体芯片200包括：第一半导体基板210，具有其上形成有第一半导体元件212的有源表面；第一上表面连接焊盘222和第一下表面连接焊盘224，分别形成在第一半导体基板210的有源表面和无源表面上；以及第一贯通电极230，穿过第一半导体基板210的至少一部分以将第一上表面连接焊盘222电连接到第一下表面连接焊盘224。
第一半导体基板210可以包括例如诸如硅(Si)的半导体材料。备选地，第一半导体基板210可以包括诸如锗(Ge)的半导体材料，或者诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体。第一半导体基板210可以包括导电区域，例如，掺杂阱。第一半导体基板210可以包括各种器件隔离结构，例如浅沟槽隔离(STI)。
在本说明书中，诸如第一半导体基板210的半导体基板的上表面和下表面分别指代半导体基板的有源表面侧和无源表面侧。例如，当在最终产品中半导体基板的有源表面位于其无源表面的下方时，在本说明书中，半导体基板的有源表面侧可以称为半导体基板的上表面，并且半导体基板的无源表面侧可以称为半导体基板的下表面。同样，术语“上表面”和“下表面”可以用于布置在半导体基板的有源表面上的部件和布置在半导体基板的无源表面上的部件。
包括各种类型的多个单独器件的第一半导体元件212可以形成在第一半导体基板210的有源表面上。多个单独器件可以包括各种微电子器件，诸如金属氧化物半导体场效应晶体管(MOSFET)，例如互补金属绝缘体-半导体晶体管(CMOS晶体管)、系统大规模集成(LSI)，诸如CMOS图像传感器(CIS)的图像传感器、微机电系统(MEMS)、有源元件、无源元件等。多个单独器件可以电连接到第一半导体基板210的导电区域。第一半导体元件212可以进一步包括将多个单独器件或多个单独器件中的至少两个电连接到第一半导体基板210的导电区域的导电布线或导电插塞。此外，多个单独器件可以经由绝缘层各自与其他相邻的单独器件电隔离。
在一些实施例中，第一子半导体芯片200可以包括缓冲器芯片，该缓冲器芯片包括串并转换电路。在一些实施例中，第一子半导体芯片200可以是用于控制高带宽存储器(HBM)动态随机存取存储器(DRAM)半导体芯片的缓冲器芯片。当第一子半导体芯片200是用于控制HBM DRAM半导体芯片的缓冲器芯片时，第一子半导体芯片200可以称为主芯片，而HBM DRAM半导体芯片可以称为从芯片。。
第二子半导体芯片300包括：第二半导体基板310，具有其上形成有第二半导体元件312的有源表面；多个内部上表面连接焊盘322和多个内部下表面连接焊盘324，分别布置在第二半导体基板310的有源表面和无源表面上；以及多个第二贯通电极330，穿过第二半导体基板310的至少一部分以将多个内部上表面连接焊盘322连接到多个内部下表面连接焊盘324。第二半导体基板310、内部上表面连接焊盘322、内部下表面连接焊盘324和第二贯通电极330分别与第一半导体基板210、第一上表面连接焊盘222、第一下表面连接焊盘224和第一贯通电极230相同，因此省略其详细描述。
在一些实施例中，第二子半导体芯片300可以是HBM DRAM半导体芯片。第一子半导体芯片200可以称为主芯片，第二子半导体芯片300可以称为从芯片。
多个内部连接端子340可以分别附接到多个第二子半导体芯片300的多个内部上表面连接焊盘322。内部连接端子340可以电连接第一子半导体芯片200的第一下表面连接焊盘224和多个第二子半导体芯片300中在最下端处并布置为最靠近第一子半导体芯片200的第二子半导体芯片300的内部下表面连接焊盘322，并且将多个第二子半导体芯片300中的内部下表面连接焊盘324电连接到内部上表面连接焊盘322。在一些实施例中，多个内部连接端子340中的每一个可以是焊球或凸块。
绝缘粘合层380可以在第一子半导体芯片200与第二子半导体芯片300中相邻的第二子半导体芯片之间，并且在多个第二子半导体芯片300中的每一个之间。绝缘粘合层380可以包括非导电膜(NCF)、非导电膏(NCP)、绝缘聚合物或环氧树脂。绝缘粘合层380可以围绕内部连接端子340，并且填充第一子半导体芯片200与多个第二子半导体芯片300中的每一个之间的空间。
在一些实施例中，在多个第二子半导体芯片300中，距第一子半导体芯片200最远布置的第二子半导体芯片300可以不包括内部下表面连接焊盘324和第二贯通电极330。在一些实施例中，在多个第二子半导体芯片300中，距第一子半导体芯片200最远布置的第二子半导体芯片300的厚度可以大于其他第二子半导体芯片300的厚度。如本文所用，厚度可以指代在竖直方向上测量的厚度或高度。
第一子半导体芯片200的宽度和面积可以大于每个第二子半导体芯片300的宽度和面积。当在截面中观察时，第一子半导体芯片200的水平方向上的宽度可以大于每个第二子半导体芯片300的水平方向上的宽度。第一半导体芯片1000可以进一步包括：第一模制层400，在第一子半导体芯片200上围绕多个第二子半导体芯片300的侧表面和绝缘粘合层380的侧表面。第一模制层400可以包括例如环氧模塑料(EMC)。
第二半导体芯片500可以包括：第三半导体基板510，具有其上形成有第三半导体元件512的有源表面；以及多个第二上表面连接焊盘522，布置在第三半导体基板510的有源表面上。多个第二连接端子540可以附接到多个第二上表面连接焊盘522。第三半导体基板510、第二上表面连接焊盘522和第二连接端子540分别与第一半导体基板210、第一上表面连接焊盘222和第一连接端子140基本上相同，因此省略其详细描述。如本文中所使用的，当涉及取向、布局、位置、形状、大小、量或其他量度时，如本文中所使用的诸如“相同”、“相等”、“平面”或“共面”等术语不一定表示完全相同的取向、布局、位置、形状、大小、量或其他度量，而是旨在涵盖几乎相同的取向、布局、位置、形状、大小、量或其他度量(在由于例如制造工艺可能出现的可接受变化范围内)。除非上下文或其他陈述另有指示，否则在本文中可以使用术语“基本上”来强调该含义。
第二半导体芯片500可以是例如中央处理单元(CPU)芯片、图形处理单元(GPU)芯片或应用处理器(AP)芯片。
第一底部填充层280可以在第一半导体芯片1000与支撑布线结构100之间，并且第二底部填充层580可以在第二半导体芯片500与支撑布线结构100之间。第一底部填充层280和第二底部填充层580可以分别围绕第一连接端子240和第二连接端子540。
扇出半导体封装1还可以包括第二模制层610，该第二模制层610在支撑布线结构100上围绕第一半导体芯片1000和第二半导体芯片500的侧表面。第二模制层610可以包括例如EMC。
在一些实施例中，第二模制层610可以覆盖支撑布线结构100的上表面以及第一半导体芯片1000和第二半导体芯片500的侧表面，但是不覆盖第一半导体芯片1000和和第二半导体芯片500的上表面。在这种情况下，扇出半导体封装1还可以包括散热构件630，该散热构件630覆盖第一半导体芯片1000和第二半导体芯片500的上表面。散热构件630可以包括散热板，例如散热块或散热器。在一些实施例中，散热构件630可以在主板600的上表面上包围第一半导体芯片1000、第二半导体芯片500和支撑布线结构100。
此外，扇出半导体封装1还可以包括布置在散热构件630与第一半导体芯片1000和第二半导体芯片500之间的热界面材料(TIM)620。TIM 620可以包括例如糊剂或膜。
多个连接端子150可以分别附接到多个UBM层140。多个连接端子150可以将支撑布线结构100电连接到主板600。在一些实施例中，多个连接端子150可以是焊球。连接端子150可分别围绕主体部分142上的凸起144。例如，每个连接端子150可以围绕并接触凸起144中对应的一个凸起的侧表面和下表面。在一些实施例中，每个连接端子150可以接触主体部分142中对应的一个主体部分的下表面。连接端子150的一部分可以布置在凹陷区域RS中。
板底部填充层180可以在支撑布线结构100与主板600之间。板底部填充层180可以围绕多个连接端子150。
主板600可以包括基底板层605和分别布置在基底板层605的上表面和下表面上的多个板上表面焊盘622和多个板下表面焊盘624。在实施例中，主板600可以是印刷电路板。例如，主板600可以是多层印刷电路板。基底板层605可以包括酚醛树脂、环氧树脂和聚酰亚胺中的至少一种。
暴露多个板上表面焊盘622和多个板下表面焊盘624的阻焊层(未示出)可以形成在基底板层605的上表面和下表面上。连接端子150可以连接到板上表面焊盘622，并且封装连接端子650可以连接到板下表面焊盘624。连接端子150可以将下表面焊盘134电连接到板上表面焊盘622。连接到板下表面焊盘624的封装连接端子650可以将扇出半导体封装1连接到外部。
在一些实施例中，散热构件630可以执行电磁波屏蔽功能，并且可以连接到主板600的多个板上表面焊盘622中的一些，在主板600中设置有接地连接。
根据本发明构思的扇出半导体封装1，由于连接端子150围绕UBM层140的主体部分142上的凸起144，因此连接端子150与UBM层140之间的结合面积增大，从而提高连接可靠性。此外，连接端子150的一部分布置在支撑布线绝缘层110的凹陷区域RS中，因此，支撑布线绝缘层110的限定凹陷区域RS的一部分可以起到阻挡功能，以防止在形成连接端子150的过程期间构成连接端子150的焊料流向周围。
图2A至图2N是示出根据示例性实施例的制造包括在扇出半导体封装中并且附接至连接端子的UBM层的方法的截面图。
参照图2A，在附接到载体基板10的离型膜12上顺序形成第一阻挡导电层50a和第一种子层60a。可以使用物理气相沉积法(例如溅射工艺)形成第一阻挡导电层50a和第一种子层60a。
载体基板10可以是例如半导体基板、透射基板或耐热基板。在一些实施例中，载体基板10可以是玻璃基板。在其他实施例中，载体基板10可以包括耐热有机聚合物材料，例如聚酰亚胺(PI)、聚(醚醚酮)(PEEK)、聚(醚砜)(PES)或聚(苯硫醚)(PPS)。
离型膜12可以包括激光反应层或热反应层，该激光反应层或热反应层对激光照射或加热做出反应以被气化，从而使载体基板10分离。例如，离型膜12可以包括单层或多层结构，多层结构包括附接到主干层的两个表面中的每个表面的离型层。主干层可以包括例如热塑性聚合物。离型层可以包括例如包含丙烯酸和硅酮的共聚物。
第一阻挡导电层50a和第一种子层60a可以各自共形地形成以覆盖附接至离型膜12的载体基板10，并且具有近似均匀厚度。在一些实施例中，第一阻挡导电层50a和第一种子层60a可以各自具有1μm或更小的厚度。例如，第一阻挡导电层50a和第一种子层60a可以各自具有约0.1μm的厚度。
第一阻挡导电层50a可以包括相对于第一种子层60a具有蚀刻选择性的材料。第一阻挡导电层50a可以包括诸如钛(Ti)或钽(Ta)等金属，或金属的合金，或导电金属氮化物。在一些实施例中，第一阻挡导电层50a可以包括钛、氮化钛或钛钨。第一种子层60a可以包括金属或金属合金。例如，第一种子层60a可以包括铜或铜合金。
参照图2B，可以在第一种子层60a上形成具有第一掩模开口MO1的第一掩模图案MK1。第一掩模图案MK1可以由例如光致抗蚀剂形成。在一些实施例中，第一掩模开口MO1可以具有约20μm或更大的水平宽度。
第一掩模图案MK1可以在第一掩模开口MO1中具有与第一种子层60a的上表面垂直或接近垂直的侧表面。例如，第一种子层60a的上表面与第一掩模开口MO1中的第一掩模图案MK1的侧表面之间的锐角可以在约87°至约90°之间。在一些实施例中，当第一掩模图案MK1由正性光致抗蚀剂形成时，第一掩模图案MK1可以具有其水平宽度随着远离第一种子层60a而变窄的锥形形状。
第一掩模图案MK1可以包括由第一掩模开口MO1限定的至少一个分离掩模图案SMP。至少一个分离掩模图案SMP可以与第一掩模图案MK1的其他部分分离，其间有第一掩模开口MO1。
参照图2B和图2C，可以形成填充第一掩模开口MO1的第一导电图案62a，并且可以去除第一掩模图案MK1。
在一些实施例中，可以通过使用第一种子层60a执行无电镀来形成第一导电图案62a。第一导电图案62a可以包括与第一种子层60a相同的材料，或者包括蚀刻特性与第一种子层60a的材料的蚀刻特性相似的材料。第一导电图案62a可以包括例如铜或铜合金。
在其他实施例中，可以通过执行物理气相沉积法或化学气相沉积法来形成第一导电图案62a。例如，可以通过执行物理气相沉积法或化学气相沉积法，在具有第一掩模开口MO1的第一掩模图案MK1上沉积导电材料层，并执行去除第一掩模图案MK1的剥离工艺来形成第一导电图案62a。第一导电图案62a可以是导电材料层的填充第一掩模开口MO1的一部分。当通过使用物理气相沉积法或化学气相沉积法形成第一导电图案62a时，可以省略第一种子层60a。
第一导电图案62a的侧表面可以垂直于或接近垂直于第一种子层60a的上表面。例如，第一种子层60a的上表面与第一导电图案62a的侧表面之间的锐角可以在约87°至约90°之间。在一些实施例中，第一导电图案62a可以具有其水平宽度随着远离第一种子层60a而增大的锥形形状。
第一导电图案62a可以限定至少一个分离空间SS。至少一个分离空间SS可以对应于至少一个分离掩模图案SMP，并且可以通过去除至少一个分离掩模图案SMP而形成。
参照图2D，可以在其上形成有第一导电图案62a的第一种子层60a上形成具有第一开口OP1的第一绝缘层70a。第一绝缘层70a可以由例如PID或PSPI形成。
第一绝缘层70a可以竖直地与第一导电图案62a的一部分重叠，而与第一导电图案62a的其他部分和分离空间SS不重叠。第一开口OP1的水平宽度和水平面积可以大于分离空间SS的水平宽度和水平面积，并且分离空间SS可以在竖直方向上与第一开口OP1完全重叠。第一开口OP1和分离空间SS可以彼此连通。在第一导电图案62a上，第一开口OP1可以具有水平宽度向下而变窄的锥形形状。
第一绝缘层70a可以覆盖第一导电图案62a的上表面的一部分和第一导电图案62a的侧表面的与之相邻的一部分。第一绝缘层70a可以覆盖第一种子层60a的未被第一导电图案62a覆盖的上表面的一部分。第一绝缘层70a可以不覆盖第一种子层60a的在分离空间SS的底表面上暴露的上表面的一部分。例如，第一绝缘层70a可以不覆盖分离空间SS以及第一导电图案62a的与分离空间SS相邻的一部分。
参照图2E，可以在其上形成有第一导电图案62a和第一绝缘层70a的第一种子层60a上顺序地形成第二阻挡导电层50b和第二种子层60b。第二阻挡导电层50b和第二种子层60b可以通过执行诸如溅射工艺等物理气相沉积法来形成。第二阻挡导电层50b和第二种子层60b可以共形地形成以覆盖第一导电图案62a、第一绝缘层70a和第一种子层60a的各暴露表面，并具有近似均匀的厚度。在一些实施例中，第二阻挡导电层50b和第二种子层60b可以各自具有1μm或更小的厚度。例如，第二阻挡导电层50b和第二种子层60b可以各自具有约0.1μm的厚度。
在一些实施例中，第二阻挡导电层50b可以包括与第一阻挡导电层50a相同的材料。在一些实施例中，第二种子层60b可以包括与第一种子层60a相同的材料。
第二阻挡导电层50b和第二种子层60b可以顺序地覆盖第一种子层60a和第一导电图案62a的在分离空间SS的底表面和侧壁上(即在分离空间SS中)的各暴露表面，并顺序地覆盖第一导电图案62a和第一绝缘层70a的在分离空间SS外部的各暴露表面。
参照图2F，可以在第二种子层60b上形成具有第二掩模开口MO2的第二掩模图案MK2。第二掩模图案MK2可以由例如光致抗蚀剂形成。在一些实施例中，第二掩模开口MO2可以具有约200μm或更大的水平宽度。
第二掩模图案MK2可以在竖直方向上与第一开口OP1和分离空间SS中的每一个均不重叠。第二掩模开口MO2的水平宽度和水平面积可以大于第一开口OP1和分离空间SS中每一个的水平宽度和水平面积，并且第一开口OP1和分离空间SS两者可以在竖直方向上在第二掩模开口MO2中重叠。
第二掩模图案MK2可以具有在第二掩膜开口MO2中垂直于或接近垂直于第二种子层60b的最上表面的侧表面。例如，在第二掩模开口MO2中第二种子层60b的最上表面与第二掩模图案MK2的侧表面之间的锐角可以在约87°至约90°之间。在一些实施例中，当第二掩模图案MK2由正性光致抗蚀剂形成时，第二掩模图案MK2可以具有水平宽度随着远离第二种子层60b而变窄的锥形形状。
一起参照图2F和图2G，可以形成填充第二掩模开口MO2的第二导电图案62b，并且可以去除第二掩模图案MK2。可以通过执行与形成第一导电图案62a的方法类似的方法并且使用与第一导电图案62a的材料相同的材料来形成第二导电图案62b。
第二导电图案62b的侧表面可以垂直于或接近垂直于第二种子层60b的最上表面。例如，第二种子层60b的最上表面与第二导电图案62b的侧表面之间的锐角可以在约87°至约90°之间。在一些实施例中，第二导电图案62b可以具有水平宽度随着远离第二种子层60b而增大的锥形形状。
第二导电图案62b可以在竖直方向上具有竖直高度，其中第二导电图案62b的与第一开口OP1和分离空间SS重叠的部分的上表面低于第二导电图案62b的与第一绝缘层70a重叠的部分的上表面。第二导电图案62b的上表面可以具有凹形形状，其中第二导电图案62b的中心部分的竖直高度低于其边缘的竖直高度。
一起参照图2G和图2H，如图2F所示，可以通过去除第二种子层60b的布置在第二掩模图案MK2下方的部分和第二阻挡导电层50b在其下方的部分(即第二种子层60b的未被第二导电图案62b覆盖的部分以及第二阻挡导电层50b的在其下方的部分)来暴露第一绝缘层70a。也可以通过使用第二导电图案62b作为蚀刻掩模来去除第二种子层60b的部分和第二阻挡导电层50b在其下方的部分。
第一种子层60a的上表面与位于第一导电图案62a的上表面和第一绝缘层70a的上表面之间的竖直高度上的第二阻挡导电层50b的一部分、第二种子层60b的一部分以及第二导电图案62b的一部分(即第一开口OP1中的第二阻挡导电层50b的一部分、第二种子层60b的一部分以及第二导电图案62b的一部分)的侧表面之间的锐角可以为约70°至约85°。在一些实施例中，第一开口OP1中的第二阻挡导电层50b的一部分、第二种子层60b的一部分以及第二导电图案62b的一部分可以具有水平宽度向下而变窄的锥形形状。
参照图2I，在第二导电图案62b和第一绝缘层70a上形成具有第二开口OP2的第二绝缘层70b。第二绝缘层70b可以由例如PID或PSPI形成。第二导电图案62b的上表面的一部分可以暴露在第二开口OP2的底表面上。
接下来，通过使用与在具有第一开口OP1的第一绝缘层70a上形成第二阻挡导电层50b、第二种子层60b和第二导电图案62b的方法相似的方法，在具有第二开口OP2的第二绝缘层70b上形成第三阻挡导电层50c、第三种子层60c和第三导电图案62c。此外，尽管未示出，但是在一些实施例中，通过重复参照图2I描述的方法，可以在第三导电图案62c和第二绝缘层70b上进一步形成附加的导电图案和附加的绝缘层。
一起参照图2I和2J，可以通过以下方式暴露第一阻挡导电层50a：通过去除离型膜12中包括的激光反应层或热反应层，或者通过向离型膜12照射激光或加热离型膜12来削弱激光反应层或热反应层与第一阻挡导电层50a之间的结合力，以分离载体基板10。
一起参照图2J和图2K，去除第一阻挡导电层50a。在一些实施例中，可以通过执行湿蚀刻工艺来去除第一阻挡导电层50a。由于第一阻挡导电层50a包括相对于第一种子层60a具有蚀刻选择性的材料，因此在去除第一阻挡导电层50a之后，第一种子层60a可以不被去除而是可以暴露。
一起参照图2K和图2L，去除第一种子层60a和第一导电图案62a。在一些实施例中，可以通过执行湿蚀刻工艺来去除第一种子层60a和第一导电图案62a。第一种子层60a和第一导电图案62a可以包括相同的材料或具有相似的蚀刻特性的材料，因此可以一起被去除。在去除第一种子层60a和第一导电图案62a之后，可以暴露第二阻挡导电层50b和第一绝缘层70a。
第一绝缘层70a可以具有从中去除了第一导电图案62a的凹陷区域RS。在凹陷区域RS中，第一绝缘层70a的侧壁可以与第二阻挡导电层50b分开。
第一绝缘层70a中限定第一开口OP1并具有与第一开口OP1相等的竖直高度的部分可以称为绝缘支撑部分70aS，并且第一绝缘层70a中限定凹陷区域RS并具有与凹陷区域RS相同的竖直高度的部分可以称为绝缘阻挡部分70aD。
一起参照图2L和图2M，去除第二阻挡导电层50b的一部分。通过去除第二阻挡导电层50b的未被第二绝缘层70b覆盖的部分(即，第二阻挡导电层50b中覆盖第二种子层60b的一部分的部分，第二种子层60b的该部分覆盖第二绝缘层70b的下表面)，并且去除第二阻挡导电层50b的在凹陷区域RS中暴露并与第一绝缘层70a分开的部分，可以仅留下第二阻挡导电层50b的与第一绝缘层70a接触的部分。在一些实施例中，第一绝缘层70a和第二阻挡导电层50b的下表面可以在凹陷区域RS中共面。
第二种子层60b和第二导电图案62b中被第二绝缘层70b包围并且具有与第二绝缘层70b相同的竖直高度的部分可以是焊盘层PAD，并且第二种子层60b和第二导电图案62b中被第一绝缘层70a包围并且具有与第一绝缘层70a相同的竖直高度的部分可以是UBM层UBM。UBM层UBM中由第一开口OP1限定并且具有与第一开口OP1相同的竖直高度的部分可以是主体部分U-B，并且UBM层UBM中由凹陷区域RS限定并且具有与凹陷区域RS相同的竖直高度的部分可以是凸起U-P。凸起U-P可以从主体部分U-B凸出。第三阻挡导电层50c、第三种子层60c和第三导电图案62c可以是支撑布线导电结构R-C。
绝缘支撑部分70aS可以接触主体部分U-B并包围主体部分U-B，并且绝缘阻挡部分70aD可以与凸起U-P分开并包围凸起U-P。例如，绝缘支撑部分70aS可以与主体部分U-B在相同的竖直高度处并且可以围绕主体部分U-B，并且绝缘阻挡部分70aD可以与凸起U-P在相同的竖直高度处并且可以与凸起U-P分隔开。
焊盘层PAD可以是图1所示的下表面焊盘134，UBM层UBM可以是图1所示的UBM层140。主体部分U-B和凸起U-P可以分别是图1所示的主体部分142和凸起144。第一绝缘层70a和第二绝缘层70b可以分别是包括在图1所示的支撑布线结构100中的多个支撑布线绝缘层之中最下端的支撑布线绝缘层110和最下端的上一端部处的支撑布线绝缘层110。第一绝缘层70a和第二绝缘层70b可以分别称为第一支撑布线绝缘层和第二支撑布线绝缘层。支撑布线导电结构R-C可以是图1所示的支撑布线导电结构120的一部分。
焊盘层PAD的上表面可以具有其中心部分的竖直高度低于其边缘的竖直高度的凹入形状。例如，焊盘层PAD的一部分(与UBM层UBM的主体部分U-B和凸起U-P竖直重叠的部分)的上表面可以具有比焊盘层PAD的边缘的上表面低的竖直高度。
主体部分U-B的侧表面与焊盘层PAD的下表面之间的锐角可以在约70°至约85°之间。在一些实施例中，主体部分U-B可以具有水平宽度随着远离焊盘层PAD而变窄的锥形形状。
凸起U-P在竖直方向上可以具有第一高度H1，并且主体部分U-B在竖直方向上可以具有第二高度H2。第一高度H1可以为约10μm至约30μm，并且第二高度H2可以为约5μm至约15μm。在一些实施例中，第一高度H1可以具有比第二高度H2大的值。
凸起U-P可以在水平方向上具有第一宽度W1，并且主体部分U-B可以具有第二宽度W2，第二宽度W2大于第一宽度W1。凹陷区域RS可以具有在水平方向上大于第二宽度W2的第三宽度W3。当UBM层UBM包括从主体部分U-B凸出的单个凸起U-P时，第一宽度W1可以是约120μm至约270μm，并且第二宽度W2可以是约200μm至约280μm。第三宽度W3可以是约240μm至约400μm。
凸起U-P的侧表面可以垂直于或接近垂直于主体部分U-B的下表面。例如，凸起U-P的侧表面与主体部分U-B的下表面之间的锐角可以在约87°至约90°之间。在一些实施例中，凸起U-P可以具有水平宽度随着远离主体部分U-B而增大的锥形形状。
凸起U-P可以与主体部分U-B的边缘分开并且从主体部分U-B的内侧凸出。从主体部分U-B的边缘到凸起U-P的距离L1可以是约5μm至约30μm。
凸起U-P的下表面和第一绝缘层70a的下表面可以处于近似相同的竖直高度处。在一些实施例中，凸起U-P的下表面可以位于凹陷区域RS中距第一绝缘层70a的下表面的第一深度D1处。在一些实施例中，第一深度D1可以具有等于或小于0.5μm的值。例如，第一深度D1可以是约0.1μm。例如，凹陷区域RS的深度可以是约10μm至约30μm，这类似于第一高度H1。
第二阻挡导电层50b可以覆盖焊盘层PAD的下表面和主体部分U-B的侧表面。第二阻挡导电层50b可以布置为从焊盘层PAD的下表面与第一绝缘层70a之间延伸到主体部分U-B的侧表面与第一绝缘层70a之间。第二阻挡导电层50b可以不覆盖凸起U-P的表面。例如，第二阻挡导电层50b可以不覆盖凸起U-P的侧表面和下表面。第二阻挡导电层50b可以在竖直方向上具有第一厚度T1。通过去除第二阻挡导电层50b来形成第一深度D1，该第一深度D1是凸起UP的下表面和第一绝缘层70a的下表面的竖直高度之差，因此第一厚度T1可以基本上等于第一深度D1。
参照图2N，可以将填充凹陷区域RS的一部分的连接端子SB附接到UBM层UBM。连接端子SB可以是焊球。连接端子SB可以围绕主体部分U-B上的凸起U-P。因此，连接端子SB与UBM层UBM之间的结合面积可以增大。
在一些实施例中，连接端子SB可以与凹陷区域RS的内壁分开。例如，连接端子SB可以在凹陷区域RS中与第一绝缘层70a的侧表面间隔开，但是实施例不限于此。在其他实施例中，连接端子SB可以与凹陷区域RS的内壁接触。例如，连接端子SB可以在凹陷区域RS中与第一绝缘层70a的侧表面接触，并且第一绝缘层70a的限定凹陷区域RS的绝缘阻挡部分70aD可以执行阻挡功能以防止在形成连接端子SB的过程期间构成连接端子SB的焊料流向周围。
图3A和3B是示出根据示例实施例的包括在扇出半导体封装中的UBM层的平面图。
参照图3A，包括主体部分U-B和凸起U-P的UBM层UBM可以布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBM可以一体地形成。主体部分U-B可以具有水平宽度随着远离焊盘层PAD而变窄的锥形形状。
在一些实施例中，UBM层UBM的凸起U-P可以具有圆形或椭圆形的水平形状。
参照图3B，包括主体部分U-B和凸起U-P1的UBM层UBM1可以布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBM1可以一体地形成。
在一些实施例中，UBM层UBM1的凸起U-P1可以具有四边形或多边形的水平形状。
图4A至图4M是示出制造UBM层的方法的截面图，该UBM层包括在根据示例实施例的扇出半导体封装中并且附接有连接端子。在图4A至图4M中，与图2A至2N的附图标记类似的附图标记表示类似的元件，并且可以省略重复的细节。
参照图4A，在附接到载体基板10的离型膜12上顺序地形成第一阻挡导电层50a和第一种子层60a之后，在第一种子层60a上形成具有第一掩模开口MO1a的第一掩模图案MK1a。第一掩模图案MK1a可以由例如光致抗蚀剂形成。在一些实施例中，第一掩模开口MO1a可以具有约20μm或更大的水平宽度。
第一掩模图案MK1a可以包括由第一掩模开口Mo1a限定的分离掩模图案SMPa。分离掩模图案SMPa可以通过其间的第一掩模开口MO1a与第一掩模图案MK1a的其他部分间隔开。在一些实施例中，可以包括一个分离掩模图案SMPa，并且可以包括多个第一掩模开口MO1a，并且多个第一掩模开口MO1a中的一些可以由分离掩模图案SMPa限定。在其他实施例中，可以包括多个分离掩模图案SMPa，并且可以包括沿着多个分离掩模图案SMPa延伸并连通通过多个分离掩模图案SMPa的单个第一掩模开口MO1a。在其他实施例中，可以包括多个分离掩模图案SMPa和多个第一掩模开口MO1a。
参照图4A和图4B，可以形成填充第一掩模开口MO1a的第一导电图案62a，并且可以去除第一掩模图案MK1a。第一导电图案62a可以限定一个或多个分离空间SSa。
参照图4C，在其上形成有第一导电图案62a的第一种子层60a上形成具有第一开口OP1的第一绝缘层70a。
第一绝缘层70a可以竖直地与第一导电图案62a的一部分重叠，而不与第一导电图案62a的其他部分和分离空间SSa重叠。第一开口OP1的水平宽度和水平面积可以大于分离空间SSa的水平宽度和水平面积，并且分离空间SSa可以在竖直方向上与第一开口OP1完全重叠。第一开口OP1和分离空间SSa可以彼此连通。
参照图4D，可以在其上形成有第一导电图案62a和第一绝缘层70a的第一种子层60a上顺序地形成第二阻挡导电层50b和第二种子层60b。
第二阻挡导电层50b和第二种子层60b可以在分离空间SSa的底表面和侧壁上(即在分离空间SSa中)顺序地覆盖第一种子层60a和第一导电图案62a的各个暴露的表面，并在分离空间SSa外部顺序地覆盖第一导电图案62a和第一绝缘层70a的各个暴露的表面。
参照图4E，可以在第二种子层60b上形成具有第二掩模开口MO2的第二掩模图案MK2。
一起参照图4E和图4F，可以形成填充第二掩模开口MO2的第二导电图案62b，并且可以去除第二掩模图案MK2。
一起参照图4F和图4G，可以通过去除布置在图4F所示的第二掩模图案MK2下方的第二种子层60b的一部分和第二阻挡导电层50b在其下方的一部分(即，第二种子层60b的未被第二导电图案62b覆盖的部分和第二阻挡导电层50b在其下方的一部分)，来暴露第一绝缘层70a。
参照图4H，在第二导电图案62b和第一绝缘层70a上形成具有第二开口OP2的第二绝缘层70b。
接下来，可以在具有第二开口OP2的第二绝缘层70b上形成第三阻挡导电层50c、第三种子层60c和第三导电图案62c。
一起参照图4H和图4I，可以通过对离型膜12照射激光或对离型膜12进行加热来分离载体基板10，以暴露第一阻挡导电层50a。
一起参照图4I和图4J，去除第一阻挡导电层50a。
一起参照图4J和图4K，去除第一种子层60a和第一导电图案62a。第一绝缘层70a可以具有从中去除第一导电图案62a的凹陷区域RS。在凹陷区域RS中，第一绝缘层70a的侧壁可以与第二阻挡导电层50b分开。
一起参照图4K和图4L，通过去除第二阻挡导电层50b的一部分，可以留下第二阻挡导电层50b的与第一绝缘层70a接触的一部分。
第二种子层60b和第二导电图案62b的被第二绝缘层70b包围并且具有与第二绝缘层70b相同的竖直高度的部分可以是焊盘层PAD，并且第二种子层60b和第二导电图案62b的被第一绝缘层70a包围并且具有与第一绝缘层70a相同的竖直高度的部分可以是UBM层UBMa。UBM层UBMa的由第一开口OP1限定的并且具有与第一开口OP1相同的竖直高度的部分可以是主体部分U-B，并且UBM层UBMa的由凹陷区域RS限定的并且具有与凹陷区域RS相同的竖直高度的部分可以是凸起U-Pa。凸起U-Pa可以从主体部分U-B凸出。第三阻挡导电层50c、第三种子层60c和第三导电图案62c可以是支撑布线导电结构R-C。
在一些实施例中，UBM层UBMa可以具有从主体部分U-B凸出的多个凸起U-Pa。在其他实施例中，UBM层UBMa可以包括从主体部分U-B凸出并具有水平网格形状的单个凸出U-Pa。
绝缘支撑部分70aS可以接触主体部分U-B并包围主体部分U-B，并且绝缘阻挡部分70aD可以与凸起U-Pa分开并包围凸起U-Pa。例如，绝缘支撑部分70aS可以与主体部分U-B在相同的竖直高度处并且可以围绕主体部分U-B，并且绝缘阻挡部分70aD可以与凸起U-P在相同的竖直高度处并且可以与凸起U-Pa间隔开。
焊盘层PAD可以是图1所示的上表面焊盘132。如图1所示，UBM层UBMa可以是图1所示的UBM层140。主体部分U-B和凸起U-Pa可以分别是图1所示的主体部分142和凸起144。支撑布线导电结构R-C可以是图1所示的支撑布线导电结构120的一部分。
凸起U-Pa可以在竖直方向上具有第一高度HIa，并且主体部分U-B可以在竖直方向上具有第二高度H2。第一高度H1a可以是约10μm至约30μm，并且第二高度H2可以是约5μm至约15μm。在一些实施例中，第一高度H1a可以具有比第二高度H2大的值。
凸起U-Pa可以在水平方向上具有第一宽度W1a，并且主体部分U-B可以具有第二宽度W2，第二宽度W2大于第一宽度W1a。凹陷区域RS可以在水平方向上具有大于第二宽度W2的第三宽度W3。第一宽度W1a可以为约20μm至约120μm，并且第二宽度W2可以为约200μm至约280μm。第三宽度W3可以是约240μm至约400μm。
第一距离G1(即，多个凸起U-Pa之间的距离，或在凸起U-Pa具有水平网格形状的情况下，凸起U-Pa的各部分之间的距离)可以为约20μm至约200μm。
凸起U-Pa的侧表面可以垂直于或接近垂直于主体部分U-B的下表面。例如，凸起U-Pa的侧表面与主体部分U-B的下表面之间的锐角可以在约87°和约90°之间。在一些实施例中，凸起U-Pa可以具有水平宽度随着远离主体部分U-B而增大的锥形形状。
凸起U-Pa可以与主体部分U-B的边缘分开，并从主体部分U-B的内侧凸出。从主体部分U-B的边缘到凸起U-Pa的距离L1a可以是约5μm至约30μm。
凸起U-Pa的下表面和第一绝缘层70a的下表面可以近似在相同的竖直高度处。在一些实施例中，凸起U-Pa的下表面可以位于凹陷区域RS中距第一绝缘层70a的下表面的第一深度D1a处。在一些实施例中，第一深度D1a可以具有等于或小于0.5μm的值。例如，第一深度D1a可以是约0.1μm。
第二阻挡导电层50b可以覆盖焊盘层PAD的下表面和主体部分U-B的侧表面。第二阻挡导电层50b可以布置为从焊盘层PAD的下表面与第一绝缘层70a之间延伸到主体部分U-B的侧表面与第一绝缘层70a之间。第二阻挡导电层50b可以在竖直方向上具有第一厚度T1。第一深度D1a(该第一深度D1a是凸起U-Pa的下表面与第一绝缘层70a的下表面的竖直高度之差)是通过去除第二阻挡导电层50b来形成的，因此第一厚度T1可以基本上等于第一深度D1a。
参照图4M，可以将填充凹陷区域RS的一部分的连接端子SB附接到UBM层UBMa。连接端子SB可以在主体部分U-B上围绕凸起U-Pa。因此，连接端子SB与UBM层UBMa之间的结合面积可以增大。
在一些实施例中，连接端子SB可以与凹陷区域RS的内壁分开。例如，连接端子SB可以在凹陷区域RS中与第一绝缘层70a的侧表面分开，但是实施例不限于此。在其他实施例中，连接端子SB可以与凹陷区域RS的内壁接触。例如，连接端子SB可以在凹陷区域RS中与第一绝缘层70a的侧表面接触，并且限定凹陷区域RS的第一绝缘层70a的绝缘阻挡部分70aD可以执行阻挡功能以防止构成连接端子SB的焊料在形成连接端子SB的过程期间流向周围。
图5A至图5E是示出根据示例实施例的包括在扇出半导体封装中的UBM层的平面图。
参照图5A，包括主体部分U-B和凸起U-Pa的UBM层UBMa可以布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBMa可以一体地形成。主体部分U-B可以具有水平宽度随着远离焊盘层PAD而变窄的锥形形状。
在一些实施例中，UBM层UBMa的多个凸起U-Pa可以各自具有圆形或椭圆形水平形状。
参照图5B，包括主体部分U-B和多个凸起U-Pa1的UBM层UBMal可以布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBMa1可以一体地形成。
在一些实施例中，UBM层UBMa1的多个凸起U-Pa1中的一些可以具有水平环形形状，并且多个凸起U-Pa1中的其他一些可以与这些凸起U-Pa1分开，布置在具有水平环形形状的凸起U-Pa1内，并具有圆形或椭圆形水平形状。
在其他实施例中，UBM层UBMa1可以包括主体部分U-B和具有水平环形形状的单个凸起U-Pa1。
参照图5C，可以将包括主体部分U-B和多个凸起U-Pa2的UBM层UBMa2布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBMa2可以一体地形成。
在一些实施例中，UBM层UBMa2的多个凸起U-Pa2可以具有彼此分开、基本同心并且直径不同的水平环形形状。
参照图5D，包括主体部分U-B和凸起U-Pa3的UBM层UBMa3可以布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBMa3可以一体地形成。
在一些实施例中，UBM层UBMa3的凸起U-Pa3可以具有水平网格形状。
参照图5E，包括主体部分U-B和多个凸起U-Pa4的UBM层UBMa4可以布置在焊盘层PAD上。在一些实施例中，焊盘层PAD和UBM层UBMa4可以一体地形成。
在一些实施例中，UBM层UBMa4的多个凸起U-Pa4可以具有彼此分开的水平条形形状。
图6是根据示例实施例的包括扇出半导体封装的层叠封装的截面图。
参照图6，层叠封装2包括在扇出半导体封装20上的上半导体封装40。
扇出半导体封装20可以包括支撑布线结构100a、布置在支撑布线结构100a上的扩展层1160、布置在扩展层1160上的第一半导体芯片1100和布置在扩展层1160上的覆盖布线结构1200。扩展层1160可以包围第一半导体芯片1100。
扇出半导体封装20的支撑布线结构100a的水平宽度和水平面积以及扇出半导体封装20的覆盖布线结构1200的水平宽度和水平面积可以大于由第一半导体芯片1100形成的占用区(footprint)的水平宽度和水平面积。在一些实施例中，支撑布线结构100a和覆盖布线结构1200的水平宽度和水平面积可以彼此相等。在一些实施例中，支撑布线结构100a、扩展层1160和覆盖布线结构1200的对应的侧表面可以是共面的。
支撑布线结构100a可以是重分布层。支撑布线结构100a可以包括支撑布线绝缘层110a和支撑布线导电结构120a。在一些实施例中，支撑布线结构100a可以包括堆叠的多个支撑布线绝缘层110a。多个支撑布线绝缘层110a中的最下端处的支撑布线绝缘层110a可以具有凹陷区域RS。支撑布线导电结构120a可以包括多个支撑布线线条图案122a和多个支撑布线通孔124a。多个上表面焊盘132a和多个下表面焊盘134a可以分别布置在支撑布线结构100a的上表面和下表面上。支撑布线导电结构120a可以将多个上表面焊盘132a电连接到多个下表面焊盘134a。在一些实施例中，支撑布线导电结构120a可以将多个上表面焊盘132a中的一些电连接到多个上表面焊盘132a中的其他一些。
多个UBM层140a可以分别布置在多个下表面焊盘134a上。每个UBM层140a可以包括主体部分142a和从主体部分142a凸出的凸起144a。多个连接端子150a可以分别附接到多个UBM层140a。在一些实施例中，多个连接端子150a可以是焊球。连接端子150a可以在主体部分142a上分别围绕凸起144a。连接端子150a的一部分可以布置在凹陷区域RS中。
第一半导体芯片1100可以包括：第一半导体基板1110，具有其上形成有第一半导体元件1112的有源表面；以及多个第一芯片连接焊盘1120，布置在第一半导体基板1110的有源表面上。第一半导体芯片1100可以是例如CPU芯片，GPU芯片或AP芯片。第一半导体芯片1100可以通过使用倒装芯片方法安装在支撑布线结构100a上。例如，第一半导体芯片1100可以安装在支撑布线结构100a上，使得第一半导体基板1110的有源表面面对支撑布线结构100a。多个第一芯片连接端子1130可以布置在多个上表面焊盘132a中的一些与多个第一芯片连接焊盘1120之间，以将第一半导体芯片1100电连接到支撑布线结构100a的支撑布线导电结构120a。例如，多个第一芯片连接端子1130可以是焊球或凸块。
扩展层1160可以包括多个连接结构1165和围绕多个连接结构1165和第一半导体芯片1100的填充构件1166。多个连接结构1165可以穿过填充构件1166以电连接在支撑布线结构100a与覆盖布线结构1200之间。
在一些实施例中，多个连接结构1165中的每一个可以包括穿塑孔(TMV)、导电焊料、导电柱或至少一个导电凸块。填充构件1166可以包括例如EMC。
在其他实施例中，扩展层1160可以是具有容纳第一半导体芯片1100的芯片容纳空间的印刷电路板，并且多个连接结构1165可以是印刷电路板的电路布线图案，并且填充构件1166可以是填充基底绝缘层和印刷电路板的芯片容纳空间的密封剂。
覆盖布线结构1200可以包括覆盖布线绝缘层1210和覆盖布线导电结构1220。覆盖布线导电结构1220可以包括至少布置在覆盖布线绝缘层1210的上表面和下表面中的至少一个表面上的多个覆盖布线线条图案1222、以及穿过覆盖布线绝缘层1210以分别接触并连接到多个覆盖布线线条图案1222中的一些的多个覆盖布线通孔1224。
在一些实施例中，覆盖布线结构1200可以是重分布层。在其他实施例中，覆盖布线结构1200可以是印刷电路板。
上半导体封装40可以包括至少一个第二半导体芯片1300。上半导体封装40可以经由多个封装连接端子50电连接到扇出半导体封装20。
第二半导体芯片1300可以包括：第二半导体基板1310，具有其上形成有第二半导体元件1312的有源表面；以及多个第二芯片连接焊盘1320，布置在第二半导体基板1310的有源表面上。至少一个第二半导体芯片1300可以是存储器半导体芯片。第二半导体芯片1300可以是例如DRAM芯片、静态RAM(SRAM)芯片、闪存芯片、电可擦除可编程只读存储器(EEPROM)芯片、相变RAM(PRAM)芯片、磁阻RAM(MRAM)芯片或电阻RAM(RRAM)芯片。
至少一个第二半导体芯片1300可以通过使用倒装芯片方法安装在封装基底基板1400上，但是不限于此。层叠封装2可以包括至少一个第二半导体芯片1300、以及下部包括封装连接端子50以电连接到扇出半导体封装20的任何类型的半导体封装，来作为上半导体封装。
封装基底基板1400可以包括封装板层1410和布置在封装板层1410的上表面和下表面上的多个封装焊盘1420。多个封装焊盘1420可以包括布置在封装板层1410的上表面上的多个封装上表面焊盘1422、以及布置在封装板层1410的下表面上的多个封装下表面焊盘1424。在一些实施例中，封装基底基板1400可以是印刷电路板。
暴露多个封装焊盘1420的封装阻焊层1430可以形成在封装板层1410的上表面和下表面上。封装阻焊层1430可以包括上表面阻焊层1432和下表面阻焊层1434，上表面阻焊层1432覆盖封装板层1410的上表面并暴露多个封装上表面焊盘1422，下表面阻焊层1434覆盖封装板层1410的下表面并且暴露多个封装下表面焊盘1424。
封装基底基板1400可以包括电路布线1450，该电路布线1450在封装板层1410中将多个封装上表面焊盘1422电连接到多个封装下表面焊盘1424。
多个封装上表面焊盘1422可以电连接到第二半导体芯片1300。例如，可以在第二半导体芯片1300的多个第二芯片连接焊盘1320与封装基底基板1400的多个封装上表面焊盘1422之间布置多个第二芯片连接端子1350，以将第二半导体芯片1300电连接到封装基底基板1400。在一些实施例中，围绕多个第二芯片连接端子1350的底部填充层1380可以在第二半导体芯片1300和封装基底基板1400之间。
围绕第二半导体芯片1300的模制层1390可以布置在封装基底基板1400上。模制层1390可以包括例如EMC。
尽管已经参照本发明的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种扇出半导体封装，包括：
支撑布线结构，包括：
支撑布线导电结构；
多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在所述第一支撑布线绝缘层上的第二支撑布线绝缘层，所述多个支撑布线绝缘层包围所述支撑布线导电结构；
焊盘层，由所述第二支撑布线绝缘层包围，并连接到所述支撑布线导电结构；以及
凸块下金属UMB层，由所述第一支撑布线绝缘层包围，并连接到所述焊盘层；以及
半导体芯片，在所述支撑布线结构上，
其中，所述UBM层包括主体部分和从所述主体部分凸出并布置在所述凹陷区域中的凸起。
2.根据权利要求1所述的扇出半导体封装，其中，所述凸起不从所述第一支撑布线绝缘层的下表面向外凸出，并且在所述凹陷区域中与所述第一支撑布线绝缘层的侧表面分开。
3.根据权利要求1所述的扇出半导体封装，其中，所述焊盘层与包括所述主体部分和所述凸起的所述UBM层一体地形成。
4.根据权利要求1所述的扇出半导体封装，其中，所述凸起与所述主体部分的边缘间隔开，并且从所述主体部分的内侧凸出。
5.根据权利要求1所述的扇出半导体封装，还包括：阻挡导电层，布置为从所述焊盘层的下表面与所述第一支撑布线绝缘层之间延伸到所述主体部分的侧表面与所述第一支撑布线绝缘层之间。
6.根据权利要求5所述的扇出半导体封装，其中，所述阻挡导电层不覆盖所述凸起的表面。
7.根据权利要求6所述的扇出半导体封装，其中，所述凸起的下表面位于所述凹陷区域中，在距所述第一支撑布线绝缘层的下表面的一深度处，所述深度具有与所述阻挡导电层在竖直方向上的厚度相等的值。
8.根据权利要求1所述的扇出半导体封装，其中，所述主体部分具有随着远离所述焊盘层而水平宽度变窄的锥形形状。
9.根据权利要求1所述的扇出半导体封装，其中，所述凸起具有随着远离所述主体部分而水平宽度增大的锥形形状。
10.根据权利要求1所述的扇出半导体封装，其中，所述焊盘层的上表面具有凹形形状。
11.一种扇出半导体封装，包括：
支撑布线结构，包括：
支撑布线导电结构；
多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在所述第一支撑布线绝缘层上的第二支撑布线绝缘层，所述多个支撑布线绝缘层包围所述支撑布线导电结构；
焊盘层，由所述第二支撑布线绝缘层包围，并连接到所述支撑布线导电结构；
凸块下金属UBM层，包括主体部分和至少一个凸起，所述主体部分由所述第一支撑布线绝缘层包围并连接到所述焊盘层，所述至少一个凸起从所述主体部分凸出，但在所述凹陷区域中不从所述第一支撑布线绝缘层的下表面向外凸出，并且布置为与所述第一支撑布线绝缘层分开并被布置在所述主体部分上的连接端子围绕，其中，所述UBM层与所述焊盘层一体形成；以及
阻挡导电层，布置为从所述焊盘层的下表面与所述第一支撑布线绝缘层之间延伸到所述主体部分的侧表面与所述第一支撑布线绝缘层之间；以及
半导体芯片，布置在所述支撑布线结构上，并且具有比所述支撑布线结构的水平宽度和水平面积小的水平宽度和水平面积。
12.根据权利要求11所述的扇出半导体封装，其中，所述至少一个凸起与所述主体部分的边缘间隔开5μm至30μm的距离。
13.根据权利要求11所述的扇出半导体封装，其中，在水平方向上，所述至少一个凸起的宽度小于所述主体部分的宽度并且等于或大于20μm。
14.根据权利要求11所述的扇出半导体封装，其中，所述UBM层包括所述主体部分和所述至少一个凸起，所述至少一个凸起具有圆形、椭圆形、四边形、多边形、环形或网格的水平形状。
15.根据权利要求11所述的扇出半导体封装，其中，所述UBM层包括所述主体部分和多个凸起，其中，所述多个凸起中的至少一个具有水平环形形状或水平条形形状。
16.根据权利要求11所述的扇出半导体封装，其中，所述至少一个凸起的下表面在与所述第一支撑布线绝缘层的下表面相同的竖直高度处，或者在所述凹陷区域中在距所述第一支撑布线绝缘层的下表面0.5μm或更小的深度处。
17.根据权利要求11所述的扇出半导体封装，
其中，所述至少一个凸起在竖直方向上具有10μm至30μm的第一高度，以及
其中，所述主体部分在竖直方向上具有比所述至少一个凸起的所述第一高度小的第二高度。
18.一种扇出半导体封装，包括：
重分布内插板，包括：
支撑布线导电结构；
多个支撑布线绝缘层，包括具有凹陷区域的第一支撑布线绝缘层和在所述第一支撑布线绝缘层上的第二支撑布线绝缘层，所述多个支撑布线绝缘层包围所述支撑布线导电结构；
焊盘层，由所述第二支撑布线绝缘层包围，并连接到所述支撑布线导电结构；
凸块下金属UBM层，包括主体部分和至少一个凸起，所述主体部分由所述第一支撑布线绝缘层包围并连接到所述焊盘层，所述至少一个凸起从所述主体部分凸出，但在所述凹陷区域中不从所述第一支撑布线绝缘层的下表面向外凸出，并且布置为与所述第一支撑布线绝缘层分开，其中所述UBM层与所述焊盘层一体形成；以及
阻挡导电层，从所述焊盘层的下表面与所述第一支撑布线绝缘层之间延伸至所述主体部分的侧表面与所述第一支撑布线绝缘层之间，并且布置为不覆盖所述至少一个凸起的表面；
第一半导体芯片和第二半导体芯片，在水平方向上在所述重分布内插板上彼此分开以电连接到所述支撑布线导电结构，其中所述第一半导体芯片包括第一子半导体芯片和在竖直方向上堆叠的多个第二子半导体芯片；
模制层，在所述重分布内插板上围绕所述第一半导体芯片和所述第二半导体芯片；
连接端子，在所述UBM层的所述主体部分上围绕所述至少一个凸起并且具有布置在所述凹陷区域中的部分；以及
主板，所述重分布内插板安装在所述主板上以连接到所述连接端子。
19.根据权利要求18所述的扇出半导体封装，
其中，在水平方向上，所述主体部分的宽度小于所述焊盘层的宽度，并且所述至少一个凸起的宽度小于所述主体部分的宽度并且等于或大于20μm，以及
其中，所述凹陷区域在竖直方向上的深度在10μm至30μm之间。
20.根据权利要求18所述的扇出半导体封装，
其中，所述主体部分具有随着远离所述焊盘层而水平宽度变窄的锥形形状，并且
其中，所述至少一个凸起的高度大于所述主体部分的高度，并且具有随着远离所述主体部分而水平宽度增大的锥形形状。
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