KR20230031581A - 반도체 패키지 - Google Patents

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KR20230031581A
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semiconductor chip
layer
package
chip
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정현수
김영룡
황인효
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삼성전자주식회사
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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Abstract

본 발명에 따른 반도체 패키지는, 패키지 재배선층; 상기 패키지 재배선층 상에 배치되는 커버 절연층; 상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 상기 패키지 재배선층과 전기적으로 연결되는 하부 반도체 칩; 상기 하부 반도체 칩을 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층; 상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트; 상기 커버 절연층 상에서, 상기 하부 반도체 칩의 일부분, 및 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되고, 상기 복수의 연결 포스트와 전기적으로 연결되는 상부 반도체 칩; 및 상기 상부 반도체 칩과 상기 커버 절연층 사이를 채우며 상기 상부 반도체 칩을 감싸는 상부 몰딩층;을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 제품은 더욱더 소형화 및 경량화되고 있으며, 이를 위하여 전자 제품에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 대용량 또는 다양한 기능을 포함할 것이 요구되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 복수의 반도체 칩을 함께 포함하는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 패키지 재배선층; 상기 패키지 재배선층 상에 배치되는 커버 절연층; 상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 상기 패키지 재배선층과 전기적으로 연결되는 하부 반도체 칩; 상기 하부 반도체 칩을 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층; 상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트; 상기 커버 절연층 상에서, 상기 하부 반도체 칩의 일부분, 및 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되고, 상기 복수의 연결 포스트와 전기적으로 연결되는 상부 반도체 칩; 및 상기 상부 반도체 칩과 상기 커버 절연층 사이를 채우며 상기 상부 반도체 칩을 감싸는 상부 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, 패키지 재배선층; 상기 패키지 재배선층 상에 배치되는 커버 절연층; 상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 하면에 부착되는 복수의 하부 연결 범프를 통하여 상기 패키지 재배선층과 전기적으로 연결되고, 상면에 부착되는 다이 접착 필름을 사이에 가지며 상기 커버 절연층의 하면에 부착되는 하부 반도체 칩; 상기 하부 반도체 칩 및 상기 복수의 하부 연결 범프를 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층; 상기 하부 반도체 칩에 인접하되 상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트; 상기 커버 절연층 상에서 상기 하부 반도체 칩에 대하여 상기 수평 방향으로 일부분이 오프셋되어 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되며, 상기 하부 반도체 칩의 수평 폭 및 수평 면적과 실질적으로 동일한 수평 폭 및 수평 면적을 가지는 상부 반도체 칩; 상기 상부 반도체 칩의 하면에 부착되는 칩 재배선층; 상기 칩 재배선층의 하면과 상기 복수의 연결 포스트의 상면 사이에 개재되며, 상기 상부 반도체 칩과 상기 복수의 연결 포스트를 전기적으로 연결하는 복수의 상부 연결 범프; 및 상기 상부 반도체 칩의 하면과 상기 커버 절연층의 상면 사이를 채우고, 상기 상부 반도체 칩 및 상기 복수의 상부 연결 범프를 감싸는 상부 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, 패키지 재배선층; 상기 패키지 재배선층 상에 배치되는 커버 절연층; 상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 하면에 부착되는 복수의 하부 연결 범프를 통하여 상기 패키지 재배선층과 전기적으로 연결되고, 상면에 부착되는 다이 접착 필름을 사이에 가지며 상기 커버 절연층의 하면에 부착되며 제1 높이를 가지는 하부 반도체 칩; 상기 하부 반도체 칩 및 상기 복수의 하부 연결 범프를 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층; 상기 하부 반도체 칩에 인접하되 상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트; 상기 커버 절연층 상에서 상기 하부 반도체 칩에 대하여 상기 수평 방향으로 일부분이 오프셋되어 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되며, 상기 하부 반도체 칩의 수평 폭 및 수평 면적과 실질적으로 동일한 수평 폭 및 수평 면적을 가지며 상기 제1 높이보다 큰 제2 높이를 가지는 상부 반도체 칩; 상기 상부 반도체 칩의 하면에 부착되며 상기 상부 반도체 칩과 상기 수직 방향으로 서로 중첩되는 칩 재배선층; 상기 칩 재배선층의 하면과 상기 복수의 연결 포스트의 상면 사이에 개재되며, 상기 상부 반도체 칩과 상기 복수의 연결 포스트를 전기적으로 연결하는 복수의 상부 연결 범프; 및 상기 상부 반도체 칩의 하면과 상기 커버 절연층의 상면 사이를 채우고, 상기 상부 반도체 칩 및 상기 복수의 상부 연결 범프를 감싸며, 상기 하부 몰딩층과 이격되는 상부 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, 반도체 패키지의 수평 폭 및 수평 면적은 최소화하면서도, 상부 반도체 칩과 패키지 재배선층 사이의 전기적 연결, 및 하부 반도체 칩과 패키지 재배선층 사이의 전기적 연결을 상대적으로 단순하게 구성하여, 저비용으로 반도체 패키지를 형성할 수 있다.
또한 상부 반도체 칩 및 상부 몰딩층을 먼저 형성한 후 커버 절연층을 형성하고, 하부 반도체 칩을 커버 절연층을 부착하여 반도체 패키지를 형성하여, 하부 반도체 칩 상에 오버행되는 상부 반도체 칩의 부분이 상부 몰딩층에 의하여 고정되어, 휨 등 구조적인 변형이 발생하지 않으므로, 반도체 패키지의 구조적 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 2a 내지 도 2i는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다.
도 4는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다.
도 1은 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 패키지 재배선층(300), 패키지 재배선층(300) 상에 부착되는 하부 반도체 칩(200) 및 복수의 연결 포스트(180), 하부 반도체 칩(200) 및 복수의 연결 포스트(180)를 감싸는 하부 몰딩층(250), 하부 반도체 칩(200) 및 복수의 연결 포스트(180) 상에 배치되며 하면에 칩 재배선층(130)이 부착된 상부 반도체 칩(100), 그리고 상부 반도체 칩(100) 및 칩 재배선층(130)을 감싸는 상부 몰딩층(150)을 포함할 수 있다. 하부 몰딩층(250)과 상부 몰딩층(150) 사이에는 커버 절연층(160)이 개재될 수 있다.
패키지 재배선층(300)은 복수의 패키지 재배선 라인 패턴(320), 복수의 패키지 재배선 비아(340), 및 패키지 재배선 절연층(360)을 포함할 수 있다. 일부 실시예에서, 패키지 재배선 절연층(360)은 복수개가 적층될 수 있다. 패키지 재배선 절연층(360)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 패키지 재배선 라인 패턴(320) 및 패키지 재배선 비아(340)는 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시예에서, 패키지 재배선 라인 패턴(320) 및 패키지 재배선 비아(340)는 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 패키지 재배선 라인 패턴(320)은 패키지 재배선 절연층(360)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 패키지 재배선 비아(340)는 패키지 재배선 절연층(360)을 관통하여 복수의 패키지 재배선 라인 패턴(320) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 패키지 재배선 라인 패턴(320) 중 적어도 일부개는 복수의 패키지 재배선 비아(340) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 패키지 재배선 라인 패턴(320)과 패키지 재배선 라인 패턴(320)의 상면과 접하는 패키지 재배선 비아(340)는 일체를 이룰 수 있다. 패키지 재배선 절연층(360)은 복수의 패키지 재배선 라인 패턴(320) 및 복수의 패키지 재배선 비아(340)를 감쌀 수 있다.
일부 실시예에서, 복수의 패키지 재배선 비아(340)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 패키지 재배선 비아(340)는 하부 반도체 칩(200)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
복수의 패키지 재배선 라인 패턴(320) 중 패키지 재배선층(300)의 하면에 배치되는 패키지 재배선 라인 패턴(320)은 패키지 하면 패드라 호칭할 수 있다.
복수의 패키지 재배선 라인 패턴(320) 중 복수의 패키지 하면 패드에는 복수의 패키지 연결 단자(500)가 부착될 수 있다. 예를 들면, 패키지 연결 단자(500)는 솔더 볼, 또는 범프일 수 있다.
패키지 재배선층(300)의 수평 폭 및 수평 면적은 반도체 패키지(1)의 수평 폭 및 수평 면적과 동일한 값을 가질 수 있다. 예를 들면, 패키지 재배선층(300), 하부 몰딩층(250), 상부 몰딩층(150), 및 커버 절연층(160)의 수평 폭 및 수평 면적은 실질적으로 동일한 값을 가질 수 있다. 패키지 재배선층(300), 하부 몰딩층(250), 상부 몰딩층(150), 및 커버 절연층(160)은 수직 방향으로 서로 중첩될 수 있다.
하부 반도체 칩(200)은 서로 반대되는 활성면과 비활성면을 가지는 하부 반도체 기판(210), 하부 반도체 기판(210)의 활성면에 형성되는 하부 반도체 소자(212), 및 하부 반도체 칩(200)의 하면에 배치되는 복수의 하부 칩 패드(220)를 포함할 수 있다. 하부 반도체 기판(210)의 비활성면은 하부 반도체 칩(200)의 상면일 수 있고, 하부 반도체 기판(210)의 활성면과 하부 반도체 칩(200)의 하면 사이에는 배선 라인들, 배선 비아들, 및 이들을 감싸는 배선간 절연층을 포함하는 하부 BEOL(Back End Of Line) 층이 배치될 수 있다.
상기 배선 라인들, 및 상기 배선 비아들은 예를 들면, 알루미늄, 구리 또는 텅스텐과 같은 금속 물질을 포함할 수 있다. 일부 실시예에서, 복수의 도전성 배선 패턴(132)은 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, Ta, Ru, Mn, Co, 또는 W과 같은 금속의 질화물이나 산화물로 이루어지거나, CoWP(Cobalt Tungsten Phosphide), CoWB(Cobalt Tungsten Boron), CoWBP(Cobalt Tungsten Boron Phosphide)와 같은 합금으로 이루어질 수 있다. 상기 배선용 금속층은 W, Al, Ti, Ta, Ru, Mn, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 배선간 절연층은 예를 들면, 실리콘 산화물로 이루어질 수 있다. 일부 실시예에서, 상기 배선간 절연층은 TEOS(Tetraethyl orthosilicate)로 이루어질 수 있다. 다른 일부 실시예에서, 상기 배선간 절연층은 실리콘 산화물보다 유전율이 낮은 절연물질로 이루어질 수 있다. 예를 들면, 상기 배선간 절연층은 약 2.2∼2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(Ultra Low k) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
일부 실시예에서, 복수의 하부 칩 패드(220)는 하부 반도체 칩(200)의 하면의 중심 부근에 배치되는 센터 패드일 수 있다. 하부 반도체 칩(200)은 하부 반도체 기판(210)의 활성면이 하측을 향하는 페이스 다운(face down) 배치를 가질 수 있다. 하부 반도체 칩(200)은 하부 반도체 기판(210)의 활성면이 패키지 재배선층(300)을 향하며, 패키지 재배선층(300) 상에 부착될 수 있다.
하부 반도체 기판(210)은 예를 들면, 실리콘(Si, silicon) 또는 저머늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 하부 반도체 기판(210)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 하부 반도체 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 하부 반도체 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
하부 반도체 기판(210)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 하부 반도체 소자(212)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 하부 반도체 기판(210)의 상기 도전 영역에 전기적으로 연결될 수 있다. 하부 반도체 소자(212)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 하부 반도체 기판(210)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시예에서, 하부 반도체 소자(212)는 메모리 반도체 소자이고, 하부 반도체 칩(200)은 메모리 반도체 칩일 수 있다. 예를 들면, 하부 반도체 소자(212)는 DRAM 소자이고, 하부 반도체 칩(200)은 DRAM 칩일 수 있다.
하부 반도체 칩(200)은 복수의 하부 칩 패드(220)에 부착되는 복수의 하부 연결 범프(240)를 통하여 패키지 재배선층(300)과 전기적으로 연결될 수 있다. 패키지 재배선층(300)과 전기적으로 연결된다는 것은, 패키지 재배선층(300)이 포함하는 도전성 부재, 즉 복수의 패키지 재배선 라인 패턴(320) 및 복수의 패키지 재배선 비아(340) 중 적어도 일부와 전기적으로 연결된다는 것을 의미한다. 복수의 하부 연결 범프(240) 각각은 복수의 패키지 재배선 비아(340) 및 복수의 패키지 재배선 라인 패턴(320) 중 어느 하나와 접하여 전기적으로 연결될 수 있다. 일부 실시예에서, 복수의 하부 연결 범프(240) 각각은 복수의 패키지 재배선 비아(340) 중 패키지 재배선층(300)의 상면에 배치되는 패키지 재배선 비아(340)와 접하여 전기적으로 연결될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시예에서, 패키지 재배선층(300)의 상면에는 복수의 패키지 재배선 라인 패턴(320) 중 일부개가 배치될 수 있으며, 복수의 하부 연결 범프(240) 각각은 복수의 패키지 재배선 라인 패턴(320) 중 패키지 재배선층(300)의 상면에 배치되는 패키지 재배선 라인 패턴(320)과 접하여 전기적으로 연결될 수 있다. 복수의 하부 연결 범프(240) 각각은 예를 들면, 약 15㎛ 내지 약 40㎛의 높이를 가질 수 있다.
하부 반도체 칩(200)의 상면, 즉 비활성면에는 다이 접착 필름(190)이 부착될 수 있다. 다이 접착 필름(190)은 하부 반도체 칩(200)의 상면을 모두 덮을 수 있다. 다이 접착 필름(190)은 하부 반도체 칩(200)과 커버 절연층(160) 사이에 개재될 수 있다. 하부 반도체 칩(200)은 비활성면에 부착된 다이 접착 필름(190)에 의하여 커버 절연층(160)에 부착될 수 있다. 다이 접착 필름(190)은 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 예를 들면, 약 5㎛ 내지 약 20㎛일 수 있다.
하부 몰딩층(250)은 하부 반도체 칩(200), 다이 접착 필름(190), 및 복수의 연결 포스트(180)를 감쌀 수 있다. 하부 몰딩층(250)은 하부 반도체 칩(200)의 측면 및 하면을 덮을 수 있다. 하부 몰딩층(250)은, 복수의 하부 연결 범프(240)를 감싸며 하부 반도체 칩(200)의 하면과 패키지 재배선층(300)의 상면 사이를 채울 수 있다. 하부 몰딩층(250)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
커버 절연층(160)은 하부 몰딩층(250) 상에 배치될 수 있다. 커버 절연층(160)의 하부 몰딩층(250)의 상면 및 다이 접착 필름(190)의 상면을 덮을 수 있다. 커버 절연층(160)은 복수의 연결 홀(160O)을 가질 수 있다. 복수의 연결 홀(160O)은 커버 절연층(160)을 관통할 수 있다. 일부 실시예에서, 복수의 연결 홀(160O)은 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 연결 홀(160O)은 하부 반도체 칩(200)으로부터 멀어지면서 수평 폭이 좁아질 수 있고, 상부 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다. 커버 절연층(160)은 폴리머로 이루어질 수 있다. 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 커버 절연층(160)은 제2 두께(T2)를 가질 수 있다. 예를 들면, 제2 두께(T2)는 약 5㎛ 내지 약 20㎛일 수 있다.
복수의 연결 포스트(180)는 하부 반도체 칩(200)에 인접하되 하부 반도체 칩(200)과 수평 방향으로 이격되며 패키지 재배선층(300) 상에 부착될 수 있다. 복수의 연결 포스트(180)는 하부 몰딩층(250) 및 커버 절연층(160)을 관통할 수 있다. 복수의 연결 포스트(180)는 커버 절연층(160)의 복수의 연결 홀(160O)을 채울 수 있다.
일부 실시예에서, 복수의 연결 포스트(180) 각각은 원기둥 형상을 가지거나, 사각기둥 형상을 가질 수 있다. 다른 일부 실시예에서, 복수의 연결 포스트(180) 각각은 일부분은 원기둥 형상을 가지고 다른 일부분은 사각기둥 형상을 가질 수 있다. 예를 들면, 복수의 연결 포스트(180) 각각 중 복수의 연결 홀(160O)을 채우는 부분은 사각기둥 형상을 가지고 다른 일부분은 원기둥을 가질 수 있다. 또는 예를 들면, 복수의 연결 포스트(180) 각각 중 복수의 연결 홀(160O)을 채우는 부분은 원기둥 형상을 가지고 다른 일부분은 사각기둥을 가질 수 있다. 복수의 연결 포스트(180) 각각의 높이는, 하부 연결 범프(240)의 높이, 하부 반도체 칩(200)의 높이인 제2 높이(H2), 다이 접착 필름(190)의 두께인 제1 두께(T1), 및 커버 절연층(160)의 두께인 제2 두께(T2)의 합과 대체로 동일할 수 있다. 예를 들면, 복수의 연결 포스트(180) 각각의 높이는 약 75㎛ 내지 약 280㎛일 수 있다.
일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 1개의 가장자리만을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다. 다른 일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 서로 연결되는 2개의 가장자리만을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다. 복수의 연결 포스트(180) 중 커버 절연층(160)을 관통하는 부분, 즉 커버 절연층(160)의 복수의 연결 홀(160O)을 채우는 부분은 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 일부 실시예에서, 복수의 연결 포스트(180)는 상면에서 가장 작은 수평 폭을 가질 수 있다.
복수의 연결 포스트(180) 각각은 복수의 패키지 재배선 비아(340) 및 복수의 패키지 재배선 라인 패턴(320) 중 어느 하나와 접하여 전기적으로 연결될 수 있다. 복수의 패키지 재배선 비아(340) 및 복수의 패키지 재배선 라인 패턴(320) 중 패키지 재배선층(300)의 상면에 배치되는 패키지 재배선 비아(340)들 또는 패키지 재배선 라인 패턴(320)들 각각에는 복수의 하부 연결 범프(240) 및 복수의 연결 포스트(180) 중 어느 하나가 접하여 전기적으로 연결될 수 있다.
복수의 연결 포스트(180)의 상면 및 커버 절연층(160)의 상면은 동일 평면(coplanar)을 이룰 수 있다. 복수의 연결 포스트(180)의 하면, 복수의 하부 연결 범프(240)의 하면, 및 하부 몰딩층(250)의 하면은 동일 평면을 이룰 수 있다.
커버 절연층(160) 상에는 상부 반도체 칩(100)이 배치될 수 있다. 칩 재배선층(130)은 상부 반도체 칩(100)의 하면에 부착될 수 있다. 칩 배선층(130)이 부착된 상부 반도체 칩(100)은 커버 절연층(160)과 수직 방향으로 이격될 수 있다. 즉, 칩 배선층(130)은 커버 절연층(160)과 수직 방향으로 이격될 수 있다.
상부 반도체 칩(100)은 서로 반대되는 활성면과 비활성면을 가지는 상부 반도체 기판(110), 상부 반도체 기판(110)의 활성면에 형성되는 상부 반도체 소자(112), 및 상부 반도체 칩(100)의 하면에 배치되는 복수의 상부 칩 패드(120)를 포함할 수 있다. 상부 반도체 기판(110)의 비활성면은 상부 반도체 칩(100)의 상면일 수 있고, 상부 반도체 기판(110)의 활성면과 상부 반도체 칩(100)의 하면 사이에는 배선 라인들, 배선 비아들, 및 이들을 감싸는 배선간 절연층을 포함하는 상부 BEOL(Back End Of Line) 층이 배치될 수 있다.
상부 반도체 칩(100)은 복수의 상부 칩 패드(120)를 통하여 칩 재배선층(130)과 전기적으로 연결될 수 있다. 칩 재배선층(130)과 전기적으로 연결된다는 것은, 칩 재배선층(130)이 포함하는 도전성 부재, 즉 복수의 칩 재배선 라인 패턴(132) 및 복수의 칩 재배선 비아(134) 중 적어도 일부와 전기적으로 연결된다는 것을 의미한다. 일부 실시예에서, 복수의 상부 칩 패드(120)는 상부 반도체 칩(100)의 하면의 중심 부근에 배치되는 센터 패드일 수 있다. 상부 반도체 칩(100)은 상부 반도체 기판(110)의 활성면이 하측을 향하는 페이스 다운(face down) 배치를 가질 수 있다. 상부 반도체 칩(100)은 상부 반도체 기판(110)의 활성면이 칩 재배선층(130)을 향하며, 칩 재배선층(130) 상에 부착될 수 있다.
상부 반도체 칩(100)은 제1 높이(H1) 및 제1 수평 폭(W1)을 가지고, 하부 반도체 칩(200)은 제2 높이(H2) 및 제2 수평 폭(W2)을 가질 수 있다. 일부 실시예에서, 제1 높이(H1)는 제2 높이(H2)보다 큰 값일 수 있다. 예를 들면, 제1 높이(H1)는 제2 높이(H2)보다 약 50㎛ 내지 약 150㎛만큼 큰 값을 가질 수 있다. 일부 실시예에서, 제1 높이(H1)는 약 150㎛ 내지 약 300㎛일 수 있고, 제2 높이(H2)는 제1 높이(H1)보다 작되, 약 50㎛ 내지 약 200㎛일 수 있다. 일부 실시예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 실질적으로 동일한 값일 수 있다. 상부 반도체 칩(100)의 제1 높이(H1)가 하부 반도체 칩(200)의 제2 높이(H2)보다 큰 값을 가지므로, 반도체 패키지(1) 내에서 발생한 열, 예를 들면 하부 반도체 칩(200) 및/또는 상부 반도체 칩(100)에서 발생한 열은 상부 반도체 칩(100)의 상면을 통하여 외부로 노출될 수 있다. 예를 들면, 상부 반도체 칩(100)의 상면, 즉 비활성면은 외부에 노출될 수 있다.
상부 반도체 칩(100)이 제1 높이(H1)를 가지고, 하부 반도체 칩(200)이 제1 높이(H1)보다 작은 값의 제2 높이(H2)를 가지는 것을 제외하면, 상부 반도체 칩(100)과 하부 반도체 칩(200)은 실질적으로 동일한 종류의 반도체 칩일 수 있다. 예를 들면, 하부 반도체 칩(200)은, 상부 반도체 칩(100)에서 비활성면에 인접하는 상부 반도체 기판(110)의 일부분을 제거하여 형성할 수 있다. 상부 반도체 칩(100)과 하부 반도체 칩(200)은 동일한 수평 폭 및 수평 면적을 가질 수 있다.
상부 반도체 칩(100)이 제1 높이(H1)를 가지고, 하부 반도체 칩(200)이 제1 높이(H1)보다 작은 값의 제2 높이(H2)를 가지는 것을 제외하고는, 상부 반도체 칩(100), 상부 반도체 기판(110), 상부 반도체 소자(112), 상부 칩 패드(120), 및 상기 상부 BEOL 층과, 하부 반도체 칩(200), 하부 반도체 기판(210), 하부 반도체 소자(212), 하부 칩 패드(220), 및 상기 하부 BEOL 층은 대체로 동일한 바, 중복되는 설명은 생략될 수 있다. 예를 들면, 상부 반도체 소자(112)는 DRAM 소자이고, 상부 반도체 칩(100)은 DRAM 칩일 수 있다.
칩 재배선층(130)은 복수의 칩 재배선 라인 패턴(132), 복수의 칩 재배선 비아(134), 및 칩 재배선 절연층(136)을 포함할 수 있다. 일부 실시예에서, 칩 재배선 절연층(136)은 복수개가 적층될 수 있다. 칩 재배선층(130)이 포함하는 칩 재배선 라인 패턴(132), 칩 재배선 비아(134), 및 칩 재배선 절연층(136)은 패키지 재배선층(300)이 포함하는 패키지 재배선 라인 패턴(320), 패키지 재배선 비아(340) 및 패키지 재배선 절연층(360)과 대체로 동일한 바, 중복되는 설명은 생략될 수 있다.
복수의 칩 재배선 라인 패턴(132)은 칩 재배선 절연층(136)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 칩 재배선 비아(134)는 칩 재배선 절연층(136)을 관통하여 복수의 칩 재배선 라인 패턴(132) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 적어도 일부개는 복수의 칩 재배선 비아(134) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 칩 재배선 라인 패턴(132)과 칩 재배선 라인 패턴(132)의 상면과 접하는 칩 재배선 비아(134)는 일체를 이룰 수 있다. 칩 재배선 절연층(136)은 복수의 칩 재배선 라인 패턴(132) 및 복수의 칩 재배선 비아(134)를 감쌀 수 있다.
일부 실시예에서, 복수의 칩 재배선 비아(134)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 칩 재배선 비아(134)는 상부 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다. 복수의 칩 재배선 라인 패턴(132) 중 칩 재배선층(130)의 하면에 배치되는 칩 재배선 라인 패턴(132)은 칩 하면 패드라 호칭할 수 있다. 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드는 상부 반도체 칩(100)의 하면의 가장자리 부근에 배치되는 에지 패드일 수 있다.
복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드에는 복수의 상부 연결 범프(140)가 부착될 수 있다. 예를 들면, 상부 연결 범프(140)는 솔더 볼, 또는 범프일 수 있다. 복수의 상부 연결 범프(140) 각각은 예를 들면, 약 15㎛ 내지 약 40㎛의 높이를 가질 수 있다.
일부 실시예에서, 복수의 상부 칩 패드(120) 각각은 복수의 칩 재배선 비아(134) 중 칩 재배선층(130)의 상면에 배치되는 칩 재배선 비아(134)와 접하여 전기적으로 연결될 수 있으나, 이에 한정되지 않는다. 다른 일부 실시예에서, 칩 재배선층(130)의 상면에는 복수의 칩 재배선 라인 패턴(132) 중 일부개가 배치될 수 있으며, 복수의 상부 연결 범프(140) 각각은 복수의 칩 재배선 라인 패턴(132) 중 칩 재배선층(130)의 상면에 배치되는 칩 재배선 라인 패턴(132)과 접하여 전기적으로 연결될 수 있다.
칩 재배선층(130)의 수평 폭 및 수평 면적은 상부 반도체 칩(100)의 수평 폭 및 수평 면적과 동일한 값을 가질 수 있다. 칩 재배선층(130)과 상부 반도체 칩(100)은 수직 방향으로 서로 중첩될 수 있다. 따라서 칩 재배선층(130)의 수평 폭 및 수평 면적은 패키지 재배선층(300)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다.
복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드, 및 복수의 상부 연결 범프(140)는 수직 방향으로 하부 반도체 칩(200)과 중첩되지 않을 수 있다. 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드, 및 복수의 상부 연결 범프(140)는, 평면적으로 상부 반도체 칩(100)의 4개의 가장자리 중 1개의 가장자리만을 따라서 칩 재배선층(130) 및 상부 반도체 칩(100) 내에 배치될 수 있다. 다른 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드, 및 복수의 상부 연결 범프(140)는 평면적으로 상부 반도체 칩(100)의 4개의 가장자리 중 서로 연결되는 2개의 가장자리만을 따라서 칩 재배선층(130) 및 상부 반도체 칩(100) 내에 배치될 수 있다.
복수의 상부 연결 범프(140)는 복수의 연결 포스트(180)와 접하여 전기적으로 연결될 수 있다. 상부 반도체 칩(100)은 복수의 상부 칩 패드(120), 칩 재배선층(130)이 포함하는 복수의 칩 재배선 라인 패턴(132) 및 복수의 칩 재배선 비아(134), 복수의 상부 연결 범프(140), 및 복수의 연결 포스트(180)를 통하여, 패키지 재배선층(300)과 전기적으로 연결될 수 있다.
커버 절연층(160) 상에는 상부 반도체 칩(100), 칩 재배선층(130)을 감싸는 상부 몰딩층(150)이 배치될 수 있다. 감싸는 상부 몰딩층(150)은 커버 절연층(160)을 사이에 가지며 하부 몰딩층(250)과 수직 방향으로 이격될 수 있다. 상부 몰딩층(150)은 상부 반도체 칩(100)의 측면, 칩 재배선층(130)의 상면, 및 칩 재배선층(130)의 하면을 덮을 수 있다. 상부 몰딩층(150)은, 복수의 상부 연결 범프(140)를 감싸며 칩 재배선층(130)의 하면과 커버 절연층(160)의 상면 사이를 채울 수 있다. 일부 실시예에서, 상부 몰딩층(150)은 상부 반도체 칩(100)의 상면, 즉 비활성면을 덮지 않을 수 있다. 상부 몰딩층(150)은 예를 들면, 에폭시 몰드 컴파운드를 포함할 수 있다.
복수의 상부 연결 범프(140)의 하면 및 상부 몰딩층(150)의 하면은 동일 평면을 이룰 수 있다. 상부 반도체 칩(100)의 상면 및 상부 몰딩층(150)의 상면은 동일 평면을 이룰 수 있다.
수직 방향으로 상부 반도체 칩(100)과 하부 반도체 칩(200)이 중첩되는 부분에는 복수의 상부 연결 범프(140)가 배치되지 않을 수 있다. 즉, 복수의 상부 연결 범프(140)는 수직 방향으로 하부 반도체 칩(200)과 중첩되지 않는 상부 반도체 칩(100)의 부분과 중첩되도록 배치될 수 있다.
수직 방향으로 상부 반도체 칩(100)과 하부 반도체 칩(200)이 중첩되는 부분에서, 커버 절연층(160)과 칩 재배선층(300) 사이에는 상부 몰딩층(150)의 부분만이 개재될 수 있다. 즉, 수직 방향으로 상부 반도체 칩(100)과 하부 반도체 칩(200)이 중첩되는 부분에는, 칩 재배선층(130), 상부 몰딩층(150), 커버 절연층(160) 및 다이 접착 필름(190)이 개재되고, 복수의 상부 연결 범프(140)는 개재되지 않을 수 있다. 커버 절연층(160)과 칩 재배선층(300)은 제1 간격(G1)을 가지며 수직 방향으로 이격될 수 있다. 제1 간격(G1)은 상부 연결 범프(140)의 높이보다 큰 값일 수 있다. 제1 간격(G1)은 약 20㎛ 내지 약 50㎛일 수 있다.
상부 몰딩층(150), 커버 절연층(160), 하부 몰딩층(250), 및 패키지 재배선층(300)의 측벽은 수직 방향으로 정렬될 수 있다. 상부 몰딩층(150), 커버 절연층(160), 하부 몰딩층(250), 및 패키지 재배선층(300)의 서로 대응되는 측벽은 동일 평면을 이를 수 있다.
상부 반도체 칩(100)과 하부 반도체 칩(200)은 패키지 재배선층(300)이 포함하는 복수의 패키지 재배선 라인 패턴(320) 및 복수의 패키지 재배선 비아(340)를 통하여 서로 전기적으로 연결되거나, 복수의 패키지 연결 단자(500)와 전기적으로 연결될 수 있다.
본 발명에 따른 반도체 패키지(1)는 수직 방향으로 상부 반도체 칩(100)의 일부분과 하부 반도체 칩(200)의 일부분이 중첩되고, 수직 방향으로 하부 반도체 칩(200)과 중첩되지 않는 상부 반도체 칩(100)의 나머지 부분에 배치되는 복수의 상부 연결 범프(140) 및 복수의 연결 포스트(180)를 통하여 상부 반도체 칩(100)과 패키지 재배선층(300)이 전기적으로 연결될 수 있다. 따라서 반도체 패키지(1)의 수평 폭 및 수평 면적은 최소화하면서도, 상부 반도체 칩(100)과 패키지 재배선층(300) 사이의 전기적 연결, 및 하부 반도체 칩(200)과 패키지 재배선층(300) 사이의 전기적 연결을 상대적으로 단순하게 구성하여, 저비용으로 반도체 패키지(1)를 형성할 수 있다.
또한 도 2a 내지 도 2i를 참조하면, 상부 반도체 칩(100) 및 상부 몰딩층(150)을 먼저 형성한 후 커버 절연층(160)을 형성하고, 하부 반도체 칩(200)을 커버 절연층(160)을 부착한다. 따라서 반도체 패키지(1) 내에서 수직 방향으로 하부 반도체 칩(200)과 중첩되어 하부 반도체 칩(200) 상에 오버행되는 상부 반도체 칩(100)의 부분이 상부 몰딩층(150)에 의하여 고정되어, 휨 등 구조적인 변형이 발생하지 않도록 할 수 있어, 반도체 패키지(1)의 구조적 신뢰성이 향상될 수 있다.
도 2a 내지 도 2i는 본 발명의 일 실시예들에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 2a를 참조하면, 서로 반대되는 활성면과 비활성면을 가지는 상부 반도체 기판(110)의 활성면에 상부 반도체 소자(112)를 형성하고, 상부 반도체 기판(110)의 활성면 상에 복수의 상부 칩 패드(120)를 배치하여 상부 반도체 칩(100)을 형성한다. 복수의 상부 칩 패드(120)는 상부 반도체 칩(100)의 상면의 중심 부근에 배치되는 센터 패드로 형성할 수 있다.
상부 반도체 칩(100)의 상면 상에는 복수의 칩 재배선 라인 패턴(132), 복수의 칩 재배선 비아(134), 및 칩 재배선 절연층(136)을 포함하는 칩 재배선층(130)을 형성한다. 일부 실시예에서, 칩 재배선층(130)은 적층된 복수의 칩 재배선 절연층(136)을 포함하도록 형성할 수 있다. 예를 들면, 칩 재배선 절연층(136)을 형성한 후, 칩 재배선 절연층(136)을 관통하는 칩 재배선 비아(134) 및 칩 재배선 비아(134)와 일체를 이루며 칩 재배선 절연층(136)의 상면에 배치되는 칩 재배선 배선 라인(132)을 형성하는 과정을 반복 수행하여 칩 재배선층(130)을 형성할 수 있다. 복수의 칩 재배선 비아(134)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가지도록 형성될 수 있다.
일부 실시예에서, 복수의 칩 재배선 비아(134) 중 칩 재배선층(130)의 하면에 배치되는 칩 재배선 비아(134)는, 복수의 상부 칩 패드(120) 각각과 접하여 전기적으로 연결되도록 형성될 수 있다. 다른 일부 실시예에서, 칩 재배선층(130)의 하면에는 복수의 칩 재배선 라인 패턴(132) 중 일부개가 배치되도록 형성될 수 있으며, 복수의 칩 재배선 라인 패턴(132) 중 칩 재배선층(130)의 하면에 배치되는 칩 재배선 라인 패턴(132)은, 복수의 상부 연결 범프(140) 각각과 접하여 전기적으로 연결되도록 형성될 수 있다.
복수의 칩 재배선 라인 패턴(132) 중 칩 재배선층(130)의 상면에 배치되는 칩 재배선 라인 패턴(132)들 상에는 복수의 상부 연결 범프(140)가 형성될 수 있다. 일부 실시예에서 복수의 상부 연결 범프(140)는, 평면적으로 상부 반도체 칩(100)의 4개의 가장자리 중 1개의 가장자리만을 따라서 칩 재배선층(130) 및 상부 반도체 칩(100) 내에 배치되도록 형성할 수 있다. 다른 일부 실시예에서, 복수의 상부 연결 범프(140)는 평면적으로 상부 반도체 칩(100)의 4개의 가장자리 중 서로 연결되는 2개의 가장자리만을 따라서 칩 재배선층(130) 및 상부 반도체 칩(100) 내에 배치되도록 형성할 수 있다.
칩 재배선층(130)을 상부 반도체 칩(100)의 상면 상에 형성한 후, 상부 반도체 칩(100)을 지지 기판(10) 상에 부착한다. 상부 반도체 칩(100)은 지지 기판(10)의 상면에 이형 필름(release film, 20)이 부착된 후, 이형 필름(20) 상에 부착될 수 있다. 이형 필름(20)은 상부 반도체 칩(100)의 하면, 즉 상부 반도체 기판(110)의 비활성면과 지지 기판(10)의 상면 사이에 개재될 수 있다. 일부 실시예에서, 이형 필름(20)은 지지 기판(10)의 상면을 모두 덮을 수 있다.
도 2b를 참조하면, 이형 필름(20)이 부착된 지지 기판(10) 상에, 상부 반도체 칩(100) 및 칩 재배선층(130)을 감싸는 상부 몰딩층(150)을 형성한다. 일부 실시예에서, 상부 몰딩층(150)은 복수의 상부 연결 범프(140)의 상면을 덮을 수 있도록 충분한 두께를 가지도록 형성할 수 있다.
도 2b 및 도 2c를 함께 참조하면, 도 2b에 보인 상부 몰딩층(150)의 상측 일부분을 제거하여 복수의 상부 연결 범프(140)의 상면을 노출시킨다. 예를 들면, 상부 몰딩층(150)의 상측 일부분은, 복수의 상부 연결 범프(140)의 상면이 노출될 때까지 그라인딩 공정을 수행하여 제거할 수 있다. 복수의 상부 연결 범프(140)의 상면과 상측 일부분이 제거된 상부 몰딩층(150)의 상면은 동일 평면을 이룰 수 있다.
다른 일부 실시예에서, 상부 몰딩층(150)은 복수의 상부 연결 범프(140)의 상면을 덮지 않도록 형성하여, 도 2b 및 도 2c에 보인 상부 몰딩층(150)의 상측 일부분을 제거하는 과정을 생략할 수도 있다.
도 2d를 참조하면, 상부 몰딩층(150) 상에 복수의 연결 홀(160O)을 가지는 커버 절연층(160)을 형성한다. 복수의 연결 홀(160O) 내에는 복수의 상부 연결 범프(140)의 상면의 적어도 일부분이 노출될 수 있다. 커버 절연층(160)은 상부 몰딩층(150)이 노출되지 않도록, 상부 몰딩층(150)을 덮을 수 있다. 예를 들면, 복수의 연결 홀(160O) 내에는 상부 몰딩층(150)이 노출되지 않을 수 있다.
커버 절연층(160)은 폴리머로 이루어지도록 형성할 수 있다. 예를 들면, 수의 연결 홀(160O)을 가지는 커버 절연층(160)은, PID, 또는 감광성 폴리이미드로 이루어지는 예비 커버 절연층을 형성한 후, 복수의 상부 연결 범프(140)의 상면이 노출되도록 상기 예비 커버 절연층의 일부분을 제거하여 형성할 수 있다. 일부 실시예에서, 복수의 연결 홀(160O)은 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가지도록 형성될 수 있다.
도 2e를 참조하면, 복수의 상부 연결 범프(140) 상에 복수의 연결 포스트(180)를 형성한다. 일부 실시예에서, 복수의 연결 포스트(180)는 복수의 상부 연결 범프(140)를 씨드로 사용하여 도금 공정을 수행하여 형성할 수 있다. 예를 들면 복수의 연결 포스트(180)는 전해 도금 공정 또는 무전해 도금 공정을 수행하여 형성할 수 있다.
다른 일부 실시예에서, 복수의 상부 연결 범프(140) 및 커버 절연층(160) 상에 별도의 씨드층을 형성하고, 상기 씨드층 중 복수의 상부 연결 범프(140)를 덮는 씨드층의 부분을 노출시키고 다른 부분을 덮는 마스크층을 형성한 후, 상기 씨드층을 씨드로 사용한 도금 공정을 수행하고 상기 마스크층을 제거하는 리프트 공정을 수행하여, 복수의 연결 포스트(180)를 형성할 수 있다.
도 2f를 참조하면, 서로 반대되는 활성면과 비활성면을 가지는 하부 반도체 기판(210)의 활성면에 하부 반도체 소자(212)를 형성하고, 하부 반도체 기판(210)의 활성면 상에 복수의 하부 칩 패드(220)를 배치하여 하부 반도체 칩(200)을 형성한다. 복수의 하부 칩 패드(220)는 하부 반도체 칩(200)의 상면의 중심 부근에 배치되는 센터 패드로 형성할 수 있다. 복수의 하부 칩 패드(220) 상에는 복수의 하부 연결 범프(240)가 형성될 수 있다.
하부 반도체 칩(200)의 하면, 즉 비활성면에 다이 접착 필름(190)을 부착한 후, 다이 접착 필름(190)을 사용하여 커버 절연층(160) 상에 하부 반도체 칩(200)을 부착한다. 하부 반도체 칩(200)은 복수의 연결 포스트(180)와 수평 방향으로 이격되도록 커버 절연층(160) 상에 부착할 수 있다.
복수의 연결 포스트(180)의 상면은 하부 반도체 칩(200)의 상면보다 높은 수직 레벨에 위치할 수 있다. 일부 실시예에서, 복수의 연결 포스트(180)의 상면과 복수의 하부 연결 범프(240)의 상면은 대체로 동일한 수직 레벨에 위치할 수 있다. 다른 일부 실시예에서, 복수의 연결 포스트(180)의 상면은, 복수의 하부 연결 범프(240)의 상면보다 다소 높은 수직 레벨에 위치할 수 있다.
도 2g를 참조하면 하부 반도체 칩(200)이 부착된 커버 절연층(160) 상에, 하부 반도체 칩(200), 복수의 하부 연결 범프(240), 및 복수의 연결 포스트(180)를 감싸는 하부 몰딩층(250)을 형성한다. 일부 실시예에서, 하부 몰딩층(250)은 복수의 하부 연결 범프(240), 및 복수의 연결 포스트(180)의 상면을 덮을 수 있도록 충분한 두께를 가지도록 형성할 수 있다.
도 2g 및 2h를 함께 참조하면, 도 2g에 보인 하부 몰딩층(250)의 상측 일부분을 제거하여 복수의 하부 연결 범프(240)의 상면 및 복수의 연결 포스트(180)의 상면을 노출시킨다. 예를 들면, 하부 몰딩층(250)의 상측 일부분은, 복수의 하부 연결 범프(240)의 상면 및 복수의 연결 포스트(180)의 상면이 노출될 때까지 그라인딩 공정을 수행하여 제거할 수 있다. 복수의 하부 연결 범프(240)의 상면, 복수의 연결 포스트(180)의 상면, 및 상측 일부분이 제거된 하부 몰딩층(250)의 상면은 동일 평면을 이룰 수 있다.
일부 실시예에서, 도 2g에서 복수의 연결 포스트(180)의 상면이 복수의 하부 연결 범프(240)의 상면보다 다소 높은 수직 레벨에 위치하는 경우, 하부 몰딩층(250)의 상면의 일부분을 제거하는 그라인딩 공정을 수행하는 과정에서, 복수의 연결 포스트(180) 중 복수의 하부 연결 범프(240)의 상면보다 높은 수직 레벨에 위치하는 부분은 함께 제거될 수 있다.
도 2i를 참조하면, 복수의 하부 연결 범프(240)의 상면 및 복수의 연결 포스트(180)의 상면이 노출되는 하부 몰딩층(250) 상에, 복수의 패키지 재배선 라인 패턴(320), 복수의 패키지 재배선 비아(340), 및 패키지 재배선 절연층(360)을 포함하는 패키지 재배선층(300)을 형성한다. 일부 실시예에서, 패키지 재배선층(300)은 적층된 복수의 패키지 재배선 절연층(360)을 포함하도록 형성할 수 있다. 예를 들면, 패키지 재배선 절연층(360)을 형성한 후, 패키지 재배선 절연층(360)을 관통하는 패키지 재배선 비아(340) 및 패키지 재배선 비아(340)와 일체를 이루며 패키지 재배선 절연층(360)의 상면에 배치되는 패키지 재배선 배선 라인(320)을 형성하는 과정을 반복 수행하여 패키지 재배선층(300)을 형성할 수 있다. 복수의 패키지 재배선 비아(340)는 하측으로부터 상측으로 수평 폭이 넓어지며 연장되는 테이퍼드한 형상을 가지도록 형성될 수 있다.
일부 실시예에서, 복수의 패키지 재배선 비아(340) 중 패키지 재배선층(300)의 하면에 배치되는 패키지 재배선 비아(340)는, 복수의 하부 연결 범프(240) 및 복수의 연결 포스트(180) 각각과 접하여 전기적으로 연결되도록 형성될 수 있다. 다른 일부 실시예에서, 패키지 재배선층(300)의 하면에는 복수의 패키지 재배선 라인 패턴(320) 중 일부개가 배치되도록 형성될 수 있으며, 복수의 패키지 재배선 라인 패턴(320) 중 패키지 재배선층(300)의 하면에 배치되는 패키지 재배선 라인 패턴(320)은, 복수의 하부 연결 범프(240) 및 복수의 연결 포스트(180) 각각과 접하여 전기적으로 연결되도록 형성될 수 있다. 복수의 패키지 재배선 라인 패턴(320) 중 패키지 재배선층(300)의 상면에 배치되는 패키지 재배선 라인 패턴(320)은 패키지 하면 패드라 호칭할 수 있다.
이후 도 1에 보인 것과 같이 상기 패키지 하면 패드에 패키지 연결 단자(500)를 부착하고, 이형 필름(20)이 부착된 지지 기판(10)을 상부 몰딩층(150) 및 상부 반도체 칩(100)으로부터 제거한 후 그 결과물을 상하로 뒤집어서 반도체 패키지(1)를 형성할 수 있다.
본 발명에 따른 반도체 패키지(1)는, 도 2a 내지 도 2i에 보인 것과 같이, 상부 반도체 칩(100) 및 상부 몰딩층(150)을 먼저 형성한 후 커버 절연층(160)을 형성하고, 최종적으로 이형 필름(20)이 부착된 지지 기판(10)을 상부 몰딩층(150) 및 상부 반도체 칩(100)으로부터 제거한 후 그 결과물을 상하로 뒤집어서 형성할 수 있다. 따라서 반도체 패키지(1) 내에서 수직 방향으로 하부 반도체 칩(200)과 중첩되어 하부 반도체 칩(200) 상에 오버행되는 상부 반도체 칩(100)의 부분은 상부 몰딩층(150)에 의하여 고정되어, 휨 등의 구조적인 변형이 발생하지 않을 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다. 구체적으로 도 3a에 보인 반도체 패키지(1a) 및 도 3b에 보인 반도체 패키지(1b)는 도 1에 보인 반도체 패키지(1)가 포함하는 구성 요소들의 평면 배치도일 수 있으며, 도 3a 및 도 3b에 대한 내용 중 도 1과 중복되는 설명은 생략될 수 있다.
도 3a를 참조하면, 반도체 패키지(1a)는 패키지 재배선층(300) 상에 배치되는 하부 반도체 칩(200), 및 하부 반도체 칩(200) 상에 배치되는 상부 반도체 칩(100)을 포함한다.
상부 반도체 칩(100)과 하부 반도체 칩(200)은 폭 방향으로 일부분이 오프셋되며 배치될 수 있다. 상부 반도체 칩(100)은, 상부 반도체 칩(100)의 일부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되고 상부 반도체 칩(100)의 나머지 부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않도록, 하부 반도체 칩(200) 상에 배치될 수 있다.
일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 1개의 가장자리만을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다.
상부 반도체 칩(100)은 복수의 연결 포스트(180)를 통하여 패키지 재배선층(300)과 전기적으로 연결될 수 있다. 복수의 연결 포스트(180)는 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않는 상부 반도체 칩(100)의 부분 아래에 배치될 수 있다.
상부 반도체 칩(100)과 하부 반도체 칩(200)은 일 방향으로 각각 제1 수평 폭(W1) 및 제2 수평 폭(W2)을 가질 수 있고, 일 방향에 교차하는 방향으로 제3 수평 폭(W3) 및 제4 수평 폭(W4)을 가질 수 있다. 일부 실시예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 실질적으로 동일한 값일 수 있고, 제3 수평 폭(W3)과 제4 수평 폭(W4)은 실질적으로 동일한 값일 수 있다.
예를 들어, 상부 반도체 칩(100)과 하부 반도체 칩(200)이 제1 수평 폭(W1) 및 제2 수평 폭(W2) 방향으로 일부분이 오프셋되며 배치되는 경우, 상부 반도체 칩(100) 중 하부 반도체 칩(200)과 중첩되는 부분의 중첩 폭(OVL)은, 오버랩되지 않는 부분의 비중첩 폭(NOL)보다 클 수 있다. 예를 들면, 중첩 폭(OVL)은 제1 수평 폭(W1)의 약 70% 내지 약 90%일 수 있고, 비중첩 폭(NOL)은 제1 수평 폭(W1)의 약 10% 내지 약 30%일 수 있다.
도 3b를 참조하면, 반도체 패키지(1b)는 패키지 재배선층(300) 상에 배치되는 하부 반도체 칩(200), 및 하부 반도체 칩(200) 상에 배치되는 상부 반도체 칩(100)을 포함한다.
상부 반도체 칩(100)과 하부 반도체 칩(200)은 폭 방향에 대한 사선 방향, 예를 대각선 방향으로 일부분이 오프셋되며 배치될 수 있다. 상부 반도체 칩(100)은, 상부 반도체 칩(100)의 일부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되고 상부 반도체 칩(100)의 나머지 부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않도록, 하부 반도체 칩(200) 상에 배치될 수 있다.
상부 반도체 칩(100)은 복수의 연결 포스트(180)를 통하여 패키지 재배선층(300)과 전기적으로 연결될 수 있다. 복수의 연결 포스트(180)는 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않는 상부 반도체 칩(100)의 부분 아래에 배치될 수 있다.
일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 서로 연결되는 2개의 가장자리만을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다.
도 4는 본 발명의 일 실시예들에 따른 반도체 패키지의 단면도이다. 도 4에 대한 내용 중 도 1 내지 도 3b와 중복되는 설명은 생략될 수 있다.
도 4를 참조하면, 반도체 패키지(2)는 패키지 재배선층(300), 패키지 재배선층(300) 상에 부착되는 하부 반도체 칩(200) 및 복수의 연결 포스트(180), 하부 반도체 칩(200) 및 복수의 연결 포스트(180)를 감싸는 하부 몰딩층(250), 하부 반도체 칩(200) 및 복수의 연결 포스트(180) 상에 배치되며 하면에 칩 재배선층(130)이 부착된 적어도 2개의 상부 반도체 칩(100A, 100B), 그리고 적어도 2개의 상부 반도체 칩(100A, 100B) 및 칩 재배선층(130)을 감싸는 상부 몰딩층(150)을 포함할 수 있다. 하부 몰딩층(250)과 상부 몰딩층(150) 사이에는 커버 절연층(160)이 개재될 수 있다.
패키지 재배선층(300)은 복수의 패키지 재배선 라인 패턴(320), 복수의 패키지 재배선 비아(340), 및 패키지 재배선 절연층(360)을 포함할 수 있다. 일부 실시예에서, 패키지 재배선 절연층(360)은 복수개가 적층될 수 있다. 복수의 패키지 재배선 라인 패턴(320)은 패키지 재배선 절연층(360)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 패키지 재배선 비아(340)는 패키지 재배선 절연층(360)을 관통하여 복수의 패키지 재배선 라인 패턴(320) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 패키지 재배선 라인 패턴(320) 중 적어도 일부개는 복수의 패키지 재배선 비아(340) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 패키지 재배선 라인 패턴(320)과 패키지 재배선 라인 패턴(320)의 상면과 접하는 패키지 재배선 비아(340)는 일체를 이룰 수 있다.
복수의 패키지 재배선 라인 패턴(320) 중 복수의 패키지 하면 패드에는 복수의 패키지 연결 단자(500)가 부착될 수 있다. 일부 실시예에서, 복수의 패키지 재배선 비아(340)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 패키지 재배선 절연층(360)은 복수의 패키지 재배선 라인 패턴(320) 및 복수의 패키지 재배선 비아(340)를 감쌀 수 있다.
패키지 재배선층(300)의 수평 폭 및 수평 면적은 반도체 패키지(2)의 수평 폭 및 수평 면적과 동일한 값을 가질 수 있다. 예를 들면, 패키지 재배선층(300), 하부 몰딩층(250), 상부 몰딩층(150), 및 커버 절연층(160)의 수평 폭 및 수평 면적은 실질적으로 동일한 값을 가질 수 있다. 패키지 재배선층(300), 하부 몰딩층(250), 상부 몰딩층(150), 및 커버 절연층(160)은 수직 방향으로 서로 중첩될 수 있다.
하부 반도체 칩(200)은 서로 반대되는 활성면과 비활성면을 가지는 하부 반도체 기판(210), 하부 반도체 기판(210)의 활성면에 형성되는 하부 반도체 소자(212), 및 하부 반도체 칩(200)의 하면에 배치되는 복수의 하부 칩 패드(220)를 포함할 수 있다.
일부 실시예에서, 복수의 하부 칩 패드(220)는 하부 반도체 칩(200)의 하면의 중심 부근에 배치되는 센터 패드일 수 있다. 하부 반도체 칩(200)은 하부 반도체 기판(210)의 활성면이 하측을 향하는 페이스 다운 배치를 가질 수 있다. 하부 반도체 칩(200)은 하부 반도체 기판(210)의 활성면이 패키지 재배선층(300)을 향하며, 패키지 재배선층(300) 상에 부착될 수 있다.
하부 반도체 칩(200)은 복수의 하부 칩 패드(220)에 부착되는 복수의 하부 연결 범프(240)를 통하여 패키지 재배선층(300)과 연결될 수 있다. 복수의 하부 연결 범프(240) 각각은 복수의 패키지 재배선 비아(340) 및 복수의 패키지 재배선 라인 패턴(320) 중 어느 하나와 접하여 전기적으로 연결될 수 있다.
하부 반도체 칩(200)의 상면, 즉 비활성면에는 다이 접착 필름(190)이 부착될 수 있다. 다이 접착 필름(190)은 하부 반도체 칩(200)의 상면을 모두 덮을 수 있다. 다이 접착 필름(190)은 하부 반도체 칩(200)과 커버 절연층(160) 사이에 개재될 수 있다. 하부 반도체 칩(200)은 비활성면에 부착된 다이 접착 필름(190)에 의하여 커버 절연층(160)에 부착될 수 있다.
하부 몰딩층(250)은 하부 반도체 칩(200), 다이 접착 필름(190), 및 복수의 연결 포스트(180)를 감쌀 수 있다. 하부 몰딩층(250)은 하부 반도체 칩(200)의 측면 및 하면을 덮을 수 있다. 하부 몰딩층(250)은, 복수의 하부 연결 범프(240)를 감싸며 하부 반도체 칩(200)의 하면과 패키지 재배선층(300)의 상면 사이를 채울 수 있다.
커버 절연층(160)은 하부 몰딩층(250) 상에 배치될 수 있다. 커버 절연층(160)의 하부 몰딩층(250)의 상면 및 다이 접착 필름(190)의 상면을 덮을 수 있다. 커버 절연층(160)은 복수의 연결 홀(160O)을 가질 수 있다. 복수의 연결 홀(160O)은 커버 절연층(160)을 관통할 수 있다. 일부 실시예에서, 복수의 연결 홀(160O)은 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
복수의 연결 포스트(180)는 하부 반도체 칩(200)과 이격되며 패키지 재배선층(300) 상에 부착될 수 있다. 복수의 연결 포스트(180)는 하부 몰딩층(250) 및 커버 절연층(160)을 관통할 수 있다. 복수의 연결 포스트(180)는 커버 절연층(160)의 복수의 연결 홀(160O)을 채울 수 있다.
일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 서로 반대되는 2개의 가장자리만을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다. 다른 일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 각각을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다. 복수의 연결 포스트(180) 중 커버 절연층(160)을 관통하는 부분, 즉 커버 절연층(160)의 복수의 연결 홀(160O)을 채우는 부분은 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다.
복수의 패키지 재배선 비아(340) 및 복수의 패키지 재배선 라인 패턴(320) 중 패키지 재배선층(300)의 상면에 배치되는 패키지 재배선 비아(340)들 또는 패키지 재배선 라인 패턴(320)들 각각에는 복수의 하부 연결 범프(240) 및 복수의 연결 포스트(180) 중 어느 하나가 접하여 전기적으로 연결될 수 있다.
복수의 연결 포스트(180)의 상면 및 커버 절연층(160)의 상면은 동일 평면을 이룰 수 있다. 복수의 연결 포스트(180)의 하면, 복수의 하부 연결 범프(240)의 하면, 및 하부 몰딩층(250)의 하면은 동일 평면을 이룰 수 있다.
커버 절연층(160) 상에는 적어도 2개의 상부 반도체 칩(100A, 100B)이 배치될 수 있다. 칩 재배선층(130)은 적어도 2개의 상부 반도체 칩(100A, 100B) 각각의 하면에 부착될 수 있다. 칩 배선층(130)이 부착된 적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 커버 절연층(160)과 수직 방향으로 이격될 수 있다. 즉, 칩 배선층(130)은 커버 절연층(160)과 수직 방향으로 이격될 수 있다.
적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 수평 방향으로 서로 이격되며 하부 반도체 칩(200) 및 복수의 연결 포스트(180) 상에 배치될 수 있다. 적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 서로 반대되는 활성면과 비활성면을 가지는 상부 반도체 기판(110), 상부 반도체 기판(110)의 활성면에 형성되는 상부 반도체 소자(112), 및 복수의 상부 칩 패드(120)를 포함할 수 있다. 적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 도 1에 보인 상부 반도체 칩(100)과 대체로 유사한 바, 중복되는 설명은 생략한다.
적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 제1 높이(H1) 및 제1 수평 폭(W1a)을 가지고, 하부 반도체 칩(200)은 제2 높이(H2) 및 제2 수평 폭(W2)을 가질 수 있다. 일부 실시예에서, 제1 높이(H1)는 제2 높이(H2)보다 큰 값일 수 있다. 일부 실시예에서, 제1 높이(H1)는 약 150㎛ 내지 약 300㎛일 수 있고, 제2 높이(H2)는 제1 높이(H1)보다 작되, 약 50㎛ 내지 약 200㎛일 수 있다. 제1 수평 폭(W1a)과 제2 수평 폭(W2)은 다른 값일 수 있다. 일부 실시예에서, 제1 수평 폭(W1a)은 제2 수평 폭(W2)보다 작은 값일 수 있다.
적어도 2개의 상부 반도체 칩(100A, 100B)과 하부 반도체 칩(200)은 다른 종류의 반도체 칩일 수 있다. 예를 들면, 적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 DRAM 칩일 수 있고, 하부 반도체 칩(200)은 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩과 같은 로직 칩일 수 있다.
칩 재배선층(130)은 복수의 칩 재배선 라인 패턴(132), 복수의 칩 재배선 비아(134), 및 칩 재배선 절연층(136)을 포함할 수 있다. 일부 실시예에서, 칩 재배선 절연층(136)은 복수개가 적층될 수 있다.
복수의 칩 재배선 라인 패턴(132)은 칩 재배선 절연층(136)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 칩 재배선 비아(134)는 칩 재배선 절연층(136)을 관통하여 복수의 칩 재배선 라인 패턴(132) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 적어도 일부개는 복수의 칩 재배선 비아(134) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 칩 재배선 라인 패턴(132)과 칩 재배선 라인 패턴(132)의 상면과 접하는 칩 재배선 비아(134)는 일체를 이룰 수 있다. 칩 재배선 절연층(136)은 복수의 칩 재배선 라인 패턴(132) 및 복수의 칩 재배선 비아(134)를 감쌀 수 있다. 일부 실시예에서, 복수의 칩 재배선 비아(134)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드에는 복수의 상부 연결 범프(140)가 부착될 수 있다.
칩 재배선층(130)의 수평 폭 및 수평 면적은 적어도 2개의 상부 반도체 칩(100A, 100B) 각각의 수평 폭 및 수평 면적과 동일한 값을 가질 수 있다. 칩 재배선층(130)과 상부 반도체 칩(100)은 수직 방향으로 서로 중첩될 수 있다. 따라서 칩 재배선층(130)의 수평 폭 및 수평 면적은 패키지 재배선층(300)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다.
복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드, 및 복수의 상부 연결 범프(140)는 수직 방향으로 하부 반도체 칩(200)과 중첩되지 않을 수 있다. 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드, 및 복수의 상부 연결 범프(140)는, 평면적으로 적어도 2개의 상부 반도체 칩(100A, 100B) 각각의 4개의 가장자리 중 1개의 가장자리만을 따라서 칩 재배선층(130) 및 적어도 2개의 상부 반도체 칩(100A, 100B) 각각 내에 배치될 수 있다. 다른 일부 실시예에서, 복수의 칩 재배선 라인 패턴(132) 중 복수의 칩 하면 패드, 및 복수의 상부 연결 범프(140)는 평면적으로 적어도 2개의 상부 반도체 칩(100A, 100B) 각각의 4개의 가장자리 중 서로 연결되는 2개의 가장자리만을 따라서 칩 재배선층(130) 및 적어도 2개의 상부 반도체 칩(100A, 100B) 각각 내에 배치될 수 있다.
복수의 상부 연결 범프(140)는 복수의 연결 포스트(180)와 접하여 전기적으로 연결될 수 있다. 적어도 2개의 상부 반도체 칩(100A, 100B) 각각은 복수의 상부 칩 패드(120), 칩 재배선층(130)이 포함하는 복수의 칩 재배선 라인 패턴(132) 및 복수의 칩 재배선 비아(134), 복수의 상부 연결 범프(140), 및 복수의 연결 포스트(180)를 통하여, 패키지 재배선층(300)과 전기적으로 연결될 수 있다.
커버 절연층(160) 상에는 적어도 2개의 상부 반도체 칩(100A, 100B), 칩 재배선층(130)을 감싸는 상부 몰딩층(150)이 배치될 수 있다. 상부 몰딩층(150)은 적어도 2개의 상부 반도체 칩(100A, 100B) 각각의 측면, 칩 재배선층(130)의 상면, 및 칩 재배선층(130)의 하면을 덮을 수 있다. 상부 몰딩층(150)은, 복수의 상부 연결 범프(140)를 감싸며 칩 재배선층(130)의 하면과 커버 절연층(160)의 상면 사이를 채울 수 있다. 일부 실시예에서, 상부 몰딩층(150)은 적어도 2개의 상부 반도체 칩(100A, 100B) 각각의 상면, 즉 비활성면을 덮지 않을 수 있다.
복수의 상부 연결 범프(140)의 하면 및 상부 몰딩층(150)의 하면은 동일 평면을 이룰 수 있다. 상부 반도체 칩(100)의 상면 및 상부 몰딩층(150)의 상면은 동일 평면을 이룰 수 있다.
수직 방향으로 적어도 2개의 상부 반도체 칩(100A, 100B) 각각과 하부 반도체 칩(200)이 중첩되는 부분에는 복수의 상부 연결 범프(140)가 배치되지 않을 수 있다. 즉, 복수의 상부 연결 범프(140)는 수직 방향으로 하부 반도체 칩(200)과 중첩되지 않는 2개의 상부 반도체 칩(100A, 100B) 각각의 부분과 중첩되도록 배치될 수 있다.
수직 방향으로 2개의 상부 반도체 칩(100A, 100B) 각각과 하부 반도체 칩(200)이 중첩되는 부분에서, 커버 절연층(160)과 칩 재배선층(300) 사이에는 상부 몰딩층(150)의 부분만이 개재될 수 있다. 즉, 수직 방향으로 2개의 상부 반도체 칩(100A, 100B) 각각과 하부 반도체 칩(200)이 중첩되는 부분에는, 칩 재배선층(130), 상부 몰딩층(150), 커버 절연층(160) 및 다이 접착 필름(190)이 개재되고, 복수의 상부 연결 범프(140)는 개재되지 않을 수 있다.
상부 몰딩층(150), 커버 절연층(160), 하부 몰딩층(250), 및 패키지 재배선층(300)의 측벽은 수직 방향으로 정렬될 수 있다. 상부 몰딩층(150), 커버 절연층(160), 하부 몰딩층(250), 및 패키지 재배선층(300)의 서로 대응되는 측벽은 동일 평면을 이를 수 있다.
2개의 상부 반도체 칩(100A, 100B) 각각과 하부 반도체 칩(200)은 패키지 재배선층(300)이 포함하는 복수의 패키지 재배선 라인 패턴(320) 및 복수의 패키지 재배선 비아(340)를 통하여 서로 전기적으로 연결되거나, 복수의 패키지 연결 단자(500)와 전기적으로 연결될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 반도체 패키지의 평면 배치도들이다. 구체적으로 도 5a에 보인 반도체 패키지(2a) 및 도 5b에 보인 반도체 패키지(2b)는 도 4에 보인 반도체 패키지(2)가 포함하는 구성 요소들의 평면 배치도일 수 있으며, 도 5a 및 도 5b에 대한 내용 중 도 4와 중복되는 설명은 생략될 수 있다.
도 5a를 참조하면, 반도체 패키지(2a)는 패키지 재배선층(300) 상에 배치되는 하부 반도체 칩(200), 그리고 하부 반도체 칩(200) 상에 배치되는 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B)을 포함한다.
제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B) 각각과 하부 반도체 칩(200)은 폭 방향으로 일부분이 오프셋되며 배치될 수 있다. 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B) 각각은, 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B) 각각의 일부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되고 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B) 각각의 나머지 부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않도록, 하부 반도체 칩(200) 상에 배치될 수 있다. 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B)은 하부 반도체 칩(200)의 4개의 가장자리 중 서로 반대되는 2개의 가장자리에 걸쳐서 배치될 수 있다. 제1 상부 반도체 칩(100A)은 하부 반도체 칩(200)의 4개의 가장자리 중 1개의 가장자리와 수직 방향으로 중첩될 수 있고, 제2 상부 반도체 칩(100B)은 제1 상부 반도체 칩(100A)이 수직 방향으로 중첩되는 하부 반도체 칩(200)의 1개의 가장자리에 반대되는 다른 1개의 가장자리와 수직 방향으로 중첩될 수 있다.
일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B)과 수직 방향으로 중첩되며 서로 반대되는 2개의 가장자리만을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다.
제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B) 각각은 복수의 연결 포스트(180)를 통하여 패키지 재배선층(300)과 전기적으로 연결될 수 있다. 복수의 연결 포스트(180) 중 하부 반도체 칩(200)의 4개의 가장자리 중 1개의 가장자리를 따라서 배치되는 연결 포스트(180)들은 제1 상부 반도체 칩(100A)과 전기적으로 연결될 수 있고, 다른 1개의 가장자리를 따라서 배치되는 연결 포스트(180)들은 제2 상부 반도체 칩(100B)과 전기적으로 연결될 수 있다. 복수의 연결 포스트(180)는 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않는 제1 상부 반도체 칩(100A) 및 제2 상부 반도체 칩(100B)의 부분 아래에 배치될 수 있다.
일 방향으로 제1 상부 반도체 칩(100A)과 제2 상부 반도체 칩(100B) 각각은 제1 수평 폭(W1a)을 가지고 하부 반도체 칩(200)은 제2 수평 폭(W2)을 가질 수 있고, 일 방향에 교차하는 방향으로 제1 상부 반도체 칩(100A)과 제2 상부 반도체 칩(100B) 각각은 제3 수평 폭(W3a)을 가지고 하부 반도체 칩(200)은 제4 수평 폭(W4)을 가질 수 있다. 일부 실시예에서, 제1 수평 폭(W1a)은 제2 수평 폭(W2)보다 작은 값일 수 있고, 제3 수평 폭(W3a)은 제4 수평 폭(W4)보다 작은 값일 수 있다.
일부 실시예에서, 제1 상부 반도체 칩(100A)과 제2 상부 반도체 칩(100B) 각각은 하부 반도체 칩(200)과 수직 방향으로 약 70% 내지 약 90%의 부분은 중첩될 수 있고, 약 10% 내지 약 30%의 부분은 중첩되지 않을 수 있다.
도 3b를 참조하면, 반도체 패키지(1b)는 패키지 재배선층(300) 상에 배치되는 하부 반도체 칩(200), 그리고 하부 반도체 칩(200) 상에 배치되는 제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D)을 포함한다.
제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D) 각각과 하부 반도체 칩(200)은 폭 방향에 대한 사선 방향, 예를 대각선 방향으로 일부분이 오프셋되며 배치될 수 있다. 제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D) 각각은, 일부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되고 나머지 부분이 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않도록, 하부 반도체 칩(200) 상에 배치될 수 있다.
예를 들면, 제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D) 각각은 하부 반도체 칩(200)의 서로 다른 4개의 모서리와 수직 방향으로 중첩되도록, 하부 반도체 칩(200) 상에 서로 이격되며 배치될 수 있다.
일부 실시예에서, 복수의 연결 포스트(180)는 평면적으로 하부 반도체 칩(200)의 4개의 가장자리 중 서로 연결되는 4개의 가장자리 각각을 따라서 하부 반도체 칩(200)과 이격되며 배치될 수 있다.
제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D) 각각은 복수의 연결 포스트(180) 중 서로 다른 연결 포스트(180)들을 통하여 패키지 재배선층(300)과 전기적으로 연결될 수 있다. 복수의 연결 포스트(180)는 하부 반도체 칩(200)과 수직 방향으로 중첩되지 않는 제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D) 각각의 부분 아래에 배치될 수 있으며, 제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D)은 복수의 연결 포스트(180) 중 수직 방향으로 제1 상부 반도체 칩(100A), 제2 상부 반도체 칩(100B), 제3 상부 반도체 칩(100C), 및 제4 상부 반도체 칩(100D)의 아래에 배치되는 연결 포스트(180)들 각각을 통하여 패키지 재배선층(300)과 전기적으로 연결될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경을 할 수 있다.
1, 1a, 1b, 2, 2a, 2b : 반도체 패키지, 100 : 상부 반도체 칩, 100A : 제1 상부 반도체 칩, 100B : 제2 상부 반도체 칩, 100C : 제3 상부 반도체 칩, 100D : 제4 상부 반도체 칩, 120 : 상부 칩 패드, 130 : 칩 재배선층, 140 : 상부 연결 범프, 150 : 상부 몰딩층, 160 : 커버 절연층, 160O : 연결 홀, 180 : 연결 포스트, 200 : 하부 반도체 칩, 220 : 하부 칩 패드, 240 : 하부 연결 범프, 250 : 하부 몰딩층, 300 : 패키지 재배선층, 500 : 패키지 연결 단자

Claims (10)

  1. 패키지 재배선층;
    상기 패키지 재배선층 상에 배치되는 커버 절연층;
    상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 상기 패키지 재배선층과 전기적으로 연결되는 하부 반도체 칩;
    상기 하부 반도체 칩을 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층;
    상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트;
    상기 커버 절연층 상에서, 상기 하부 반도체 칩의 일부분, 및 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되고, 상기 복수의 연결 포스트와 전기적으로 연결되는 상부 반도체 칩; 및
    상기 상부 반도체 칩과 상기 커버 절연층 사이를 채우며 상기 상부 반도체 칩을 감싸는 상부 몰딩층;을 포함하는 반도체 패키지
  2. 제1 항에 있어서,
    상기 상부 반도체 칩은 제1 높이를 가지고, 상기 하부 반도체 칩은 상기 제1 높이보다 작은 제2 높이를 가지고,
    상기 상부 반도체 칩 및 상기 하부 반도체 칩 각각의 수평 폭 및 수평 면적은 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 상부 반도체 칩과 상기 하부 반도체 칩은 각각의 폭 방향으로 일부분이 오프셋되며 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 상부 반도체 칩과 상기 하부 반도체 칩은 각각의 대각선 방향으로 일부분이 오프셋되며 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 하부 반도체 칩은 하면에 부착되는 복수의 하부 연결 범프를 통하여 상기 패키지 재배선층과 전기적으로 연결되고,
    상기 복수의 하부 연결 범프의 하면, 상기 복수의 연결 포스트의 하면, 및 상기 하부 몰딩층의 하면은 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 상부 반도체 칩의 하면에 부착되는 칩 재배선층; 및
    상기 칩 재배선층의 하면과 상기 복수의 연결 포스트의 상면 사이에 개재되며, 상기 상부 반도체 칩과 상기 복수의 연결 포스트를 전기적으로 연결하는 복수의 상부 연결 범프;를 더 포함하고,
    상기 복수의 상부 연결 범프의 하면, 및 상기 상부 몰딩층의 하면은 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  7. 패키지 재배선층;
    상기 패키지 재배선층 상에 배치되는 커버 절연층;
    상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 하면에 부착되는 복수의 하부 연결 범프를 통하여 상기 패키지 재배선층과 전기적으로 연결되고, 상면에 부착되는 다이 접착 필름을 사이에 가지며 상기 커버 절연층의 하면에 부착되는 하부 반도체 칩;
    상기 하부 반도체 칩 및 상기 복수의 하부 연결 범프를 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층;
    상기 하부 반도체 칩에 인접하되 상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트;
    상기 커버 절연층 상에서 상기 하부 반도체 칩에 대하여 상기 수평 방향으로 일부분이 오프셋되어 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되며, 상기 하부 반도체 칩의 수평 폭 및 수평 면적과 실질적으로 동일한 수평 폭 및 수평 면적을 가지는 상부 반도체 칩;
    상기 상부 반도체 칩의 하면에 부착되는 칩 재배선층;
    상기 칩 재배선층의 하면과 상기 복수의 연결 포스트의 상면 사이에 개재되며, 상기 상부 반도체 칩과 상기 복수의 연결 포스트를 전기적으로 연결하는 복수의 상부 연결 범프; 및
    상기 상부 반도체 칩의 하면과 상기 커버 절연층의 상면 사이를 채우고, 상기 상부 반도체 칩 및 상기 복수의 상부 연결 범프를 감싸는 상부 몰딩층;을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 상부 반도체 칩은 제1 높이를 가지고, 상기 하부 반도체 칩은 상기 제1 높이보다 작은 제2 높이를 가지되, 상기 상부 반도체 칩과 상기 하부 반도체 칩은 동일한 종류의 반도체 칩인 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 복수의 하부 연결 범프의 하면, 상기 복수의 연결 포스트의 하면, 및 상기 하부 몰딩층의 하면은 동일 평면을 이루고,
    상기 복수의 연결 포스트의 상면 및 상기 커버 절연층의 상면은 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  10. 패키지 재배선층;
    상기 패키지 재배선층 상에 배치되는 커버 절연층;
    상기 패키지 재배선층과 상기 커버 절연층 사이에 배치되며, 하면에 부착되는 복수의 하부 연결 범프를 통하여 상기 패키지 재배선층과 전기적으로 연결되고, 상면에 부착되는 다이 접착 필름을 사이에 가지며 상기 커버 절연층의 하면에 부착되며 제1 높이를 가지는 하부 반도체 칩;
    상기 하부 반도체 칩 및 상기 복수의 하부 연결 범프를 감싸며, 상기 패키지 재배선층과 상기 커버 절연층 사이를 채우는 하부 몰딩층;
    상기 하부 반도체 칩에 인접하되 상기 하부 반도체 칩과 수평 방향으로 이격되며 배치되고, 상기 커버 절연층과 상기 하부 몰딩층을 관통하여 상기 패키지 재배선층과 전기적으로 연결되는 복수의 연결 포스트;
    상기 커버 절연층 상에서 상기 하부 반도체 칩에 대하여 상기 수평 방향으로 일부분이 오프셋되어 상기 복수의 연결 포스트와 수직 방향으로 중첩되도록 배치되며, 상기 하부 반도체 칩의 수평 폭 및 수평 면적과 실질적으로 동일한 수평 폭 및 수평 면적을 가지며 상기 제1 높이보다 큰 제2 높이를 가지는 상부 반도체 칩;
    상기 상부 반도체 칩의 하면에 부착되며 상기 상부 반도체 칩과 상기 수직 방향으로 서로 중첩되는 칩 재배선층;
    상기 칩 재배선층의 하면과 상기 복수의 연결 포스트의 상면 사이에 개재되며, 상기 상부 반도체 칩과 상기 복수의 연결 포스트를 전기적으로 연결하는 복수의 상부 연결 범프; 및
    상기 상부 반도체 칩의 하면과 상기 커버 절연층의 상면 사이를 채우고, 상기 상부 반도체 칩 및 상기 복수의 상부 연결 범프를 감싸며, 상기 하부 몰딩층과 이격되는 상부 몰딩층;을 포함하는 반도체 패키지.
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