KR20230015228A - 반도체 패키지 - Google Patents

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KR20230015228A
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이선호
강명성
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삼성전자주식회사
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Abstract

본 발명에 따른 반도체 패키지는, 제1 반도체 칩, 상기 제1 반도체 칩 상에 순차적으로 적층되는 복수의 제2 반도체 칩, 상기 복수의 제2 반도체 칩의 하면에 배치되는 전면 연결 패드, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 상면에 부착되는 후면 연결 패드, 상기 전면 연결 패드와 상기 후면 연결 패드 사이에 개재되는 칩 연결 단자, 및 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 상기 전면 연결 패드, 상기 후면 연결 패드, 및 상기 칩 연결 단자와 이격되며 개재되며, 상기 칩 연결 단자의 수직 높이보다 큰 수직 높이를 가지고 금속을 포함하는 지지 구조물을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 수직 적층된 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자 제품에 탑재되는 반도체 패키지는 고성능을 제공하고, 다양한 기능을 포함할 것이 요구되고 있어, 복수의 반도체 칩을 포함하는 반도체 패키지가 제안되었다.
또한 복수의 반도체 칩을 포함하는 반도체 패키지의 크기를 감소시키기 위하여, 포함하는 복수의 반도체 칩을 수직 적층하는 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 구조적 신뢰성을 가지는 수직 적층된 복수의 반도체 칩을 포함하는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지는, 제1 반도체 칩; 상기 제1 반도체 칩 상에 순차적으로 적층되는 복수의 제2 반도체 칩; 상기 복수의 제2 반도체 칩의 하면에 배치되는 전면 연결 패드; 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 상면에 부착되는 후면 연결 패드; 상기 전면 연결 패드와 상기 후면 연결 패드 사이에 개재되는 칩 연결 단자; 및 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 상기 전면 연결 패드, 상기 후면 연결 패드, 및 상기 칩 연결 단자와 이격되며 개재되며, 상기 칩 연결 단자의 수직 높이보다 큰 수직 높이를 가지고 금속을 포함하는 지지 구조물;을 포함한다.
본 발명에 따른 반도체 패키지는, 인터포저; 상기 인터포저 상에 부착되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 순차적으로 적층되는 복수의 제2 반도체 칩; 상기 복수의 제2 반도체 칩의 하면에 배치되는 전면 연결 패드; 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 상면에 부착되는 후면 연결 패드; 상기 전면 연결 패드와 상기 후면 연결 패드 사이에 개재되는 칩 연결 단자; 상기 제2 반도체 칩의 하면에 부착되는 제1 지지 포스트, 및 상기 제2 반도체 칩의 하면에 대향하는 상기 제1 반도체 칩의 상면 또는 상기 제2 반도체 칩의 하면에 대향하는 상기 제2 반도체 칩의 상면에 부착되며 상기 제1 지지 포스트의 하면과 접하는 상면을 가지는 제2 지지 포스트를 포함하되, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 개재되며, 금속을 포함하는 지지 구조물; 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 개재되어 상기 칩 연결 단자, 및 상기 지지 구조물을 감싸며, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에서 상기 지지 구조물의 두께와 실질적으로 동일한 두께를 가지는 절연성 접착층; 및 상기 제1 반도체 칩 상에서, 상기 복수의 제2 반도체 칩, 및 상기 절연성 접착층을 감싸는 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, RDL(redistribution layer interposer) 인터포저; 제1 기판, 상기 제1 기판의 적어도 일부분을 관통하는 복수의 제1 관통 전극, 상기 제1 기판의 활성면 상에 배치되며 복수의 제1 배선 패턴, 복수의 제1 배선 비아, 및 상기 복수의 제1 배선 패턴과 상기 복수의 제1 배선 비아를 감싸는 제1 배선간 절연층을 가지는 제1 배선층을 포함하며, 상기 제1 기판의 활성면이 상기 RDL 인터포저를 향하며 상기 RDL 인터포저 상에 부착되는 버퍼 칩; 제2 기판, 상기 제2 기판의 적어도 일부분을 관통하는 복수의 제2 관통 전극, 상기 제2 기판의 활성면 상에 배치되며 복수의 제2 배선 패턴, 복수의 제2 배선 비아, 및 상기 복수의 제2 배선 패턴과 상기 복수의 제2 배선 비아를 감싸는 제2 배선간 절연층을 가지는 제2 배선층을 각각 포함하며, 상기 제2 기판의 활성면이 상기 버퍼 칩을 향하며 상기 버퍼 칩 상에 순차적으로 적층되는 복수의 메모리 셀 칩; 상기 제2 배선층의 하면에 부착되는 복수의 전면 연결 패드; 상기 제1 기판의 비활성면 및 상기 제2 기판의 비활성면에 부착되는 복수의 후면 연결 패드; 상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에서, 상기 복수의 전면 연결 패드와 상기 복수의 후면 연결 패드 사이에 개재되는 복수의 칩 연결 단자; 상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에서, 상기 복수의 전면 연결 패드와 이격되며 상기 복수의 제2 배선 패턴의 일부와 접하는 제1 지지 포스트, 및 상기 복수의 후면 연결 패드와 이격되며 상기 복수의 제1 관통 전극 중 일부 및 상기 복수의 제2 관통 전극 중 일부와 접하는 제2 지지 포스트를 포함하며, 금속을 포함하는 지지 구조물; 상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에 개재되어 상기 칩 연결 단자 및 상기 지지 구조물을 감싸며, 상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에서 상기 지지 구조물의 두께와 실질적으로 동일한 두께를 가지는 절연성 접착층; 및 상기 버퍼 칩 상에서, 상기 복수의 메모리 셀 칩, 및 상기 절연성 접착층을 감싸는 몰딩층;을 포함한다.
본 발명에 따른 반도체 패키지는, 복수의 지지 구조물이 제1 반도체 칩 및 복수의 제2 반도체 칩 사이에 개재되므로, 제1 반도체 칩 및 복수의 제2 반도체 칩 사이의 간격을 대체로 균일하게 제어하면서 유지할 수 있어, 절연성 접착층 중 제1 반도체 칩 및 복수의 제2 반도체 칩 사이의 공간으로부터 외부로 돌출되는 필렛의 부피가 과도하게 커지지 않도록 할 수 있고, 제1 반도체 칩 상에 복수의 제2 반도체 칩을 적층하는 과정에서 충분한 압력을 가할 수 있어, 제1 반도체 칩 및 복수의 제2 반도체 칩 사이에, 절연성 접착층이 충전되지 않은 보이드가 발생하는 것을 방지할 수 있다.
그리고 복수의 지지 구조물에 의하여, 제1 반도체 칩 및 복수의 제2 반도체 칩에서 발생하는 열을 반도체 패키지의 외부로 원활하게 방출할 수 있다.
도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 내지 도 6e, 도 7a 및 도 7b, 그리고 도 8은 본 발명의 일실시 예들에 따른 반도체 패키지의 단면도들이다.
도 9a 내지 도 9c는 본 발명의 일실시 예들에 따른 반도체 패키지의 일부 구성 요소의 평면 배치를 보여주는 평면 레이아웃들이다.
도 10a 내지 도 10c는 본 발명의 일실시 예들에 따른 반도체 패키지의 일부 구성 요소의 평면 배치를 보여주는 평면 레이아웃들이다.
도 11a 내지 도 11p는 본 발명의 일실시 예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 내지 도 6e, 도 7a 및 도 7b, 그리고 도 8은 본 발명의 일실시 예들에 따른 반도체 패키지의 단면도들이고, 도 11a 내지 도 11p는 본 발명의 일실시 예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들로, 반도체 패키지에 포함될 제2 반도체 칩을 나타내는 단면도들이다. 도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6a 내지 도 6e, 도 7a 및 도 7b, 도 8, 그리고 도 11a 내지 도 11p에 있어서, 동일한 참조 부호는 실질적으로 동일한 부재를 나타내며, 앞선 도면에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 1a를 참조하면, 반도체 패키지(1a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
본 명세서에서, 제1 반도체 칩 및 복수의 제2 반도체 칩 사이란, 제1 반도체 칩 및 복수의 제2 반도체 칩을 포함하는 반도체 칩들 각각의 사이를 의미한다. 즉, 본 명세서에서 제1 반도체 칩 및 복수의 제2 반도체 칩 사이란, 제1 반도체 칩과 복수의 제2 반도체 칩 중 최하단의 제2 반도체 칩 사이, 및 복수의 제2 반도체 칩 중 서로 인접하는 2개의 제2 반도체 칩 사이를 의미한다.
도 1에는 반도체 패키지(1a)가 1개의 제1 반도체 칩(100)과 4개의 제2 반도체 칩(200)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 반도체 패키지(1a)는 2개 이상의 제2 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 반도체 패키지(1a)는 4의 배수 개의 제2 반도체 칩(200)을 포함할 수 있다. 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 수직 방향을 따라서 순차적으로 적층될 수 있다. 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각은 활성면이 하측, 즉 인터포저(300)를 향하면서 순차적으로 적층될 수 있다.
일부 실시 예에서, 인터포저(300)는 RDL 인터포저(redistribution layer interposer)일 수 있다. 인터포저(300)는 적어도 하나의 재배선 절연층(310), 및 복수의 재배선 패턴(320)을 포함할 수 있다. 복수의 재배선 패턴(320)은 복수의 재배선 라인 패턴(322), 및 복수의 재배선 비아(324)로 이루어질 수 있다. 일부 실시 예에서, 인터포저(300)는 적층된 복수개의 재배선 절연층(310)을 포함할 수 있다. 재배선 절연층(310)은 예를 들면, PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다. 복수의 재배선 라인 패턴(322), 및 복수의 재배선 비아(324)로 이루어지는 복수의 재배선 패턴(320)은 예를 들면, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만, 이들에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 재배선 패턴(320)은 티타늄, 티타늄 질화물, 또는 티타늄 텅스텐을 포함하는 씨드층 상에 금속 또는 금속의 합금이 적층되어 형성될 수 있다.
복수의 재배선 라인 패턴(322)은 재배선 절연층(310)의 상면 및 하면 중 적어도 일면에 배치될 수 있다. 복수의 재배선 비아(324)는 적어도 하나의 재배선 절연층(310)을 관통하여 복수의 재배선 라인 패턴(322) 중 일부와 각각 접하여 연결될 수 있다. 일부 실시 예에서, 복수의 재배선 라인 패턴(322) 중 적어도 일부개는 복수의 재배선 비아(324) 중 일부개와 함께 형성되어 일체를 이룰 수 있다. 예를 들면, 재배선 라인 패턴(322)과 재배선 라인 패턴(322)의 상면과 접하는 재배선 비아(324)는 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 재배선 비아(324)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 재배선 비아(324)는 제1 반도체 칩(100)로부터 멀어지면서 수평 폭이 넓어질 수 있다.
복수의 재배선 라인 패턴(322) 중 인터포저(300)의 상면에 배치되는 일부개는 재배선 상면 패드라 호칭할 수 있고, 인터포저(300)의 하면에 배치되는 일부개는 재배선 하면 패드라 호칭할 수 있다. 상기 재배선 상면 패드에는 제1 전면 연결 패드(112)가 연결될 수 있고, 상기 재배선 하면 패드에는 패키지 연결 단자(350)가 부착될 수 있다. 패키지 연결 단자(350)는 반도체 패키지(1a)의 외부 연결 단자의 기능을 수행할 수 있다. 패키지 연결 단자(350)는 반도체 패키지(1a)를 외부와 연결할 수 있다. 일부 실시 예에서 패키지 연결 단자(350)는 범프, 솔더볼 등일 수 있다.
다른 일부 실시 예에서, 인터포저(300)는 실리콘 인터포저일 수 있다. 인터포저(300)가 실리콘 인터포저인 경우, 인터포저(300)는 실리콘을 포함하는 베이스층 및 상기 베이스층을 관통하는 내부 관통 전극을 더 포함할 수 있고, 상기 재배선 하면 패드 대신에, 상기 베이스층의 하면에 배치되며 패키지 연결 단자(350)가 부착되는 인터포저 하면 패드를 포함할 수 있다.
제1 반도체 칩(100)은 제1 기판(102), 제1 배선층(120), 및 복수의 제1 관통 전극(130)을 포함한다. 제1 반도체 칩(100)의 하면에는 복수의 제1 전면 연결 패드(112)가 부착될 수 있고, 상면에는 복수의 제1 후면 연결 패드(114)가 부착될 수 있다. 제2 반도체 칩(200)은 제2 기판(202), 제2 배선층(220), 및 복수의 제2 관통 전극(230)을 포함한다. 제2 반도체 칩(200)의 하면에는 복수의 제2 전면 연결 패드(212)가 부착될 수 있고, 상면에는 복수의 제2 후면 연결 패드(214)가 부착될 수 있다.
본 명세서에서, 전면 및 후면은 활성면측 및 비활성면측에 위치하는 면을 의미하고, 상면 및 하면은 도면 상에서 상측 및 하측에 위치하는 면을 의미한다.
제1 기판(102) 및 제2 기판(202)은 Si (silicon)을 포함할 수 있다. 또는 제1 기판(102) 및 제2 기판(202)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(102) 및 제2 기판(202)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 제1 기판(102) 및 제2 기판(202)은 상기 활성면에 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronics devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 상기 복수의 개별 소자가 구성하는 제1 반도체 소자 및 제2 반도체 소자를 포함할 수 있다. 상기 제1 반도체 소자는 제1 기판(102)의 활성면에 배치될 수 있고, 상기 제2 반도체 소자는 제2 기판(202)의 활성면에 배치될 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(100)은 디램(dynamic random access memory, DRAM), 에스 램(static random access memory, SRAM), 플래시(flash) 메모리, 이이피롬(electrically erasable and programmable read-only memory, EEPROM), 피램(phase-change random access memory, PRAM), 엠램(magnetic random access memory, MRAM), 또는 알램(resistive random access memory, RRAM)일 수 있다.
일부 실시 예에서, 제1 반도체 칩(100)은 메모리 셀을 포함하지 않을 수 있다. 제1 반도체 칩(100)이 포함하는 상기 제1 반도체 소자는, 직렬-병렬 변환 회로(serial-parallel conversion circuit), DFT(design for test), JTAG(Joint Test Action Group), MBIST(memory builtin self-test) 같은 테스트 로직 회로, 파이(PHY) 같은 시그널 인터페이스 회로를 포함할 수 있다. 복수의 제2 반도체 칩(200)이 포함하는 제2 반도체 소자는, 메모리 셀을 포함할 수 있다. 예를 들면, 제1 반도체 칩(100)은 복수의 제2 반도체 칩(200)의 제어를 위한 버퍼 칩일 수 있다.
일부 실시 예에서, 제1 반도체 칩(100)은 HBM DRAM의 제어를 위한 버퍼 칩일 수 있고, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100)에 의하여 제어되는 HBM DRAM의 셀을 가지는 메모리 셀 칩일 수 있다. 제1 반도체 칩(100)은 버퍼 칩, 또는 마스터 칩이라 호칭할 수 있고, 제2 반도체 칩(200)은 메모리 셀 칩 또는 슬레이브 칩이라고 호칭일 수 있다. 제1 반도체 칩(100) 및 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200)을 함께 HBM DRAM 소자, 또는 HBM DRAM 칩이라 호칭할 수 있다.
제1 배선층(120)은, 제1 기판(102)의 활성면 상에 배치될 수 있다. 복수의 제1 전면 연결 패드(112)와 복수의 제1 후면 연결 패드(114) 각각은, 제1 배선층(120) 상 및 제1 기판(102)의 비활성면 상에 배치될 수 있다. 예를 들면, 제1 반도체 칩(100)의 상면에는 복수의 제1 후면 연결 패드(114)가 배치될 수 있고, 하면에는 복수의 제1 전면 연결 패드(112)가 배치될 수 있다.
제1 배선층(120)은 복수의 제1 배선 패턴(122), 복수의 제1 배선 비아(124), 및 제1 배선간 절연층(126)을 포함할 수 있다. 복수의 제1 배선 비아(124)는 복수의 제1 배선 패턴(122)의 상면 및/또는 하면과 연결될 수 있다. 일부 실시 예에서, 복수의 제1 배선 패턴(122)은 서로 다른 수직 레벨이 이격되며 배치될 수 있으며, 복수의 제1 배선 비아(124)는, 서로 다른 수직 레벨에 배치되는 제1 배선 패턴(122)들 사이를 연결할 수 있다. 복수의 제1 배선 패턴(122) 및 복수의 제1 배선 비아(124)는, 복수의 제1 관통 전극(130)과 복수의 제1 후면 연결 패드(114)를 전기적으로 연결할 수 있다. 제1 배선간 절연층(126)은, 복수의 제1 배선 패턴(122) 및 복수의 제1 배선 비아(124)를 감쌀 수 있다.
복수의 제1 관통 전극(130)은, 제1 기판(102)의 적어도 일부분을 수직으로 관통하여 복수의 제1 전면 연결 패드(112)와 복수의 제1 후면 연결 패드(114)를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제1 전면 연결 패드(112)와 복수의 제1 후면 연결 패드(114)는, 복수의 제1 관통 전극(130), 제1 배선 패턴(122), 및 제1 배선 비아(124)를 통하여 전기적으로 연결될 수 있다.
제2 배선층(220)은, 제2 기판(202)의 활성면 상에 배치될 수 있다. 복수의 제2 전면 연결 패드(212)와 복수의 제2 후면 연결 패드(214) 각각은, 제2 배선층(220) 상 및 제2 기판(202)의 비활성면 상에 배치될 수 있다.
제2 배선층(220)은 복수의 제2 배선 패턴(222), 복수의 제2 배선 비아(224), 및 제2 배선간 절연층(226)을 포함할 수 있다. 복수의 제2 배선 비아(224)는 복수의 제2 배선 패턴(222)의 상면 및/또는 하면과 연결될 수 있다. 일부 실시 예에서, 복수의 제2 배선 패턴(222)은 서로 다른 수직 레벨이 이격되며 배치될 수 있으며, 복수의 제2 배선 비아(224)는, 서로 다른 수직 레벨에 배치되는 제2 배선 패턴(222)들 사이를 연결할 수 있다. 복수의 제2 배선 패턴(222) 및 복수의 제2 배선 비아(224)는, 복수의 제2 관통 전극(230)과 복수의 제2 후면 연결 패드(214)를 전기적으로 연결할 수 있다. 제2 배선간 절연층(226)은, 복수의 제2 배선 패턴(222) 및 복수의 제1 배선 비아(224)를 감쌀 수 있다.
복수의 제2 관통 전극(230)은, 제2 기판(202)의 적어도 일부분을 수직으로 관통하여 복수의 제2 전면 연결 패드(212)와 복수의 제1 후면 연결 패드(214)를 전기적으로 연결할 수 있다. 예를 들면, 복수의 제2 전면 연결 패드(212)와 복수의 제2 후면 연결 패드(214)는, 복수의 제2 관통 전극(230), 제2 배선 패턴(222), 및 제2 배선 비아(224)를 통하여 전기적으로 연결될 수 있다.
복수의 제1 배선 패턴(122), 복수의 제1 배선 비아(124), 복수의 제2 배선 패턴(222), 및 복수의 제2 배선 비아(224)는, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo), 코발트(Co), 니켈(Ni) 등과 같은 금속, 이들의 합금, 또는 이들 금속의 질화물을 포함할 수 있다. 제1 배선간 절연층(126) 및 제1 배선간 절연층(126)은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer)으로 이루어질 수 있다.
복수의 제1 관통 전극(130) 및 복수의 제2 관통 전극(230) 각각은, 도전성 플러그와, 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 Cu 또는 W를 포함할 수 있다. 예를 들면 상기 도전성 플러그는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 도전성 플러그는 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 도전성 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다.
복수의 제2 전면 연결 패드(212) 상에는 복수의 칩 연결 단자(250)가 부착될 수 있다. 복수의 칩 연결 단자(250) 각각은, 서로 대향하는 제1 후면 연결 패드(114)와 제2 전면 연결 패드(212)의 사이, 또는 서로 대향하는 제2 후면 연결 패드(114)와 제2 전면 연결 패드(212) 사이에 개재될 수 있다. 구체적으로 복수의 칩 연결 단자(250)는, 복수의 제1 후면 연결 패드(114)와 복수의 제2 반도체 칩(200) 중 최하단의 제2 반도체 칩(200)에 부착된 복수의 제2 전면 연결 패드(212) 사이, 및 복수의 제2 반도체 칩(200) 중 나머지 제2 반도체 칩(200)에 부착된 복수의 제2 전면 연결 패드(212)와 그 하측의 다른 제2 반도체 칩(200)에 부착된 복수의 제2 후면 연결 패드(214) 사이에 개재되어, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)을 전기적으로 연결할 수 있다.
칩 연결 단자(250)가 부착되는 제2 전면 연결 패드(212)는 전면 연결 패드라 호칭할 수 있고, 칩 연결 단자(250)가 부착되는 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214)는 후면 연결 패드라 호칭할 수 있고, 제1 전면 연결 패드(112)는 인터포저 연결 패드라 호칭할 수 있다.
일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(200)로부터 가장 멀리 배치되는 최상단의 제2 반도체 칩(200T)은 제2 후면 연결 패드(214)와 제2 관통 전극(220)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 반도체 칩(200) 중, 제1 반도체 칩(100)로부터 가장 멀리 배치되는 최상단의 제2 반도체 칩(200T)의 두께는, 나머지 제2 반도체 칩(200)의 두께보다 큰 값을 가질 수 있다.
절연성 접착층(260)은, 복수의 제2 반도체 칩(200) 중 최상단의 제2 반도체 칩(200T)을 제외한 나머지 제2 기판(202)의 비활성면 및 제1 기판(102)의 비활성면에 부착되어, 복수의 제2 반도체 칩(200) 각각을 하부 구조물, 예를 들면 제1 반도체 칩(100) 또는 복수의 제2 반도체 칩(200) 중 하측에 위치하는 다른 제2 반도체 칩(200) 상에 부착시킬 수 있다. 절연성 접착층(260)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(260)은, 칩 연결 단자(250)를 감싸며 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 각각의 사이를 채울 수 있다.
제1 반도체 칩(100)의 수평 폭 및 넓이는 복수의 제2 반도체 칩(200) 각각의 수평 폭 및 넓이보다 큰 값을 가질 수 있다. 복수의 제2 반도체 칩(200) 각각의 가장자리는, 제1 반도체 칩(100)의 가장자리와 수직 방향으로 정렬되지 않을 수 있다. 예를 들면, 복수의 제2 반도체 칩(200)은 제1 반도체 칩(100)과 수직 방향으로 모두 중첩될 수 있다.
반도체 패키지(1a)는 제1 반도체 칩(100) 상에서, 복수의 제2 반도체 칩(200) 및 절연성 접착층(260)을 감싸는 몰딩층(290)을 더 포함할 수 있다. 몰딩층(290)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다. 일부 실시 예에서, 몰딩층(290)은 복수의 제2 반도체 칩(200)의 측면, 절연성 접착층(260)의 측면, 및 복수의 제2 반도체 칩(200) 중 최상단의 제2 반도체 칩(200T)의 상면을 함께 덮을 수 있다. 일부 실시 예에서, 몰딩층(290)은 복수의 제2 반도체 칩(200)의 측면, 및 절연성 접착층(260)의 측면을 덮되, 복수의 제2 반도체 칩(200) 중 최상단의 제2 반도체 칩(200T)의 상면을 덮지 않을 수 있다. 예를 들면, 몰딩층(290)의 상면과 최상단의 제2 반도체 칩(200T)의 상면, 즉 비활성면은 동일 평면을 이룰 수 있다.
일부 실시 예에서, 인터포저(300)의 수평 폭 및 넓이, 제1 반도체 칩(100)의 수평 폭 및 넓이, 그리고 몰딩층(290)의 수평 폭 및 넓이는 동일한 값을 가질 수 있다. 예를 들면, 인터포저(300), 제1 반도체 칩(100), 및 몰딩층(290)의 가장자리는 수직 방향으로 서로 정렬될 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)은 절연성 접착층(260)을 사이에 가지며 수직 방향으로 이격될 수 있다. 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)은 수직 이격 간격(GP)을 가지며 이격될 수 있다. 수직 이격 간격(GP)은 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에서 절연성 접착층(260)의 두께와 같은 값을 가질 수 있다. 예를 들면, 수직 이격 간격(GP)은 약 6㎛ 내지 약 20㎛일 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTS)이 개재될 수 있다. 복수의 지지 구조물(PTS)은 금속으로 이루어질 수 있다. 예를 들면, 복수의 지지 구조물(PTS)은 구리(Cu), 구리 합금(copper alloys), 니켈, 스테인리스 스틸 또는 베릴륨구리(beryllium copper) 등으로 이루어질 수 있다. 복수의 지지 구조물(PTS)은, 복수의 칩 연결 단자(250)가 부착되는 복수의 제1 후면 연결 패드(114), 복수의 제2 전면 연결 패드(212), 및 복수의 제2 후면 연결 패드(214)와 수평 방향으로 이격되도록 배치될 수 있다.
복수의 지지 구조물(PTS) 각각은, 제2 반도체 칩(200)의 하면에 부착되는 제1 지지 포스트(PT1)와 제1 지지 포스트(PT1)가 부착되는 제2 반도체 칩(200)의 하면에 대향하는 제1 반도체 칩(100)의 상면 또는 다른 제2 반도체 칩(200)의 상면에 부착되는 제2 지지 포스트(PT2)를 포함할 수 있다. 예를 들면, 복수의 지지 구조물(PTS) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1)와 접하는 제2 지지 포스트(PT2)로 이루어질 수 있다.
도 1a 및 도 11a를 함께 참조하면, 제1 반도체 칩(100) 상에 복수의 제2 반도체 칩(200)을 적층하기 전에, 제2 반도체 칩(200)의 제2 배선층(220) 상에는 복수의 제1 지지 포스트(PT1) 및 복수의 제2 전면 연결 패드(212)가 형성되고, 제2 기판(202)의 비활성면 상에는 복수의 제2 지지 포스트(PT2) 및 복수의 제2 후면 연결 패드(214)가 형성될 수 있다. 또한 복수의 제2 지지 포스트(PT2) 및 복수의 제2 후면 연결 패드(214)가 제2 기판(202)의 비활성면 상에 형성된 것과 유사하게, 제1 기판(102)의 비활성면에도 복수의 제2 지지 포스트(PT2) 및 복수의 제1 후면 연결 패드(114)가 형성될 수 있다. 제1 반도체 칩(100)의 제1 배선층(120) 상에는 복수의 제1 전면 연결 패드(112)가 형성될 수 있고, 제1 지지 포스트(PT1)는 형성되지 않을 수 있다. 복수의 제2 전면 연결 패드(212) 상에는 복수의 칩 연결 단자(250)가 부착될 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제1 전면 연결 패드(112), 제1 후면 연결 패드(114), 제2 전면 연결 패드(212), 및 제2 후면 연결 패드(214) 각각은 전해 도금 또는 무전해 도금과 같은 도금 공정에 의하여 형성될 수 있다. 예를 들면, 제1 전면 연결 패드(112), 제1 후면 연결 패드(114), 제2 전면 연결 패드(212), 및 제2 후면 연결 패드(214) 각각은 구리를 포함할 수 있다.
제1 지지 포스트(PT1) 및 제2 지지 포스트(PT2) 각각은, 전해 도금 또는 무전해 도금과 같은 도금 공정에 의하여 형성될 수 있다. 예를 들면, 제1 지지 포스트(PT1) 및 제2 지지 포스트(PT2) 각각은 구리를 포함할 수 있다. 일부 실시 예에서, 제1 지지 포스트(PT1) 및 제2 지지 포스트(PT2) 각각은, 원 기둥 형상, 또는 사각 기둥 형상, 또는 평면 형상이 다각형인 다각형 기둥 형상을 가지거나, 수평 형상이 바(bar) 모양인 벽 형상을 가질 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 제1 지지 포스트(PT1)와 제2 전면 연결 패드(212) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2)와 제1 후면 연결 패드(114) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2)와 제2 후면 연결 패드(214) 각각은 별도의 도금 공정에 의하여 형성될 수 있다.
제1 지지 포스트(PT1) 및 제2 지지 포스트(PT2)를 형성한 후, 제2 반도체 칩(200)의 하면에 절연성 접착층(260)을 부착한다. 절연성 접착층(260)은, 제2 반도체 칩(200)의 제2 배선층(220), 복수의 제2 전면 연결 패드(212), 복수의 칩 연결 단자(250), 및 복수의 제1 지지 포스트(PT1)를 덮을 수 있다.
제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)가 접하도록 제1 반도체 칩(100) 상에 절연성 접착층(260)이 부착된 복수의 제2 반도체 칩(200)을 순차적으로 적층하여 반도체 패키지(1a)를 형성할 수 있다. 각각 제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)로 이루어지는 복수의 지지 구조물(PTS)은 절연성 접착층(260)을 관통할 수 있다. 복수의 칩 연결 단자(250)는, 절연성 접착층(260)을 관통하여 복수의 제1 후면 연결 패드(114) 또는 복수의 제2 후면 연결 패드(214) 사이에 개재될 수 있다. 복수의 지지 구조물(PTS) 및 복수의 칩 연결 단자(250)가 절연성 접착층(260)을 관통함에 따라, 절연성 접착층(260)은 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이의 공간으로부터 일부분이 외부로 볼록하게 돌출되는 필렛을 가지게 될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1)는 제3 두께(T3)를 가질 수 있고, 제2 지지 포스트(PT2)는 제4 두께(T4)를 가질 수 있다. 지지 구조물(PTS)의 수직 높이는 제3 두께(T3)와 제4 두께(T4)의 합일 수 있다. 일부 실시 예에서, 제1 전면 연결 패드(112)도 제1 두께(T1)를 가질 수 있다.
일부 실시 예에서, 제1 두께(T1)와 제2 두께(T2)는 대체로 동일한 값을 가질 수 있다. 일부 실시 예에서, 제3 두께(T3)는 제1 두께(T1)보다 큰 값을 가지고, 제4 두께(T4)는 제2 두께(T2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제3 두께(T3)와 제4 두께(T4)는 대체로 동일한 값을 가질 수 있다. 일부 실시 예에서, 제3 두께(T3) 및 제4 두께(T4) 각각은 수직 이격 간격(GP)의 1/2의 값을 가질 수 있다. 즉, 제3 두께(T3)와 제4 두께(T4)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제1 두께(T1)와 제2 두께(T2)는 약 1㎛ 내지 약 5㎛의 값을 가질 수 있다. 예를 들면, 제3 두께(T3)와 제4 두께(T4)는 약 3㎛ 내지 약 10㎛의 값을 가질 수 있다.
복수의 칩 연결 단자(250) 각각의 수직 높이는 단자 높이(HS)일 수 있다. 단자 높이(HS)는 수직 이격 간격(GP)보다 작은 값을 가질 수 있다. 예를 들면, 단자 높이(HS)는 지지 구조물(PTS)의 높이인 제3 두께(T3)와 제4 두께(T4)의 합보다 작은 값을 가질 수 있다. 제1 두께(T1), 제2 두께(T2), 및 단자 높이(HS)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)는 대체로 동일한 수평 폭을 가질 수 있다. 제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)는, 제1 수평 폭(W1)을 가질 수 있다. 일부 실시 예에서, 제2 전면 연결 패드(212), 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214)는 대체로 동일한 수평 폭을 가질 수 있다. 예를 들면, 제2 전면 연결 패드(212), 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 수평 폭(W2)을 가질 수 있다. 일부 실시 예에서, 제1 전면 연결 패드(112)도 제2 수평 폭(W2)을 가질 수 있다. 제1 수평 폭(W1)은 제2 수평 폭(W2)보다 큰 값을 가질 수 있다. 제2 수평 폭(W2)은 약 20㎛ 내지 약 60㎛일 수 있고, 제1 수평 폭(W1)은 제2 수평 폭(W2)보다 크며, 20㎛보다 크거나 약 500㎛ 이하일 수 있다. 일부 실시 예에서, 제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)가 수평 형상이 바(bar) 모양인 벽 형상을 가지는 경우, 제1 수평 폭(W1)은 바 모양의 단축 방향의 수평 폭일 수 있다.
반도체 패키지(1a)가 포함하는 복수의 제1 배선 패턴(122), 복수의 제1 배선 비아(124), 복수의 제1 관통 전극(130), 복수의 제2 배선 패턴(222), 복수의 제2 배선 비아(224), 및 복수의 제2 관통 전극(230) 각각의 일부개는 제1 지지 포스트(PT1) 및 제2 포스트(PT2)에 대응할 수 있다.
본 발명에 따른 반도체 패키지(1a) 및 그 제조 방법은, 제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)로 각각 이루어지는 복수의 지지 구조물(PTS)이 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되므로, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이의 간격을 대체로 균일하게 제어할 수 있다. 따라서 절연성 접착층(260) 중 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이의 공간으로부터 외부로 돌출되는 필렛의 부피가 과도하게 커지지 않도록 할 수 있다.
또한 본 발명에 따른 반도체 패키지(1a) 및 그 제조 방법은, 제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)에 의하여 평면적으로도 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이의 간격이 유지되므로, 제1 반도체 칩(100) 상에 복수의 제2 반도체 칩(200)을 적층하는 과정에서 충분한 압력을 가할 수 있어, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에, 절연성 접착층(260)에 의하여 충전되지 않는 부분이 발생하는 것을 방지하여, 반도체 패키지(1a)가 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 보이드(void)를 가지지 않을 수 있어, 반도체 패키지(1a)의 신뢰성이 향상될 수 있다.
그리고 복수의 지지 구조물(PTS)이, 제1 반도체 칩(100)과 복수의 제2 반도체 칩(200)의 사이에 배치되어, 제1 반도체 칩(100)과 복수의 제2 반도체 칩(200) 중 인접하는 2개 사이를 연결하므로, 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200)에서 발생하는 열을 반도체 패키지(1a)의 외부로 원활하게 방출할 수 있다.
도 1b 및 도 11b를 함께 참조하면, 반도체 패키지(1b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200a), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100)은 제1 기판(102), 제1 배선층(120), 및 복수의 제1 관통 전극(123)을 포함한다. 제1 반도체 칩(100)의 하면에는 복수의 제1 전면 연결 패드(112)가 부착될 수 있고, 상면에는 복수의 제1 후면 연결 패드(114)가 부착될 수 있다. 제2 반도체 칩(200a)은 제2 기판(202), 제2 배선층(220a), 및 복수의 제2 관통 전극(230)을 포함한다. 제2 반도체 칩(200a)의 하면에는 복수의 제2 전면 연결 패드(212)가 부착될 수 있고, 상면에는 복수의 제2 후면 연결 패드(214)가 부착될 수 있다.
제2 배선층(220a)은 제2 기판(202)의 활성면 상에는 배치될 수 있다. 복수의 제2 전면 연결 패드(212)와 복수의 제2 후면 연결 패드(214) 각각은, 제2 배선층(220a) 상 및 제2 기판(202)의 비활성면 상에 배치될 수 있다. 제2 배선층(220a)은 복수의 제2 배선 패턴(222), 복수의 제2 배선 비아(224), 및 제2 배선간 절연층(226)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에는 복수의 지지 구조물(PTS)이 개재될 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1)는 제2 배선층(220a)의 제2 배선 패턴(222)과 접하지 않고, 제2 배선간 절연층(226)에 접할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하지 않고, 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접할 수 있다.
즉, 도 1a에 보인 반도체 패키지(1a)와 달리, 도 1b에 보인 반도체 패키지(1b)는, 제1 지지 포스트(PT1) 및 제2 포스트(PT2)에 대응하는 제1 배선 패턴(122), 제1 배선 비아(124), 제1 관통 전극(130), 제2 배선 패턴(222), 제2 배선 비아(224), 및 제2 관통 전극(230)을 포함하지 않을 수 있다.
도 2a 및 도 11c를 함께 참조하면, 반도체 패키지(2a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSa)이 개재될 수 있다. 복수의 지지 구조물(PTSa) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1a), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1a)와 접하는 제2 지지 포스트(PT2a)로 이루어질 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1a)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2a)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1a)는 제3 두께(T3a)를 가질 수 있고, 제2 지지 포스트(PT2a)는 제4 두께(T4a)를 가질 수 있다.
일부 실시 예에서, 제1 두께(T1)와 제3 두께(T3a)는 대체로 동일한 값을 가질 수 있다. 제4 두께(T4a)는 제3 두께(T3a)보다 큰 값을 가질 수 있다. 제3 두께(T3a)와 제4 두께(T4a)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제3 두께(T3a)는 약 1㎛ 내지 약 5㎛의 값을 가질 수 있고, 제4 두께(T4a)는 제3 두께(T3a)보다 크되, 약 5㎛ 내지 약 19㎛의 값을 가질 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 복수의 제1 지지 포스트(PT1a)와 복수의 제2 전면 연결 패드(212)는 도금 공정에 의하여 함께 형성될 수 있다. 일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2a)와 제1 후면 연결 패드(114) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2a)와 제2 후면 연결 패드(214) 각각은 별도의 도금 공정에 의하여 형성될 수 있다.
도 2b 및 도 11d를 함께 참조하면, 반도체 패키지(2b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200a), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에는 복수의 지지 구조물(PTSa)이 개재될 수 있다. 복수의 지지 구조물(PTSa) 각각은, 제2 배선층(220a) 상에 부착되는 제1 지지 포스트(PT1a), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1a)와 접하는 제2 지지 포스트(PT2a)로 이루어질 수 있다.
도 3a 및 도 11e를 함께 참조하면, 반도체 패키지(3a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSb)이 개재될 수 있다. 복수의 지지 구조물(PTSb) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1b), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1b)와 접하는 제2 지지 포스트(PT2b)로 이루어질 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1b)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2b)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1b)는 제3 두께(T3b)를 가질 수 있고, 제2 지지 포스트(PT2b)는 제4 두께(T4a)를 가질 수 있다.
일부 실시 예에서, 제2 두께(T2)와 제4 두께(T4b)는 대체로 동일한 값을 가질 수 있다. 제3 두께(T3b)는 제4 두께(T4b)보다 큰 값을 가질 수 있다. 제3 두께(T3b)와 제4 두께(T4b)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제3 두께(T3a)는 약 5㎛ 내지 약 19㎛의 값을 가질 수 있고, 제4 두께(T4a)는 제3 두께(T3a)보다 작되, 약 1㎛ 내지 약 5㎛의 값을 가질 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 복수의 제1 지지 포스트(PT1b)와 복수의 제2 전면 연결 패드(212) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2b)와 제1 후면 연결 패드(114)는 도금 공정에 의하여 함께 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2b)와 제2 후면 연결 패드(214)는 도금 공정에 의하여 함께 형성될 수 있다.
도 3b 및 도 11f를 함께 참조하면, 반도체 패키지(3b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200a), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에는 복수의 지지 구조물(PTSb)이 개재될 수 있다. 복수의 지지 구조물(PTSb) 각각은, 제2 배선층(220a) 상에 부착되는 제1 지지 포스트(PT1b), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1b)와 접하는 제2 지지 포스트(PT2b)로 이루어질 수 있다.
도 4a 및 도 11g를 함께 참조하면, 반도체 패키지(4a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSc)이 개재될 수 있다. 복수의 지지 구조물(PTSc) 각각은, 제1 지지 포스트(PT1c)로만 이루어질 수 있다. 예를 들면, 제1 지지 포스트(PT1c)의 상면은 제2 배선층(220)과 접하고, 하면은 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접할 수 있다. 예를 들면, 제1 지지 포스트(PT1c)의 상면은 제2 배선 패턴(222)과 접하고, 하면은 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1b)는 제3 두께(T3c)를 가질 수 있다.
일부 실시 예에서, 제3 두께(T3c)는 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제3 두께(T3c)는 약 6㎛ 내지 약 20㎛일 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 복수의 제1 지지 포스트(PT1c)와 복수의 제2 전면 연결 패드(212) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다.
도 4b 및 도 11h를 함께 참조하면, 반도체 패키지(4b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200a), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에는 복수의 지지 구조물(PTSc)이 개재될 수 있다. 복수의 지지 구조물(PTSb) 각각은, 제2 배선층(220a)과 접하는 상면과, 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접하는 하면을 가지는 제1 지지 포스트(PT1c)로만 이루어질 수 있다.
도 5a 및 도 11i를 함께 참조하면, 반도체 패키지(5a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSd)이 개재될 수 있다. 복수의 지지 구조물(PTSd) 각각은 제2 지지 포스트(PT1d)로만 이루어질 수 있다. 예를 들면, 제2 지지 포스트(PT1d)의 상면은 제2 배선층(220)과 접하고, 하면은 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접할 수 있다. 예를 들면, 제1 지지 포스트(PT1d)의 상면은 제2 배선 패턴(222)과 접하고, 하면은 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제2 지지 포스트(PT2c)는 제4 두께(T4d)를 가질 수 있다.
일부 실시 예에서, 제4 두께(T4d)는 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제4 두께(T4d)는 약 6㎛ 내지 약 20㎛일 수 있다.
일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2d)와 제1 후면 연결 패드(114) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2d)와 제2 후면 연결 패드(214) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다.
도 5b 및 도 11j를 함께 참조하면, 반도체 패키지(5b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200a), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200a) 사이에는 복수의 지지 구조물(PTSd)이 개재될 수 있다. 복수의 지지 구조물(PTSd) 각각은, 제2 배선층(220a)과 접하는 상면과, 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접하는 하면을 가지는 제2 지지 포스트(PT1d)로만 이루어질 수 있다.
도 6a 및 도 11k를 함께 참조하면, 반도체 패키지(6a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSe)이 개재될 수 있다. 복수의 지지 구조물(PTSe) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1e), 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되는 제2 지지 포스트(PT2e), 및 제1 지지 포스트(PT1e)와 제2 지지 포스트(PT2e) 사이에 개재되는 완충층(OCL)으로 이루어질 수 있다. 완충층(OCL)의 상면은 제1 지지 포스트(PT1e)의 하면과 접할 수 있고, 하면은 제2 지지 포스트(PT2e)의 상면과 접할 수 있다. 일부 실시 예에서, 완충층(OCL)은 유기물로 이루어질 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1e)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2e)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1e)는 제3 두께(T3e)를 가질 수 있고, 제2 지지 포스트(PT2e)는 제4 두께(T4e)를 가질 수 있고, 완충층(OCL)은 제5 두께(T5)를 가질 수 있다.
일부 실시 예에서, 제3 두께(T3e)는 제1 두께(T1)보다 큰 값을 가지고, 제4 두께(T4e)는 제2 두께(T2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제3 두께(T3e)와 제4 두께(T4e)는 대체로 동일한 값을 가질 수 있다. 일부 실시 예에서, 제3 두께(T3e) 및 제4 두께(T4e) 각각은 수직 이격 간격(GP)의 1/2보다 작은 값을 가질 수 있다. 제3 두께(T3e), 제4 두께(T4e), 및 제5 두께(T5)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제3 두께(T3e)와 제4 두께(T4e)는 약 1.8㎛ 내지 약 9.8㎛의 값을 가질 수 있다. 제5 두께(T5)는 약 0.4㎛ 내지 약 5㎛의 값을 가질 수 있다.
복수의 칩 연결 단자(250) 각각은 단자 높이(HS)를 가질 수 있다. 단자 높이(HS)는 제5 두께(T5)보다 큰 값을 가질 수 있다. 단자 높이(HS)는 약 4㎛ 내지 약 두께(T1)와 제2 두께(T2)는 약 1㎛ 내지 약 15㎛일 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 제1 지지 포스트(PT1e)와 제2 전면 연결 패드(212) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2e)와 제1 후면 연결 패드(114) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2e)와 제2 후면 연결 패드(214) 각각은 별도의 도금 공정에 의하여 형성될 수 있다.
일부 실시 예에서, 완충층(OCL)을 제2 지지 포스트(PT2e) 상에 형성된 후, 제1 지지 포스트(PT1e)와 제2 지지 포스트(PT2e) 사이에 완충층(OCL)이 개재되도록 제1 반도체 칩(100) 상에 절연성 접착층(260)이 부착된 복수의 제2 반도체 칩(200)을 순차적으로 적층하여 반도체 패키지(6a)를 형성할 수 있다.
도 6b 및 도 11l을 함께 참조하면, 반도체 패키지(6b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSf)이 개재될 수 있다. 복수의 지지 구조물(PTSf) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1a), 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되는 제2 지지 포스트(PT2f), 및 제1 지지 포스트(PT1a)와 제2 지지 포스트(PT2f) 사이에 개재되는 완충층(OCL)으로 이루어질 수 있다. 완충층(OCL)의 상면은 제1 지지 포스트(PT1a)의 하면과 접할 수 있고, 하면은 제2 지지 포스트(PT2f)의 상면과 접할 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1a)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2f)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1a)는 제3 두께(T3a)를 가질 수 있고, 제2 지지 포스트(PT2f)는 제4 두께(T4f)를 가질 수 있고, 완충층(OCL)은 제5 두께(T5)를 가질 수 있다.
일부 실시 예에서, 제1 두께(T1)와 제3 두께(T3a)는 대체로 동일한 값을 가질 수 있다. 제4 두께(T4f)는 제2 두께(T2) 및 제3 두께(T3a) 각각보다 큰 값을 가질 수 있다. 제3 두께(T3a), 제4 두께(T4f), 및 제5 두께(T5)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제3 두께(T3a)는 약 1㎛ 내지 약 5㎛일 수 있고, 제4 두께(T4f)는 제3 두께(T3a)보다 크되, 약 4.6㎛ 내지 약 19.6㎛의 값을 가질 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 복수의 제1 지지 포스트(PT1a)와 복수의 제2 전면 연결 패드(212)는 도금 공정에 의하여 함께 형성될 수 있다. 일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2f)와 제1 후면 연결 패드(114) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2f)와 제2 후면 연결 패드(214) 각각은 별도의 도금 공정에 의하여 형성될 수 있다.
일부 실시 예에서, 완충층(OCL)을 제2 지지 포스트(PT2f) 상에 형성된 후, 제1 지지 포스트(PT1a)와 제2 지지 포스트(PT2f) 사이에 완충층(OCL)이 개재되도록 제1 반도체 칩(100) 상에 절연성 접착층(260)이 부착된 복수의 제2 반도체 칩(200)을 순차적으로 적층하여 반도체 패키지(6b)를 형성할 수 있다.
도 6c 및 도 11m을 함께 참조하면, 반도체 패키지(6c)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSg)이 개재될 수 있다. 복수의 지지 구조물(PTSf) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1g), 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되는 제2 지지 포스트(PT2b), 및 제1 지지 포스트(PT1g)와 제2 지지 포스트(PT2b) 사이에 개재되는 완충층(OCL)으로 이루어질 수 있다. 완충층(OCL)의 상면은 제1 지지 포스트(PT1g)의 하면과 접할 수 있고, 하면은 제2 지지 포스트(PT2b)의 상면과 접할 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1g)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2b)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 전면 연결 패드(212)는 제1 두께(T1)를 가질 수 있고, 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 두께(T2)를 가질 수 있다. 제1 지지 포스트(PT1a)는 제3 두께(T3g)를 가질 수 있고, 제2 지지 포스트(PT2f)는 제4 두께(T4b)를 가질 수 있고, 완충층(OCL)은 제5 두께(T5)를 가질 수 있다.
일부 실시 예에서, 제2 두께(T2)와 제4 두께(T4b)는 대체로 동일한 값을 가질 수 있다. 제3 두께(T3g)는 제2 두께(T2) 및 제3 두께(T3g) 각각보다 큰 값을 가질 수 있다. 제3 두께(T3g), 제4 두께(T4b), 및 제5 두께(T5)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제4 두께(T4b)는 약 1㎛ 내지 약 5㎛일 수 있고, 제3 두께(T3g)는 제4 두께(T4b)보다 크되, 약 3.6㎛ 내지 약 18.6㎛의 값을 가질 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 복수의 제1 지지 포스트(PT1g)와 복수의 제2 전면 연결 패드(212)는 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2b)와 제1 후면 연결 패드(114) 각각은, 도금 공정에 의하여 함께 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2b)와 제2 후면 연결 패드(214) 각각은 도금 공정에 의하여 함께 형성될 수 있다.
일부 실시 예에서, 완충층(OCL)을 제2 지지 포스트(PT2b) 상에 형성된 후, 제1 지지 포스트(PT1g)와 제2 지지 포스트(PT2b) 사이에 완충층(OCL)이 개재되도록 제1 반도체 칩(100) 상에 절연성 접착층(260)이 부착된 복수의 제2 반도체 칩(200)을 순차적으로 적층하여 반도체 패키지(6c)를 형성할 수 있다.
도 6d 및 도 11n을 함께 참조하면, 반도체 패키지(6d)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSh)이 개재될 수 있다. 복수의 지지 구조물(PTSf) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1h) 및 , 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되는 완충층(OCL)으로 이루어질 수 있다. 완충층(OCL)의 상면은 제1 지지 포스트(PT1h)의 하면과 접할 수 있고, 하면은 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접할 수 있다.
일부 실시 예에서, 제1 지지 포스트(PT1h)는 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 완충층(OCL)은 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제1 지지 포스트(PT1h)는 제3 두께(T3h)를 가질 수 있고, 완충층(OCL)은 제5 두께(T5)를 가질 수 있다. 제3 두께(T3h)는 제1 두께(T1)보다 큰 값일 수 있다. 일부 실시 예에서, 제3 두께(T3h)와 제5 두께(T5)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제3 두께(T3h)는 약 5.6㎛ 내지 약 19.6㎛일 수 있다.
일부 실시 예에서, 제2 반도체 칩(200)의 제2 배선층(210) 상에 형성되는 복수의 제1 지지 포스트(PT1h)와 복수의 제2 전면 연결 패드(212) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다.
일부 실시 예에서, 완충층(OCL)을 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면 상에 형성된 후, 제1 지지 포스트(PT1h)가 완충층(OCL)과 접하도록 제1 반도체 칩(100) 상에 절연성 접착층(260)이 부착된 복수의 제2 반도체 칩(200)을 순차적으로 적층하여 반도체 패키지(6d)를 형성할 수 있다.
도 6e 및 도 11o를 함께 참조하면, 반도체 패키지(6e)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSi)이 개재될 수 있다. 복수의 지지 구조물(PTSi) 각각은, 제2 배선층(220) 상에 완충층(OCL) 및 , 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되는 제2 지지 포스트(PT2i)로 이루어질 수 있다. 완충층(OCL)의 상면은 제2 배선층(220)과 접할 수 있고, 하면은 제2 지지 포스트(PT2i)의 상면과 접할 수 있다.
일부 실시 예에서, 완충층(OCL)은 제2 배선 패턴(222)과 접하도록 형성할 수 있다. 일부 실시 예에서, 제2 지지 포스트(PT2i)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하도록 형성될 수 있다.
제2 지지 포스트(PT2i)는 제4 두께(T4i)를 가질 수 있고, 완충층(OCL)은 제5 두께(T5)를 가질 수 있다. 제4 두께(T4i)는 제2 두께(T2)보다 큰 값일 수 있다. 일부 실시 예에서, 제4 두께(T4i)와 제5 두께(T5)의 합은 수직 이격 간격(GP)과 같은 값일 수 있다. 예를 들면, 제4 두께(T4i)는 약 5.6㎛ 내지 약 19.6㎛일 수 있다.
일부 실시 예에서, 제1 기판(102)의 비활성면 상에 형성되는 제2 지지 포스트(PT2i)와 제1 후면 연결 패드(114) 각각은, 별도의 도금 공정에 의하여 형성될 수 있다. 일부 실시 예에서, 제2 기판(202)의 비활성면 상에 형성되는 제2 지지 포스트(PT2i)와 제2 후면 연결 패드(214) 각각은 별도의 도금 공정에 의하여 형성될 수 있다.
일부 실시 예에서, 완충층(OCL)을 제2 지지 포스트(PT2i) 상에 형성된 후, 완충층(OCL)이 제2 배선층(220)과 접하도록 제1 반도체 칩(100) 상에 절연성 접착층(260)이 부착된 복수의 제2 반도체 칩(200)을 순차적으로 적층하여 반도체 패키지(6e)를 형성할 수 있다.
도 6a 내지 도 6e에서, 반도체 패키지(6a, 6b, 6c, 6d, 6e)는 제2 배선층(220)을 포함하는 제2 반도체 칩(200)을 포함하는 것으로 도시되었으나, 반도체 패키지(6a, 6b, 6c, 6d, 6e)가 제2 배선층(220)을 포함하는 제2 반도체 칩(200) 대신에, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b에 보인 제2 배선층(220a)을 포함하는 제2 반도체 칩(200a)을 포함하는 것은 당업자에게 자명한 바, 별도의 설명은 생략하도록 한다.
도 7a를 참조하면, 반도체 패키지(7a)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSj)이 개재될 수 있다. 복수의 지지 구조물(PTSj) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1j), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1j)와 접하는 제2 지지 포스트(PT2j)로 이루어질 수 있다.
제1 지지 포스트(PT1j)와 제2 지지 포스트(PT2j)는, 제2 수평 폭(W2)과 대체로 동일한 제1 수평 폭(W1a)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1a)은 약 20㎛ 내지 약 60㎛일 수 있다.
도 7b를 참조하면, 반도체 패키지(7b)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTSk)이 개재될 수 있다. 복수의 지지 구조물(PTSk) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1k), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1k)와 접하는 제2 지지 포스트(PT2k)로 이루어질 수 있다.
제1 지지 포스트(PT1k)와 제2 지지 포스트(PT2k)는, 제2 수평 폭(W2)보다 작은 제1 수평 폭(W1b)을 가질 수 있다. 예를 들면, 제1 수평 폭(W1b)은 약 10㎛ 내지 약 55㎛일 수 있다.
도 2a 내지 도 6e에 보인 반도체 패키지(2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 6c, 6d, 6e)가 포함하는 지지 구조물(PTSa, PTSb, PTSc, PTSd, PTSe, PTSf, PTSg, PTSh, PTSi)의 수평 폭은, 도 1a에 보인 지지 구조물(PTS)의 수평 폭인 제1 수평 폭(W1), 또는 도 7a에 보인 지지 구조물(PTSj)의 수평 폭인 제1 수평 폭(W1a), 또는 도 7b에 보인 지지 구조물(PTSk)의 수평 폭인 제1 수평 폭(W1b) 중 어느 하나일 수 있다.
도 8은 본 발명의 일실시 예들에 따른 반도체 패키지의 단면도이다.
도 8을 참조하면, 반도체 패키지(8)는 인터포저(300), 인터포저(300) 상에 부착되는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 적층되는 복수의 제2 반도체 칩(200), 및 제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에 개재되는 절연성 접착층(260)을 포함할 수 있다.
제1 반도체 칩(100) 및 복수의 제2 반도체 칩(200) 사이에는 복수의 지지 구조물(PTS)이 개재될 수 있다. 복수의 지지 구조물(PTS) 각각은, 제2 배선층(220) 상에 부착되는 제1 지지 포스트(PT1), 및 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면에 부착되며 제1 지지 포스트(PT1)와 접하는 제2 지지 포스트(PT2)로 이루어질 수 있다.
반도체 패키지(8)는, 제1 반도체 칩(100)의 하면, 또는 제2 반도체 칩(200)의 하면, 즉 제2 배선층(220) 상에 부착되는 복수의 전면 더미 패드(DP1), 제1 반도체 칩(100)의 상면 또는 제2 반도체 칩(200)의 상면, 즉 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면 상에 부착되는 복수의 후면 더미 패드(DP2), 및 복수의 전면 더미 패드(DP1)와 복수의 후면 더미 패드(DP2) 사이에 개재되는 복수의 더미 연결 단자(250D)를 더 포함할 수 있다.
복수의 전면 더미 패드(DP1)는 복수의 제1 전면 연결 패드(112) 또는 복수의 제2 전면 연결 패드(212)와 대체로 동일하고, 복수의 후면 더미 패드(DP2)는 복수의 제2 후면 연결 패드(214)와 대체로 동일하고, 복수의 더미 연결 단자(250D)는 복수의 칩 연결 단자(250)와 대체로 동일한 바, 중복되는 내용은 생략하도록 한다.
일부 실시 예에서, 복수의 전면 더미 패드(DP1)는 제2 배선층(220a)의 제2 배선 패턴(222)과 접하지 않고, 제2 배선간 절연층(226)에 접할 수 있다. 일부 실시 예에서, 복수의 후면 더미 패드(DP2)는 제1 관통 전극(130) 또는 제2 관통 전극(230)과 접하지 않고, 제1 기판(102)의 비활성면 또는 제2 기판(202)의 비활성면과 접할 수 있다.
제1 지지 포스트(PT1)와 제2 지지 포스트(PT2)는, 제1 수평 폭(W1)을 가질 수 있다. 제2 전면 연결 패드(212), 제1 후면 연결 패드(114) 및 제2 후면 연결 패드(214) 각각은 제2 수평 폭(W2)을 가질 수 있다. 전면 더미 패드(DP1)와 후면 더미 패드(DP2)는 제3 수평 폭(W3)을 가질 수 있다. 일부 실시 예에서, 제2 수평 폭(W2)과 제3 수평 폭(W3)은 대체로 동일한 값을 가질 수 있다.
일부 실시 예에서, 반도체 패키지(8)는 지지 구조물(PTS) 대신에 도 2a 내지 도 6e에 보인 반도체 패키지(2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 6c, 6d, 6e)가 포함하는 지지 구조물(PTSa, PTSb, PTSc, PTSd, PTSe, PTSf, PTSg, PTSh, PTSi)을 포함할 수 있고, 지지 구조물(PTS)은 제1 수평 폭(W1)을 가지는 대신에 도 7a에 보인 제1 지지 구조물(PTSj)의 수평 폭인 제1 수평 폭(W1a)을 가지거나, 도 7b에 보인 지지 구조물(PTSk)의 수평 폭인 제1 수평 폭(W1b)을 가질 수도 있다.
도 9a 내지 도 9c는 본 발명의 일실시 예들에 따른 반도체 패키지의 일부 구성 요소의 평면 배치를 보여주는 평면 레이아웃들이다.
도 9a를 참조하면, 반도체 패키지(9a)가 포함하는 복수의 칩 연결 단자(250)는, 평면적으로 제2 반도체 칩(200)의 중심 부근을 따라서 배열될 수 있다. 예를 들면, 도 1a 내지 도 8에 보인 제1 전면 연결 패드(112), 제1 후면 연결 패드(114), 제2 전면 연결 패드(212), 및 제2 후면 연결 패드(214)는 센터 패드일 수 있다. 반도체 패키지(9a)가 포함하는 복수의 지지 구조물(PTS)은, 평면적으로 제2 반도체 칩(200)의 가장자리 부근을 따라서 배치될 수 있다. 절연성 접착층(260)은 제2 반도체 칩(200)의 가장자리로부터 외부로 볼록하게 돌출되는 필렛을 가질 수 있다.
도 9b를 참조하면, 반도체 패키지(9b)가 포함하는 복수의 칩 연결 단자(250)는, 평면적으로 제2 반도체 칩(200)의 중심 부근을 따라서 배열될 수 있다. 예를 들면, 도 1a 내지 도 8에 보인 제1 전면 연결 패드(112), 제1 후면 연결 패드(114), 제2 전면 연결 패드(212), 및 제2 후면 연결 패드(214)는 센터 패드일 수 있다. 반도체 패키지(9b)가 포함하는 복수의 지지 구조물(PTS) 중 일부개는 평면적으로 제2 반도체 칩(200)의 가장자리 부근을 따라서 배치되고, 나머지는 제2 반도체 칩(200)의 가장자리부근과 복수의 칩 연결 단자(250) 사이에서 평면적으로 제2 반도체 칩(200) 내에 배치될 수 있다.
도 9c를 참조하면, 반도체 패키지(9c)가 포함하는 복수의 칩 연결 단자(250)는, 평면적으로 제2 반도체 칩(200)의 중심 부근을 따라서 배열될 수 있다. 예를 들면, 도 1a 내지 도 8에 보인 제1 전면 연결 패드(112), 제1 후면 연결 패드(114), 제2 전면 연결 패드(212), 및 제2 후면 연결 패드(214)는 센터 패드일 수 있다. 반도체 패키지(9c)가 포함하는 복수의 지지 구조물(PTS)은, 바 모양의 수평 형상을 가지며, 제2 반도체 칩(200)의 가장자리를 따라서 연장될 수 있다.
도 9a 내지 도 9c에 보인 반도체 패키지(9a, 9b, 9c)가 포함하는 복수의 칩 연결 단자(250), 및 복수의 지지 구조물(PTS)의 평면 배치는 도 1a 내지 도 8에 보인 반도체 패키지(1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 6c, 6d, 6e, 7a, 7b)가 포함하는 복수의 칩 연결 단자(250), 및 복수의 지지 구조물(PTS, PTSa, PTSb, PTSc, PTSd, PTSe, PTSf, PTSg, PTSh, PTSi, PTSj, PTSk)의 평면 배치일 수 있다.
도 10a 내지 도 10c는 본 발명의 일실시 예들에 따른 반도체 패키지의 일부 구성 요소의 평면 배치를 보여주는 평면 레이아웃들이다.
도 10a를 참조하면, 반도체 패키지(10a)가 포함하는 복수의 칩 연결 단자(250)는, 평면적으로 제2 반도체 칩(200)의 중심 부근을 따라서 배열될 수 있다. 반도체 패키지(10a)가 포함하는 복수의 지지 구조물(PTS)은, 평면적으로 제2 반도체 칩(200)의 가장자리 부근을 따라서 배치될 수 있다. 반도체 패키지(10a)가 포함하는 복수의 더미 연결 단자(250D)는 제2 반도체 칩(200)의 가장자리부근과 복수의 칩 연결 단자(250) 사이에서 평면적으로 제2 반도체 칩(200) 내에 배치될 수 있다.
도 10b를 참조하면, 반도체 패키지(10b)가 포함하는 복수의 칩 연결 단자(250)는, 평면적으로 제2 반도체 칩(200)의 중심 부근을 따라서 배열될 수 있다. 반도체 패키지(10b)가 포함하는 복수의 지지 구조물(PTS) 중 일부개는 평면적으로 제2 반도체 칩(200)의 가장자리 부근을 따라서 배치되고, 나머지는 제2 반도체 칩(200)의 가장자리부근과 복수의 칩 연결 단자(250) 사이에서 평면적으로 제2 반도체 칩(200) 내에 배치될 수 있다. 반도체 패키지(10b)가 포함하는 복수의 더미 연결 단자(250D)는 제2 반도체 칩(200)의 가장자리부근과 복수의 칩 연결 단자(250) 사이에서, 평면적으로 복수의 지지 구조물(PTS)과 이격되며 제2 반도체 칩(200) 내에 배치될 수 있다.
도 10c를 참조하면, 반도체 패키지(10c)가 포함하는 복수의 칩 연결 단자(250)는, 평면적으로 제2 반도체 칩(200)의 중심 부근을 따라서 배열될 수 있다. 반도체 패키지(9c)가 포함하는 복수의 지지 구조물(PTS)은, 바 모양의 수평 형상을 가지며, 제2 반도체 칩(200)의 가장자리를 따라서 연장될 수 있다. 반도체 패키지(10c)가 포함하는 복수의 더미 연결 단자(250D)는 제2 반도체 칩(200)의 가장자리부근과 복수의 칩 연결 단자(250) 사이에서 평면적으로 제2 반도체 칩(200) 내에 배치될 수 있다.
도 10a 내지 도 10c에 보인 반도체 패키지(10a, 10b, 10c)가 포함하는 복수의 칩 연결 단자(250), 및 복수의 지지 구조물(PTS)의 평면 배치는 도 8에 보인 반도체 패키지(8)가 포함하는 복수의 칩 연결 단자(250), 및 복수의 지지 구조물(PTS)의 평면 배치일 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 6c, 6d, 6e, 7a, 7b, 8, 9a, 9b, 9c, 10a, 10b, 10c : 반도체 패키지, 100 : 제1 반도체 칩, 112 : 제1 전면 연결 패드, 114 : 제1 후면 연결 패드, 120 : 제1 배선층, 130 : 제1 관통 전극, 200, 200a : 제2 반도체 칩, 212 : 제2 전면 연결 패드, 214 : 제2 후면 연결 패드, 220, 220a : 제2 배선층, 230 : 제1 관통 전극, 250 : 칩 연결 단자, 260 : 절연성 접착층, 300 : 인터포저, OCL : 완충층, PTS, PTSa, PTSb, PTSc, PTSd, PTSe, PTSf, PTSg, PTSh, PTSi, PTSj, PTSk : 지지 구조물, DP1 : 전면 더미 패드, DP2 : 후면 더미 패드, 250D : 더미 연결 단자

Claims (20)

  1. 제1 반도체 칩;
    상기 제1 반도체 칩 상에 순차적으로 적층되는 복수의 제2 반도체 칩;
    상기 복수의 제2 반도체 칩의 하면에 배치되는 전면 연결 패드;
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 상면에 부착되는 후면 연결 패드;
    상기 전면 연결 패드와 상기 후면 연결 패드 사이에 개재되는 칩 연결 단자; 및
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 상기 전면 연결 패드, 상기 후면 연결 패드, 및 상기 칩 연결 단자와 이격되며 개재되며, 상기 칩 연결 단자의 수직 높이보다 큰 수직 높이를 가지고 금속을 포함하는 지지 구조물;을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 지지 구조물은, 상기 제2 반도체 칩의 하면에 부착되는 제1 지지 포스트, 및 상기 제2 반도체 칩의 하면에 대향하는 상기 제1 반도체 칩의 상면 또는 상기 제2 반도체 칩의 하면에 대향하는 상기 제2 반도체 칩의 상면에 부착되는 제2 지지 포스트를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 제1 지지 포스트의 하면과 상기 제2 지지 포스트의 상면은 서로 접하는 것을 특징으로 하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 지지 포스트의 두께와 상기 제2 지지 포스트의 두께는 실질적으로 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제2 항에 있어서,
    상기 제2 지지 포스트의 두께는 상기 제1 지지 포스트의 두께보다 큰 값을 가지고,
    상기 전면 연결 패드의 두께와 상기 제1 지지 포스트의 두께는 실질적으로 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제2 항에 있어서,
    상기 제1 지지 포스트의 두께는 상기 제2 지지 포스트의 두께보다 큰 값을 가지고,
    상기 후면 연결 패드의 두께와 상기 제2 지지 포스트의 두께는 실질적으로 동일한 값을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제2 항에 있어서,
    상기 지지 구조물은, 상기 제1 지지 포스트의 하면과 상기 제2 지지 포스트의 하면에 개재되며 유기물로 이루어지는 완충층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 완충층의 두께는 상기 칩 연결 단자의 수직 높이보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 반도체 칩은 제1 기판 및 상기 제1 기판의 활성면인 하면 상에 제1 배선층을 포함하고,
    상기 제2 반도체 칩은 제2 기판, 및 배선 패턴, 상기 배선 패턴과 연결되는 배선 비아, 그리고 상기 배선 패턴 및 상기 배선 비아를 감싸는 배선간 절연층으로 이루어지며 상기 제2 기판의 활성면이 하면 상에 배치되며 제2 배선층을 포함하며,
    상기 전면 연결 패드 및 상기 지지 구조물은 상기 배선 패턴과 접하는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 복수의 제2 반도체 칩의 하면에 상기 전면 연결 패드 및 상기 지지 구조물과 이격되며 배치되는 전면 더미 패드;
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 상면에 상기 후면 연결 패드 및 상기 지지 구조물과 이격되며 부착되는 후면 더미 패드; 및
    상기 전면 더미 패드와 상기 후면 더미 패드 사이에 개재되는 더미 연결 단자;를 더 포함하며,
    상기 지지 구조물의 수평 폭은, 상기 전면 연결 패드, 상기 전면 더미 패드, 상기 후면 연결 패드, 및 상기 후면 더미 패드 각각의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  11. 인터포저;
    상기 인터포저 상에 부착되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 순차적으로 적층되는 복수의 제2 반도체 칩;
    상기 복수의 제2 반도체 칩의 하면에 배치되는 전면 연결 패드;
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 각각의 상면에 부착되는 후면 연결 패드;
    상기 전면 연결 패드와 상기 후면 연결 패드 사이에 개재되는 칩 연결 단자;
    상기 제2 반도체 칩의 하면에 부착되는 제1 지지 포스트, 및 상기 제2 반도체 칩의 하면에 대향하는 상기 제1 반도체 칩의 상면 또는 상기 제2 반도체 칩의 하면에 대향하는 상기 제2 반도체 칩의 상면에 부착되며 상기 제1 지지 포스트의 하면과 접하는 상면을 가지는 제2 지지 포스트를 포함하되, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 개재되며, 금속을 포함하는 지지 구조물;
    상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에 개재되어 상기 칩 연결 단자, 및 상기 지지 구조물을 감싸며, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩의 사이에서 상기 지지 구조물의 두께와 실질적으로 동일한 두께를 가지는 절연성 접착층; 및
    상기 제1 반도체 칩 상에서, 상기 복수의 제2 반도체 칩, 및 상기 절연성 접착층을 감싸는 몰딩층;을 포함하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제1 지지 포스트 및 상기 제2 지지 포스트 각각의 두께는, 상기 절연성 접착층의 두께의 1/2인 것을 특징으로 하는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 제1 반도체 칩의 수평 폭 및 넓이는, 상기 복수의 제2 반도체 칩 각각의 수평 폭 및 넓이보다 큰 값을 가지고,
    상기 인터포저, 상기 제1 반도체 칩, 및 상기 몰딩층 각각의 가장자리는 수직 방향으로 서로 정렬되는 것을 특징으로 하는 반도체 패키지.
  14. 제11 항에 있어서,
    상기 제1 지지 포스트 및 상기 제2 지지 포스트 각각의 수평 폭은, 상기 전면 연결 패드, 및 상기 후면 연결 패드 각각의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  15. 제11 항에 있어서,
    상기 전면 연결 패드, 및 상기 후면 연결 패드 각각은, 평면적으로 상기 제2 반도체의 중심 부근에 배치되고,
    상기 지지 구조물은, 평면적으로 상기 제2 반도체 칩의 가장자리 부근에 배치되는 것을 특징으로 하는 반도체 패키지.
  16. 제11 항에 있어서,
    상기 절연성 접착층은, 상기 제1 반도체 칩 및 상기 복수의 제2 반도체 칩 사이의 공간으로부터 일부분이 외부로 돌출되는 필렛을 가지는 것을 특징으로 하는 반도체 패키지.
  17. 제11 항에 있어서,
    상기 제1 지지 포스트의 및 상기 제2 지지 포스트 각각은 원 기둥 형상을 가지는 것을 특징으로 하는 반도체 패키지.
  18. RDL(redistribution layer interposer) 인터포저;
    제1 기판, 상기 제1 기판의 적어도 일부분을 관통하는 복수의 제1 관통 전극, 상기 제1 기판의 활성면 상에 배치되며 복수의 제1 배선 패턴, 복수의 제1 배선 비아, 및 상기 복수의 제1 배선 패턴과 상기 복수의 제1 배선 비아를 감싸는 제1 배선간 절연층을 가지는 제1 배선층을 포함하며, 상기 제1 기판의 활성면이 상기 RDL 인터포저를 향하며 상기 RDL 인터포저 상에 부착되는 버퍼 칩;
    제2 기판, 상기 제2 기판의 적어도 일부분을 관통하는 복수의 제2 관통 전극, 상기 제2 기판의 활성면 상에 배치되며 복수의 제2 배선 패턴, 복수의 제2 배선 비아, 및 상기 복수의 제2 배선 패턴과 상기 복수의 제2 배선 비아를 감싸는 제2 배선간 절연층을 가지는 제2 배선층을 각각 포함하며, 상기 제2 기판의 활성면이 상기 버퍼 칩을 향하며 상기 버퍼 칩 상에 순차적으로 적층되는 복수의 메모리 셀 칩;
    상기 제2 배선층의 하면에 부착되는 복수의 전면 연결 패드;
    상기 제1 기판의 비활성면 및 상기 제2 기판의 비활성면에 부착되는 복수의 후면 연결 패드;
    상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에서, 상기 복수의 전면 연결 패드와 상기 복수의 후면 연결 패드 사이에 개재되는 복수의 칩 연결 단자;
    상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에서, 상기 복수의 전면 연결 패드와 이격되며 상기 복수의 제2 배선 패턴의 일부와 접하는 제1 지지 포스트, 및 상기 복수의 후면 연결 패드와 이격되며 상기 복수의 제1 관통 전극 중 일부 및 상기 복수의 제2 관통 전극 중 일부와 접하는 제2 지지 포스트를 포함하며, 금속을 포함하는 지지 구조물;
    상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에 개재되어 상기 칩 연결 단자 및 상기 지지 구조물을 감싸며, 상기 버퍼 칩 및 상기 복수의 메모리 셀 칩의 사이에서 상기 지지 구조물의 두께와 실질적으로 동일한 두께를 가지는 절연성 접착층; 및
    상기 버퍼 칩 상에서, 상기 복수의 메모리 셀 칩, 및 상기 절연성 접착층을 감싸는 몰딩층;을 포함하는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 제1 지지 포스트의 두께 및 상기 제2 지지 포스트의 두께 각각은 3㎛ 내지 10㎛이고,
    상기 제1 지지 포스트의 수평 폭 및 상기 제2 지지 포스트의 수평 폭은, 상기 전면 연결 패드의 수평 폭 및 상기 후면 연결 패드의 수평 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 제1 지지 포스트 및 상기 제2 지지 포스트 각각은, 구리로 이루어지는 원 기둥 형상을 가지는 것을 특징으로 하는 반도체 패키지.
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