KR20220020716A - 배선 구조물 및 이를 포함하는 반도체 칩 - Google Patents

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Abstract

본 개시의 기술적 사상은 반도체 기판; 상기 반도체 기판의 제1 면 상에 배치되고, 도전성 연결 구조 및 상기 도전성 연결 구조를 덮는 층간절연층을 포함하는 BEOL(back end of layer) 구조; 상기 BEOL 구조 상에 배치되고, 상기 도전성 연결 구조에 전기적으로 연결되고, 상기 반도체 기판의 제1 면에 평행하게 연장된 플레이트 형태를 가지는 도전성 보강층; 상기 도전성 보강층을 덮는 커버 절연층; 상기 커버 절연층의 오프닝들을 통해 상기 도전성 보강층에 연결된 복수의 패드 연결부를 포함하는 언더 범프 금속(Under　Bump　Metal, UBM)층; 및 상기 UBM층의 상기 복수의 패드 연결부 상에 배치되고, 상기 도전성 보강층을 통해 상호 전기적으로 연결되며, 상기 반도체 기판의 제1 면에 수직한 방향으로 상기 도전성 보강층에 중첩되도록 위치된 복수의 제1 연결 범프;를 포함하는 반도체 칩을 제공한다.

Description

배선 구조물 및 이를 포함하는 반도체 칩 {INTERCONNECT STRUCTURE AND SEMICONDUCTOR CHIP INCLUDING THE SAME}
본 개시의 기술적 사상은 배선 구조물 및 이를 포함하는 반도체 칩에 관한 것이다.
반도체 칩 또는 반도체 패키지를 구성하는 개개의 구성 요소들 간의 열팽창 계수(coefficient of thermal expansion) 차이로 인해 응력이 발생되며, 이러한 응력은 반도체 칩 또는 반도체 패키지에 기계적 결함 및 전기적 결함을 일으키는 원인이 된다. 최근 최근 전자기기의 경박 단소화 추세에 따라 반도체 칩 및 반도체 패키지는 점차 소형화되고 얇아짐에 따라, 반도체 칩 또는 반도체 패키지에서 작용하는 응력이 반도체 칩 또는 반도체 패키지의 신뢰성에 미치는 영향이 점차 증대되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 배선 구조물 및 이를 포함하는 반도체 칩을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 반도체 기판; 상기 반도체 기판의 제1 면 상에 배치되고, 도전성 연결 구조 및 상기 도전성 연결 구조를 덮는 층간절연층을 포함하는 BEOL(back end of layer) 구조; 상기 BEOL 구조 상에 배치되고, 상기 도전성 연결 구조에 전기적으로 연결되고, 상기 반도체 기판의 제1 면에 평행하게 연장된 플레이트 형태를 가지는 도전성 보강층; 상기 도전성 보강층을 덮는 커버 절연층; 상기 커버 절연층의 오프닝들을 통해 상기 도전성 보강층에 연결된 복수의 패드 연결부를 포함하는 언더 범프 금속(Under　Bump　Metal, UBM)층; 및 상기 UBM층의 상기 복수의 패드 연결부 상에 배치되고, 상기 도전성 보강층을 통해 상호 전기적으로 연결되며, 상기 반도체 기판의 제1 면에 수직한 방향으로 상기 도전성 보강층에 중첩되도록 위치된 복수의 제1 연결 범프;를 포함하는 반도체 칩을 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 복수의 연결 범프; 상기 복수의 연결 범프가 부착된 복수의 패드 연결부를 포함하는 제1 UBM층; 및 상기 UBM층을 통해 상기 복수의 연결 범프에 전기적으로 연결되고, 복수의 제1 연결 범프 각각의 적어도 일부와 중첩되는 면적을 가지도록 플레이트 형태를 가지는 도전성 보강층;을 포함하는 배선 구조물을 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 개시의 기술적 사상은 반도체 기판; 상기 반도체 기판의 제1 면 상에 배치되고, 제1 도전성 연결 구조, 제2 도전성 연결 구조, 및 상기 제1 도전성 연결 구조 및 상기 제2 도전성 연결 구조를 덮는 층간절연층을 포함하는 BEOL 구조; 상기 BEOL 구조 상에 배치되고, 상기 제1 도전성 연결 구조에 전기적으로 연결되고, 상기 반도체 기판의 제1 면에 평행하게 연장된 플레이트 형태를 가지는 도전성 보강층; 상기 BEOL 구조 상에 배치되고, 상기 제2 도전성 연결 구조에 전기적으로 연결된 패드층;상기 도전성 보강층 및 상기 패드층을 덮는 커버 절연층; 상기 커버 절연층의 제1 오프닝들을 통해 상기 도전성 보강층에 연결된 복수의 패드 연결부를 포함하는 제1 UBM층; 상기 커버 절연층의 제2 오프닝들을 통해 상기 패드층에 연결된 제2 UBM층; 및 상기 제1 UBM층의 상기 복수의 패드 연결부 상에 배치되고, 상기 도전성 보강층에 전기적으로 연결된 복수의 제1 연결 범프; 및 상기 제2 UBM층 상에 배치된 제2 연결 범프;를 포함하고, 상기 복수의 제1 연결 범프, 상기 제1 UBM층, 상기 도전성 보강층, 및 상기 제1 도전성 연결 구조는 전기적으로 연결된 반도체 칩을 제공한다.
본 개시의 예시적인 실시예들에 따르면, 반도체 칩의 바닥면의 코너 영역들 상에 배치된 복수의 연결 범프는 플레이트 형태를 가지는 도전성 보강층에 연결되어 있으므로, 반도체 칩의 바닥면의 코너 영역들 근방으로 작용하는 응력은 넓은 면적을 가지는 도전성 보강층에 의해 분산될 수 있다. 이에 따라, 반도체 칩 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 칩과 반도체 칩이 실장되는 패키지 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 칩의 바닥면을 보여주는 저면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선에 따른 반도체 칩의 단면도이다.
도 3은 도 1의 도전성 보강층 및 패드층을 보여주는 평면도이다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 칩의 바닥면을 보여주는 저면도이다.
도 6은 도 5의 VI-VI'선에 따른 반도체 칩 단면도이다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 칩의 일부분을 나타내는 단면도이다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 칩의 일부분을 나타내는 단면도이다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예들에 따른 반도체 칩(100)의 바닥면을 보여주는 저면도이다. 도 2는 도 1의 Ⅱ-Ⅱ'선에 따른 반도체 칩(100)의 단면도이다. 도 3은 도 1의 도전성 보강층(140) 및 패드층(180)을 보여주는 평면도이다.
도 1 내지 도 3을 참조하면, 반도체 칩(100)은 복수의 연결 범프를 포함할 수 있다. 상기 복수의 연결 범프는 반도체 칩(100)의 바닥면 상에 2차원 어레이 형태로 배열될 수 있다. 즉, 상기 복수의 연결 범프는 2 이상의 행(row) 및 2 이상의 열(column)로 배열될 수 있다. 상기 복수의 연결 범프는, 예를 들어 필라, 범프, 또는 볼 형태의 연결 구조물일 수 있다. 상기 복수의 연결 범프는 도전성 물질, 예를 들어 솔더(solder), 구리(Cu) 등을 포함할 수 있다.
상기 복수의 연결 범프는 반도체 칩(100)의 바닥면의 가장자리들이 만나는 꼭지점들 근방의 영역인 코너 영역들(105)에 배치된 복수의 제1 연결 범프(171)와, 복수의 제1 연결 범프(171)를 제외한 나머지 복수의 제2 연결 범프(173)를 포함할 수 있다. 복수의 제1 연결 범프(171)는 상호 전기적으로 연결될 수 있다. 예를 들면, 복수의 제1 연결 범프(171)는 후술되는 도전성 보강층(140)을 통해 상호 전기적으로 연결되며, 동일한 기능(function)을 수행하는 단자들일 수 있다. 예시적인 실시예들에서, 상기 복수의 제1 연결 범프(171)는 외부 기기로부터 접지 전압을 전송받도록 구성될 수 있다. 상기 복수의 제2 연결 범프(173)는 복수의 제1 연결 범프(171)와 전기적으로 및 기능적으로 분리될 수 있다. 상기 복수의 제2 연결 범프(173)는 외부 기기로부터 데이터 입출력 신호, 구동 전압, 및/또는 접지 전압을 전송받도록 구성된 단자들을 포함할 수 있다.
예를 들면, 도 1에 예시된 바와 같이, 반도체 칩(100)의 바닥면은 제1 내지 제4 가장자리들(101, 102, 103, 104)을 포함하는 사각형 형태를 가지며, 제1 내지 제4 가장자리들(101, 102, 103, 104) 중 이웃하는 두 개의 가장자리가 만나는 꼭지점들 근방에 있는 4개의 코너 영역들(105)을 포함할 수 있다. 상기 4개의 코너 영역들(105) 각각에는 복수의 제1 연결 범프(171)가 배치될 수 있다. 이 때, 도 1에서는 각 코너 영역(105)에 3개의 제1 연결 범프(171)가 배치된 것으로 예시되었으나, 각 코너 영역(105)에 배치되는 제1 연결 범프(171)의 개수는 이에 한정되지 않는다. 예를 들어, 각 코너 영역(105)에는 각 코너 영역(105)에 포함된 꼭지점으로부터 일정 거리 이내에 있는 4개 이상의 제1 연결 범프들(171)을 포함할 수도 있다.
예시적인 실시예들에서, 반도체 칩(100)은 메모리 칩일 수 있다. 예를 들어, 반도체 칩(100)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), HBM(High Bandwidth Memory) DRAM, SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)일 수 있다.
예시적인 실시예들에서, 반도체 칩(100)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(100)은 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphic processing unit, GPU), 또는 어플리케이션 프로세서(application processor, AP)일 수 있다.
반도체 칩(100)은 반도체 기판(110), 프론트 엔드 오브 라인(front end of line, FEOL) 구조(120), 백 엔드 오브 라인(back end of line, BEOL) 구조(130), 도전성 보강층(140), 패드층(180), 커버 절연층(150), 복수의 제1 연결 범프(171)가 부착된 제1 언더 범프 금속(Under　Bump　Metal, UBM)층, 및 복수의 제2 연결 범프(173)가 부착된 제2 UBM층(165)을 포함할 수 있다. 상기 BEOL 구조(130), 도전성 보강층(140), 패드층(180), 커버 절연층(150), 제1 UBM층(160), 및 제2 UBM층(165)은 배선 구조물(interconnect structure, 109)을 구성할 수 있다.
반도체 기판(110)은 서로 반대된 제1 면(111) 및 제2 면을 포함할 수 있다. 반도체 기판(110)의 제1 면(111)은 반도체 기판(110)의 활성면일 수 있고, 반도체 기판(110)의 제2 면은 반도체 기판(110)의 비활성면일 수 있다.
반도체 기판(110)은 반도체 웨이퍼일 수 있다. 반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(110)은 게르마늄(germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 FEOL 구조(120)는 반도체 기판(110)의 제1 면(111) 상에 배치될 수 있다. 상기 FEOL 구조(120)는 다양한 종류의 복수의 개별 소자와 층간절연막을 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 활성 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 기판(110)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 상기 층간절연막에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
BEOL 구조(130)는 상기 FEOL 구조(120) 상에 배치될 수 있다. 제1 BEOL 구조(130)는 제1 도전성 연결 구조(131), 제2 도전성 연결 구조(139), 및 제1 도전성 연결 구조(131)와 제2 도전성 연결 구조(139)를 절연시키는 복수의 층간절연층(135)을 포함할 수 있다. 복수의 층간절연층(135)은 반도체 기판(110)의 제1 면(111)에 수직한 수직 방향(Z방향)으로 상호 적층될 수 있으며, 제1 도전성 연결 구조(131)와 제2 도전성 연결 구조(139)를 덮을 수 있다. 제1 도전성 연결 구조(131) 및 제2 도전성 연결 구조(139)는 각각, FEOL 구조(120) 내에 마련된 개별 소자들에 전기적으로 연결될 수 있다.
제1 도전성 연결 구조(131)는 다층(multi layer) 구조를 가질 수 있다. 제1 도전성 연결 구조(131)는 수직 방향(Z방향)으로 다른 레벨에 위치된 복수의 제1 도전층(131p)과, 복수의 제1 도전층(131p) 사이에서 연장된 복수의 제1 도전성 비아(131v)를 포함할 수 있다. 복수의 제1 도전층들(131p)은 각각 수평 방향(X방향 또는 Y방향)으로 연장되며, 복수의 제1 도전성 비아(131v)는 각각 수직 방향(Z방향)으로 연장될 수 있다. 복수의 제1 도전성 비아(131v)는 수직 방향(Z방향)으로 서로 다른 레벨에 위치된 두 개의 제1 도전층들(131p) 사이를 전기적으로 연결할 수 있다. 도 2에서는, 제1 도전성 연결 구조(131)가 3층 구조를 가지는 것으로 예시되었으나, 이에 한정되는 것은 아니다. 예컨대, 제1 도전성 연결 구조(131)는 4층 이상의 다층 구조를 가질 수 있다.
제2 도전성 연결 구조(139)는 수직 방향(Z방향)으로 다른 레벨에 위치된 복수의 제2 도전층(139p)과, 복수의 제2 도전층(139p) 사이에서 연장된 복수의 제2 도전성 비아(139v)를 포함할 수 있다. 복수의 제2 도전층(139p)은 각각, 복수의 제1 도전층(131p) 중 어느 하나의 층과 동일한 레벨에 위치될 수 있다. 복수의 제2 도전성 비아(139v)는 수직 방향(Z방향)으로 서로 다른 레벨에 위치된 두 개의 제2 도전층들(139p) 사이를 전기적으로 연결할 수 있다.
예를 들어, 제1 도전성 연결 구조(131) 및 제2 도전성 연결 구조(139)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
도전성 보강층(140)은 BEOL 구조(130) 상에 배치될 수 있다. 도전성 보강층(140)은 제1 도전성 연결 구조(131)에 전기적으로 연결될 수 있고, 복수의 제1 연결 범프(171)에 전기적으로 연결될 수 있다. 복수의 제1 연결 범프(171)는 도전성 보강층(140)을 통해 서로 전기적으로 연결될 수 있고, 도전성 보강층(140)을 통해 제1 도전성 연결 구조(131)에 전기적으로 연결될 수 있다.
경우에 따라, 복수의 제1 연결 범프(171)는 도전성 보강층(140)이 아닌 다른 연결 구조를 통해 상호 전기적으로 연결될 수도 있다. 예를 들어, 도전성 보강층(140)이 물리적으로 분리된 다수의 부분으로 구성된 경우, 복수의 제1 연결 범프(171)는 BEOL 구조(130)의 제1 도전성 연결 구조(131)를 통해 상호 전기적으로 연결될 수도 있다.
도전성 보강층(140)은 수직 방향(Z방향)으로 복수의 제1 연결 범프(171) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다. 예를 들어, 도전성 보강층(140)은 반도체 기판(110)의 제1 면(111)에 평행한 플레이트 형태를 가지며, 반도체 기판(110)의 제1 면(111)에 수직한 수직 방향(Z방향)으로 복수의 제1 연결 범프(171) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다. 바꿔 말해서, 도전성 보강층(140)에 전기적으로 연결된 복수의 제1 연결 범프(171)는 모두 수직 방향(Z방향)으로 도전성 보강층(140)에 중첩되도록 위치될 수 있다.
예시적인 실시예들에서, 도전성 보강층(140)은 복수의 제1 연결 범프(171)의 풋프린트들을 모두 합한 것보다 큰 풋프린트를 가질 수 있다. 예시적인 실시예들에서, 평면적 관점에서, 도전성 보강층(140)의 제1 수평 방향(X방향)에 따른 폭 및 제2 수평 방향(Y방향)에 따른 폭은 각각, 적어도 30㎛ 보다 클 수 있다.
도전성 보강층(140)은 BEOL 구조(130)의 바닥면을 따라 연장된 도전성 플레이트(141), 및 도전성 플레이트(141)를 복수의 제1 도전층(131p) 중 최하층에 위치된 제1 도전층(131p)에 물리적 및 전기적으로 연결시키는 도전성 보강 비아(143)를 포함할 수 있다.
도전성 플레이트(141)는 플레이트 형태를 가질 수 있다. 예컨대, 도전성 플레이트(141)는 반도체 기판(110)의 제1 면(111)에 평행한 플레이트 형태를 가질 수 있다. 예시적인 실시예들에서, 도전성 플레이트(141)의 수직 방향(Z방향)에 따른 두께는 1.4마이크로미터(㎛) 내지 3㎛ 사이일 수 있다. 도전성 플레이트(141)의 두께는 각 제1 도전층(131p)의 수직 방향(Z방향)에 따른 두께보다 클 수 있다.
도 3에 도시된 바와 같이, 도전성 플레이트(141)는 복수의 제1 연결 범프들(171)과 수직 방향으로 중첩된 부분인 복수의 제1 범프 패드(1411)와, 복수의 제1 범프 패드(1411) 사이에서 연장된 연장부(1413)를 포함할 수 있다. 복수의 제1 범프 패드(1411)는 연장부(1413)를 통해 상호 전기적으로 연결될 수 있다.
예를 들어, 도전성 보강층(140)은 평면적 관점에서 사각형, 삼각형 등의 다각형 형태, 또는 원형 형태를 가질 수 있다. 예를 들어, 도전성 보강층(140)은 반도체 칩(100)의 바닥면(또는, 배선 구조물(190)의 바닥면)의 꼭지점을 형성하는 두 개의 가장자리 각각을 따라 연장되어, 상방에서 보았을 때 절곡된 형태를 가질 수 있다.
이웃하는 두 개의 제1 연결 범프(171)의 중심들 사이의 거리를 제1 피치(pitch)로 정의할 수 있다. 복수의 제1 연결 범프(171) 중에서 반도체 칩(100)의 바닥면의 상기 일 가장자리에 평행한 하나의 행(row) 또는 하나의 열(column)에 포함된 제1 연결 범프(171)의 개수가 N개일 때, 도전성 보강층(140)이 반도체 칩(100)의 바닥면의 일 가장자리를 따라 연장된 길이의 범위는 "제1 피치*(N-1)" 내지 "제1 피치*N" 사이일 수 있다. 예시적인 실시예들에서, 도전성 보강층(140)이 반도체 칩(100)의 바닥면의 일 가장자리를 따라 연장된 길이는 90㎛ 내지 200㎛ 사이일 수 있다.
도전성 보강층(140)은, 예를 들어 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예들에서, 도전성 보강층(140)은 제1 도전성 연결 구조(131) 및 제1 UBM층(160)과는 상이한 물질을 포함할 수 있다. 예를 들어, 도전성 보강층(140)은 알루미늄(Al)을 포함하고, 제1 도전성 연결 구조(131) 및 제1 UBM층(160)은 구리(Cu)를 포함할 수 있다.
패드층(180)은 도전성 보강층(140)은 BEOL 구조(130) 상에 배치되며, 도전성 보강층(140)과 동일한 레벨에 위치될 수 있다. 패드층(180)은 제2 도전성 연결 구조(139)에 전기적으로 연결될 수 있으며, 제2 연결 범프(173)를 제2 도전성 연결 구조(139)에 전기적으로 연결시킬 수 있다. 패드층(180)은 제2 연결 범프(173)에 연결된 제2 범프 패드(181)와, 제2 범프 패드(181)에 연결된 도전성 비아(183)를 포함할 수 있다. 제2 범프 패드(181)는 도전성 보강층(140)의 도전성 플레이트(141)와 동일한 레벨에 위치되며, 제2 연결 범프(173)와 수직 방향으로 중첩되도록 위치될 수 있다. 도전성 비아(183)는 제2 범프 패드(181)를 복수의 제2 도전층(139p) 중 최하층에 위치된 제2 도전층(139p)에 물리적 및 전기적으로 연결시킬 수 있다. 패드층(180)은 도전성 보강층(140)과 동일한 물질 또는 물질 조성을 가질 수 있다.
커버 절연층(150)은 도전성 보강층(140) 및 패드층(180)을 덮을 수 있다. 도전성 보강층(140) 및 패드층(180)은 커버 절연층(150)에 매립될 수 있다. 커버 절연층(150)은 수직 방향(Z방향)으로 적층된 제1 절연층(151) 및 제2 절연층(153)을 포함할 수 있다. 상기 제1 절연층(151)은 도전성 보강층(140) 및 패드층(180)을 덮도록 BEOL 구조(130)의 하면 상에 형성될 수 있고, 제2 절연층(153) 은 제1 절연층(151)의 하면 상에 형성될 수 있다. 예를 들어, 상기 제1 절연층(151)은 산화물 및/또는 질화물을 포함할 수 있다. 예를 들어, 상기 제1 절연층(151)은 TEOS(Tetra-ethyl-ortho-silicate) 산화막을 포함할 수 있다. 예를 들어, 상기 제2 절연층(153)은 유기 화합물로 구성된 물질막, 예를 들어 PID(photo imageable dielectric), ABF(Ajinomoto Build-up Film), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
제1 UBM층(160)은 도전성 보강층(140) 상에 배치되며, 복수의 제1 연결 범프(171)가 부착되는 복수의 패드 연결부(161)를 포함할 수 있다. 제1 UBM층(160)의 복수의 패드 연결부(161)는 커버 절연층(150)의 제1 오프닝들을 통해 도전성 플레이트(141)의 복수의 제1 범프 패드(1411)에 연결될 수 있다.
예시적인 실시예들에서, 복수의 제1 연결 범프(171), 제1 UBM층(160), 도전성 보강층(140), 및 제1 도전성 연결 구조(131)는 서로 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 복수의 제1 연결 범프(171)는 외부 기기로부터 접지 전압을 인가받도록 구성되며, 복수의 제1 연결 범프(171), 제1 UBM층(160), 도전성 보강층(140), 및 제1 도전성 연결 구조(131)는 전기적으로 접지될 수 있다.
제1 UBM층(160)은 하나의 금속층일 수도 있으나, 복수의 금속층들을 포함하는 적층 구조일 수도 있다. 예를 들어, 제1 UBM층(160)은 수직 방향(Z방향)으로 순차적으로 적층된 제1 금속층, 제2 금속층 및 제3 금속층을 포함할 수 있다. 상기 제1 금속층은 도전성 플레이트(141)의 제1 범프 패드(1411) 및 커버 절연층(150)에 안정적으로 부착하기 위한 접착층으로 작용할 수 있다. 상기 제1 금속층은 커버 절연층(150)과 우수한 접착 특성을 갖는 금속 물질을 포함할 수 있다. 예를 들어, 제1 금속층은 티타늄(Ti), 티타늄-텅스텐(Ti-W), 크롬(Cr) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 제2 금속층은 제3 금속층을 형성하기 위한 씨드층(seed layer)일 수 있다. 상기 제2 금속층은 예를 들어, 니켈(Ni), 및 구리(Cu) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 제3 금속층은 상기 제2 금속층을 씨드로 이용하여 형성된 도금층으로서, 구리(Cu)를 포함할 수 있다.
제2 UBM층(165)은 패드층(180) 상에 배치될 수 있다. 제2 UBM층(165)은 커버 절연층(150)의 제2 오프닝들을 통해 패드층(180)에 연결될 수 있다. 제2 UBM층(165)은 제1 UBM층(160)과 동일한 물질 또는 물질 조성을 가질 수 있다.
예시적인 실시예들에서, 커버 절연층(150)의 하면을 기준으로 측정된 제1 UBM층(160)의 수직 방향(Z방향)에 따른 높이 및 제2 UBM층(165)의 수직 방향(Z방향)에 따른 높이는 각각, 3㎛ 내지 6㎛ 사이일 수 있다.
도 4는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(10)의 일부를 나타내는 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 패키지 기판(500) 및 상기 패키지 기판(500) 상에 실장된 반도체 칩(100)을 포함할 수 있다. 예를 들어, 반도체 칩(100)은 플립 칩 방식으로 패키지 기판(500) 상에 실장될 수 있다.
패키지 기판(500)은 예를 들어, 인쇄회로기판일 수 있다. 예를 들면, 패키지 기판(500)은 멀티 레이어 인쇄회로기판일 수 있다. 패키지 기판(500)은 기판 베이스(510), 및 기판 베이스(510)의 표면 상에 배치된 기판 패드들(520)를 포함할 수 있다. 기판 베이스(510)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 기판 패드들(520) 상에는 반도체 칩(100)의 제1 연결 범프들(171) 및 제2 연결 범프들(173)이 부착될 수 있으며, 제1 연결 범프들(171) 및 제2 연결 범프들(173)을 통해 반도체 칩(100)과 패키지 기판(500)의 회로 패턴이 전기적으로 연결될 수 있다.
일반적으로, 반도체 칩(100)의 바닥면의 코너 영역들(105)은 응력이 집중되는 부분으로, 반도체 칩(100)의 바닥면의 코너 영역들(105)에 배치된 범프 및 상기 범프에 연결된 도전성 구조에 비교적 큰 응력이 작용하게 된다. 이러한 응력은 반도체 칩(100)의 바닥면의 코너 영역들(105) 근방에서는 범프의 손상, BEOL 구조(130) 내의 크랙 발생, BEOL 구조(130) 내에서 도전층과 층간절연층(135) 사이의 박리 등의 문제를 야기한다.
그러나, 본 개시의 예시적인 실시예들에 따르면, 반도체 칩(100)의 바닥면의 코너 영역들(105) 상에 배치된 복수의 제1 연결 범프(171)는 플레이트 형태를 가지는 도전성 보강층(140)에 연결되어 있으므로, 반도체 칩(100)의 바닥면의 코너 영역들(105) 근방으로 작용하는 응력은 넓은 면적을 가지는 도전성 보강층(140)에 의해 분산될 수 있다. 반도체 칩(100)의 코너 영역들(105)에 작용하는 응력이 분산 및 완화될 수 있으므로, 반도체 칩(100) 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 칩(100)과 패키지 기판(500) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 5는 본 개시의 예시적인 실시예들에 따른 반도체 칩(100a)의 바닥면을 보여주는 저면도이다. 도 6은 도 5의 VI-VI'선에 따른 반도체 칩(100a)의 단면도이다. 이하에서, 도 1 내지 도 3을 참조하여 설명된 반도체 칩(100)과의 차이점을 중심으로 설명한다.
도 5 및 도 6을 참조하면, 제1 UBM층(160)은 복수의 제1 연결 범프들(171)이 부착된 복수의 패드 연결부(161)와, 복수의 패드 연결부(161) 사이를 연결하는 브릿지부(bridge portion, 163)을 포함할 수 있다. 브릿지부(163)는 복수의 패드 연결부(161) 각각에 연결되도록 복수의 패드 연결부(161) 사이에서 연장되어, 복수의 패드 연결부(161) 사이가 전기적 및 물리적으로 연결되도록 될 수 있다. 브릿지부(163)는 커버 절연층(150)의 하면을 따라 연장된 플레이트 형태를 가질 수 있다.
복수의 패드 연결부(161) 사이가 브릿지부(163)에 의해 전기적으로 연결되므로, 복수의 제1 연결 범프(171)는 제1 UBM층(160)을 통해 상호 전기적으로 연결될 수 있다. 브릿지부(163)는 복수의 패드 연결부(161)의 형성 시에 함께 형성되며, 복수의 패드 연결부(161)와 동일한 물질 또는 물질 조성을 포함할 수 있다.
제1 UBM층(160)은 수직 방향(Z방향)으로 복수의 제1 연결 범프(171) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다. 예컨대, 제1 UBM층(160)은 평면적 관점에서 수직 방향(Z방향)으로 복수의 제1 연결 범프(171) 각각의 적어도 일부와 중첩되는 면적을 가지는 플레이트 형태일 수 있다. 예컨대, 제1 UBM층(160)의 제1 수평 방향(X방향)에 따른 폭 및 제2 수평 방향(Y방향)에 따른 폭은 각각, 적어도 30㎛ 보다 클 수 있다.
제1 UBM층(160)은 비교적 넓은 면적으로 가지도록 형성되어, 도전성 보강층(140)과 함께 반도체 칩(100a)의 바닥면의 코너 영역들(도 1의 105 참조) 근방으로 작용하는 응력을 분산시킬 수 있다. 이에 따라, 반도체 칩(100a) 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 칩(100a)과 패키지 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 7은 본 개시의 예시적인 실시예들에 따른 반도체 칩(100b)의 일부분을 나타내는 단면도이다. 도 7에서는, 도 5의 VI- VI'선에 따른 단면에 대응된 반도체 칩(100b)의 단면이 도시된다. 이하에서, 도 5 및 도 6를 참조하여 설명된 반도체 칩(100a)과의 차이점을 중심으로 설명한다.
도 7을 참조하면, 제1 도전성 연결 구조(131)에 포함된 복수의 제1 도전층(131p)의 적어도 일부의 층은 플레이트 형태를 가질 수 있다. 예컨대, 복수의 제1 도전층(131p)의 적어도 일부의 층은 수직 방향(Z방향)으로 복수의 제1 연결 범프(171) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다. 예컨대, 복수의 제1 도전층(131p)의 적어도 일부의 층의 제1 수평 방향(X방향)에 따른 폭 및 제2 수평 방향(Y방향)에 따른 폭은 각각, 적어도 30㎛ 보다 클 수 있다. 복수의 제1 도전층(131p)의 적어도 일부의 층이 비교적 넓은 면적으로 가지도록 형성되므로, 제1 도전성 연결 구조(131)는 제1 UBM층(160) 및 도전성 보강층(140)과 함께 반도체 칩(100b)의 바닥면의 코너 영역들(도 1의 105 참조) 근방으로 작용하는 응력을 분산시킬 수 있다. 이에 따라, 반도체 칩(100b) 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 칩(100b)과 패키지 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
또한, 복수의 제1 도전성 비아(131v)는 플레이트 형태를 가지는 적어도 하나의 제1 도전층(131p) 상에 2차원 어레이 형태로 배열될 수 있다. 즉, 복수의 제1 도전성 비아(131v)는 플레이트 형태를 가지는 적어도 하나의 제1 도전층(131p)의 표면 상에 2 이상의 행 및 2 이상의 열로 배열될 수 있다.
예시적인 실시예들에서, 적어도 하나의 제1 도전층(131p) 상에 배치된 복수의 제1 도전성 비아(131v)의 피치(즉, 이웃하는 두 제1 도전성 비아(131v)의 중심들 사이의 거리)는 0.5㎛ 내지 3㎛ 사이일 수 있다. 복수의 제1 도전성 비아(131v)의 피치는 복수의 제2 도전성 비아(139v)의 피치(즉, 이웃하는 두 제2 도전성 비아(139v)의 중심들 사이의 거리)보다 작을 수 있다. 좁은 간격으로 배열된 복수의 제1 도전성 비아(131v)를 통해 제1 도전층들(131p)이 견고하게 연결될 수 있으므로, 제1 도전성 연결 구조(131)에 의한 응력 분산 효과가 향상될 수 있다.
나아가, 도전성 보강층(140)의 도전성 보강 비아들(143)은 플레이트 형태의 도전성 플레이트(141) 상에 2차원 어레이 형태로 배열될 수 있다. 예를 들어, 도전성 보강층(140)의 도전성 보강 비아들(143)의 피치는 0.5㎛ 내지 3㎛ 사이일 수 있다. 좁은 간격으로 배열된 도전성 보강 비아들(143)을 통해 제1 도전성 연결 구조(131)와 도전성 보강층(140) 사이가 견고하게 연결될 수 있으므로, 도전성 보강층(140) 및 제1 도전성 연결 구조(131)에 의한 응력 분산 효과가 향상될 수 있다.
도 8은 본 개시의 예시적인 실시예들에 따른 반도체 칩(100c)의 일부분을 나타내는 단면도이다. 이하에서, 도 1 내지 도 3을 참조하여 설명된 반도체 칩(100)과의 차이점을 중심으로 설명한다.
도 8을 참조하면, 이웃하는 제1 연결 범프들(171)의 중심들 사이의 거리인 제1 피치는 이웃하는 제2 연결 범프들(173)의 중심들 사이의 거리인 제2 피치보다 작을 수 있다. 반도체 칩(100c)의 코너 영역들(105)에 작용하는 응력은 상대적으로 좁은 간격으로 밀집되어 배치된 제1 연결 범프들(171)에 의해 분산되므로, 응력 집중에 의한 반도체 칩(100c)의 손상이 감소될 수 있다.
예시적인 실시예들에서, 복수의 제1 연결 범프들(171)은 서로 물리적으로 결합되어, 하나의 몸체(body)를 형성할 수 있다. 복수의 제1 연결 범프(171)는 상호 전기적으로 연결되도록 구성된 단자들이므로, 제1 연결 범프들(171)이 물리적으로 결합되더라도 반도체 칩(100c)의 동작에 영향을 주지 않는다. 복수의 제1 연결 범프들(171)은 서로 결합되어 하나의 몸체를 형성하는 경우, 반도체 칩(100b)의 바닥면의 코너 영역들(도 1의 105 참조) 근방으로 작용하는 응력이 보다 더 효과적으로 분산될 수 있다.
예시적인 실시예들에서, 복수의 제1 연결 범프들(171)이 서로 결합된 구조를 가지도록 형성하기 위하여, 제1 UBM층(도 2의 161 참조)의 복수의 패드 연결부(도 2의 161 참조)는 제1 연결 범프(171)의 직경과 유사한 거리로 이격되고, 복수의 패드 연결부(161) 상에 부착된 복수의 제1 연결 범프들(171)의 제1 피치도 제1 연결 범프(171)의 직경과 유사한 수준을 가질 수 있다. 복수의 제1 연결 범프들(171)이 인접하게 배치되므로, 리플로우(reflow) 공정에서 복수의 제1 연결 범프들(171)를 이루는 도전체들이 서로 결합될 수 있다.
도 9는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다.
도 9를 참조하면, 반도체 패키지(20)는 복수의 제1 연결 범프(271), 복수의 제2 연결 범프(273), 배선 구조물(290), 반도체 칩(210), 및 몰딩층(280)을 포함할 수 있다.
복수의 제1 연결 범프(271), 복수의 제2 연결 범프(273), 및 배선 구조물(290)은 각각, 앞서 도 1 내지 도 8을 참조하여 설명된 반도체 칩들(100, 100a, 100b, 100c)의 복수의 제1 연결 범프(171), 복수의 제2 연결 범프(173), 및 배선 구조물(190)과 대체로 동일하거나 유사할 수 있다. 이하에서, 복수의 제1 연결 범프(271), 복수의 제2 연결 범프(273), 및 배선 구조물(290)에 대해, 앞서 설명된 것과 중복된 내용은 생략하거나 간단히 한다.
복수의 제1 연결 범프(271) 및 복수의 제2 연결 범프(273)는 반도체 패키지(20)의 바닥면(또는, 배선 구조물(290)의 바닥면) 상에 2차원 어레이 형태로 배열될 수 있다. 복수의 제1 연결 범프(271)는 반도체 패키지(20)의 바닥면의 코너 영역들에 배치된 단자들이며, 복수의 제2 연결 범프(273)는 복수의 제1 연결 범프(271)를 제외한 나머지 단자들일 수 있다. 복수의 제1 연결 범프(271)는 상호 전기적으로 연결되며, 동일한 기능을 수행할 수 있다. 예컨대, 복수의 제1 연결 범프(271)는 외부 기기로부터 접지 전압을 인가받아, 전기적으로 접지되는 단자들일 수 있다. 상기 복수의 제2 연결 범프(273)는 외부 기기로부터 데이터 입출력 신호, 구동 전압, 및/또는 접지 전압을 인가받도록 구성된 단자들을 포함할 수 있다.
배선 구조물(290)은 제1 도전성 연결 구조(233), 제2 도전성 연결 구조(239), 도전성 보강층(240), 제1 UBM층(260), 제2 UBM층(265), 및 복수의 재배선 절연층(231)을 포함할 수 있다.
복수의 재배선 절연층(231)은 수직 방향(Z방향)으로 상호 적층될 수 있다. 복수의 재배선 절연층(231)은 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예를 들면, 복수의 재배선 절연층(231)은 각각, PID, ABF, 또는 감광성 폴리이미드(PSPI)로부터 형성될 수 있다.
제1 도전성 연결 구조(233)는 복수의 재배선 절연층(231) 중 적어도 일부의 층의 표면을 따라 연장된 제1 도전층(233p)과, 복수의 재배선 절연층(231) 중 적어도 일부의 관통하여 연장된 제1 도전성 비아(233v)를 포함할 수 있다. 예시적인 실시예들에서, 제1 도전성 연결 구조(233)는 수직 방향(Z방향)으로 다른 레벨에 위치된 두 개 이상의 제1 도전층들(233p)을 포함하는 다층 구조를 가질 수 있다. 제1 도전성 연결 구조(233)는 복수의 제1 연결 범프(271)에 전기적으로 연결되며, 반도체 칩(210)에 전기적으로 연결될 수 있다.
제2 도전성 연결 구조(239)는 복수의 재배선 절연층(231) 중 적어도 일부의 층의 표면을 따라 연장된 제2 도전층(239p)과, 복수의 재배선 절연층(231) 중 적어도 일부의 관통하여 연장된 제2 도전성 비아(239v)를 포함할 수 있다. 제2 도전성 연결 구조(239)는 복수의 제2 연결 범프(273)에 전기적으로 연결되며, 반도체 칩(210)에 전기적으로 연결될 수 있다.
도전성 보강층(240)은 제1 도전성 연결 구조(233)에 연결될 수 있다. 도전성 보강층(240)은 수직 방향(Z방향)으로 복수의 제1 연결 범프(271) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다. 예를 들어, 도전성 보강층(240)은 수직 방향(Z방향)으로 복수의 제1 연결 범프(271) 각각의 적어도 일부와 중첩되는 면적을 가지는 플레이트 형태일 수 있다.
예를 들어, 도전성 보강층(240)은, 복수의 재배선 절연층(231) 중에서 최하층에 위치된 재배선 절연층(231)의 상면을 따라 연장된 도전성 플레이트(241)와, 복수의 재배선 절연층(231) 중에서 최하층에 위치된 재배선 절연층(231)을 관통하여 연장된 도전성 보강 비아(243)를 포함할 수 있다.
제1 UBM층(260)은 도전성 보강층(240) 상에 배치되며, 도전성 보강층(240)에 전기적으로 연결될 수 있다. 제1 UBM층(260)은 복수의 제1 연결 범프(271)가 부착되는 복수의 패드 연결부(261)를 포함할 수 있다.
예시적인 실시예들에서, 복수의 제1 연결 범프(271), 제1 UBM층(260), 도전성 보강층(240), 및 제1 도전성 연결 구조(233)는 서로 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 복수의 제1 연결 범프(271)는 외부 기기로부터 접지 전압을 인가받도록 구성될 수 있으며, 이 경우 복수의 제1 연결 범프(271), 제1 UBM층(260), 도전성 보강층(240), 및 제1 도전성 연결 구조(233)는 전기적으로 접지될 수 있다.
제2 UBM층(265)은 제2 도전성 연결 구조(239)에 전기적으로 연결될 수 있다. 제2 UBM층(265)에는 제2 연결 범프(273)가 부착될 수 있다.
반도체 칩(210)은 배선 구조물(290)의 상면 상에 배치될 수 있다. 예를 들어, 반도체 칩(210)의 하면에 마련된 패드(211) 상에는 칩 연결 범프(221)가 부착되며, 반도체 칩(210)은 칩 연결 범프(221)를 통해 배선 구조물(290) 상에 플립 칩(flip chip) 방식으로 실장될 수 있다. 일부 예시적인 실시예들에서, 상기 반도체 칩(210)은 도 1 내지 도 8을 참조하여 설명된 반도체 칩들(100, 100a, 100b, 100c) 중 어느 하나에 해당할 수 있다.
또한, 도 9에서는 반도체 패키지(20)가 하나의 반도체 칩(210)을 포함하는 것으로 예시되었으나, 이에 한정되는 것은 아니다. 예를 들면, 배선 구조물(290) 상에는 수평 방향으로 이격된 2개 이상의 반도체 칩(210)이 배치될 수 있다. 상기 2개 이상의 반도체 칩(210)은 동종의 칩일 수도 있고, 이종의 칩일 수도 있다.
예시적인 실시예들에서, 반도체 칩(210)과 배선 구조물(290) 사이에는 칩 연결 범프(221)를 감싸는 언더필 물질층(223)이 배치될 수 있다. 언더필 물질층(223)은, 예를 들어 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 그러나, 일부 예시적인 실시예들에서, 몰딩층(280)이 몰디드 언더필(molded under-fill) 공정을 통해 반도체 칩(210)과 배선 구조물(290) 사이의 틈으로 직접 채워질 수도 있다. 이 경우, 언더필 물질층(223)은 생략될 수 있다.
몰딩층(280)은 배선 구조물(290) 상에 배치되어, 반도체 칩(210)의 적어도 일부를 덮을 수 있다. 예를 들어, 몰딩층(280)은 반도체 칩(210)의 측벽 및 반도체 칩(210)의 상면을 덮을 수 있다. 일부 예시적인 실시예들에서, 몰딩층(280)은 반도체 칩(210)의 측벽을 덮되, 반도체 칩(210)의 상면이 노출되도록 반도체 칩(210)의 상면을 덮지 않을 수도 있다. 예시적인 실시예들에서, 몰딩층(280)은 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 예를 들어, 몰딩층(280)은 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
반도체 패키지(20)는 웨이퍼 레벨 패키지일 수 있다. 예를 들어, 반도체 패키지(20)는 배선 구조물(290)의 풋 프린트가 반도체 칩(210)의 풋 프린트보다 큰 팬 아웃 반도체 패키지(Fan Out Semiconductor Package)일 수 있다. 일부 예시적인 실시예들에서, 반도체 패키지(20)는 배선 구조물(290)의 풋 프린트가 반도체 칩(210)의 풋 프린트와 동일한 팬 인 반도체 패키지(Fan In Semiconductor Package)일 수도 있다.
예시적인 실시예들에서, 상기 반도체 패키지(20)는 배선 구조물(290)의 형성 단계, 반도체 칩(210)을 배선 구조물(290)에 실장하는 단계, 및 몰딩층(280) 형성 단계가 차례로 진행되는, 칩 라스트(Chip last) 팬 아웃 공정을 통해 제조될 수 있다. 이 경우, 제1 도전성 연결 구조(233)의 제1 도전성 비아(233v), 제2 도전성 연결 구조(239)의 제2 도전성 비아(239v), 도전성 보강층(240)의 도전성 보강 비아(243)는 각각, 그 상측으로부터 그 하측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼(tapered) 형태를 가질 수 있다. 즉, 제1 도전성 연결 구조(233)의 제1 도전성 비아(233v), 제2 도전성 연결 구조(239)의 제2 도전성 비아(239v), 도전성 보강층(240)의 도전성 보강 비아(243)는 각각, 배선 구조물(290)의 상면으로부터 멀어질수록 수평 폭이 좁아지는 형태를 가질 수 있다.
또한, 반도체 패키지(20)는 배선 구조물(290)의 형성 단계에서, 재배선 공정을 통해 도전성 보강층(240), 제1 도전성 연결 구조(233), 및 제2 도전성 연결 구조(239)를 형성한 이후에, 제1 UBM층(260) 및 제2 UBM층(265)을 가장 나중에 형성하는 UBM 라스트(UBM last) 방식으로 제조될 수 있다. 이 경우, 제1 UBM층(260) 및 제2 UBM층(265)은 복수의 재배선 절연층(231) 중 최하층에 위치된 재배선 절연층(231)의 평평한 표면 상에 형성되어, 전체적으로 균일한 두께를 가지도록 형성될 수 있다. 제1 연결 범프(271)가 부착되는 제1 UBM층(260)의 하면 및 제2 연결 범프(273)가 부착되는 제2 UBM층(265)의 하면은 평평한 형태를 가지는 평면일 수 있다.
본 개시의 예시적인 실시예들에 따르면, 반도체 패키지(20)의 바닥면의 코너 영역들 상에 배치된 복수의 제1 연결 범프(271)는 플레이트 형태를 가지는 도전성 보강층(240)에 연결되어 있으므로, 반도체 패키지(20)의 바닥면의 코너 영역들 근방으로 작용하는 응력은 넓은 면적을 가지는 도전성 보강층(240)에 의해 분산될 수 있다. 반도체 패키지(20)의 코너 영역들에 작용하는 응력이 분산 및 완화될 수 있으므로, 반도체 패키지(20) 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 패키지(20)와 반도체 패키지(20)가 실장되는 보드 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 10은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20a)를 나타내는 단면도이다. 이하에서, 도 9를 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 설명한다.
도 10을 참조하면, 제1 UBM층(260)은 복수의 제1 연결 범프들(271)이 부착된 복수의 패드 연결부(261)와, 복수의 패드 연결부(261) 사이를 연결하는 브릿지부(263)를 포함할 수 있다. 복수의 패드 연결부(261) 사이가 브릿지부(263)에 의해 전기적으로 연결되므로, 복수의 제1 연결 범프들(271)은 제1 UBM층(260)을 통해 상호 전기적으로 연결될 수 있다. 브릿지부(263)는 플레이트 형태를 가질 수 있으며, 복수의 패드 연결부(261) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다.
제1 UBM층(260)은 비교적 넓은 면적으로 가지도록 형성되어, 도전성 보강층(240)과 함께 반도체 패키지(20a)의 바닥면의 코너 영역들 근방으로 작용하는 응력을 분산시킬 수 있다. 이에 따라, 반도체 패키지(20a) 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 패키지(20a)와 보드 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
도 11은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20b)를 나타내는 단면도이다. 이하에서, 도 10을 참조하여 설명된 반도체 패키지(20a)와의 차이점을 중심으로 설명한다.
도 11을 참조하면 제1 도전성 연결 구조(233)에 포함된 복수의 제1 도전층(233p)의 적어도 일부의 층은 플레이트 형태를 가질 수 있다. 예컨대, 복수의 제1 도전층(233p)의 적어도 일부의 층은 수직 방향(Z방향)으로 복수의 제1 연결 범프(271) 각각의 적어도 일부와 중첩되는 면적을 가질 수 있다.
복수의 제1 도전층(233p)의 적어도 일부의 층이 비교적 넓은 면적으로 가지도록 형성되므로, 제1 도전성 연결 구조(233)는 제1 UBM층(260) 및 도전성 보강층(240)과 함께 반도체 패키지(20b)의 바닥면의 코너 영역들 근방으로 작용하는 응력을 분산시킬 수 있다. 이에 따라, 반도체 패키지(20b) 내에 응력에 의한 손상이 줄어들 수 있고, 반도체 패키지(20b)와 보드 기판 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
또한, 복수의 제1 도전성 비아(233v)는 플레이트 형태를 가지는 적어도 하나의 제1 도전층(233p) 상에 2차원 어레이 형태로 배열될 수 있다. 예컨대, 복수의 제1 도전성 비아(233v)는 플레이트 형태를 가지는 적어도 하나의 제1 도전층(233p)의 표면 상에 2 이상의 행 및 2 이상의 열로 배열될 수 있다. 좁은 간격으로 배열된 복수의 제1 도전성 비아(233v)를 통해 서로 다른 레벨에 위치된 제1 도전층들(233p) 사이 및 최하층의 도전층과 도전성 보강층(240) 사이가 견고하게 연결될 수 있으므로, 도전성 보강층(240) 및 제1 도전성 연결 구조(233)에 의한 응력 분산 효과가 향상될 수 있다.
나아가, 도전성 보강층(240)의 도전성 보강 비아들(243)은 플레이트 형태의 도전성 플레이트(241) 상에 2차원 어레이 형태로 배열될 수 있다. 좁은 간격으로 배열된 도전성 보강 비아들(243)을 통해 제1 도전성 연결 구조(233)와 제1 UBM층(260) 사이가 견고하게 연결될 수 있으므로, 도전성 보강층(240) 및 제1 UBM층(260)에 의한 응력 분산 효과가 향상될 수 있다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20c)를 나타내는 단면도이다. 이하에서, 도 9을 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 설명한다.
도 12를 참조하면, 반도체 패키지(20c)는 칩 라스트 팬 아웃 공정을 통해 제조되되, 배선 구조물(290)의 형성 단계에서 제1 UBM층(260) 및 제2 UBM층(265)을 가장 먼저 형성한 이후 나머지 도전성 보강층(240), 제1 도전성 연결 구조(233), 및 제2 도전성 연결 구조(239)를 형성하는 UBM 퍼스트(UBM first) 방식으로 제조될 수 있다.
이 경우, 제1 UBM층(260) 및 제2 UBM층(265)은 전체적으로 균일한 두께를 가지도록 형성될 수 있고, 제1 연결 범프(271)가 부착되는 제1 UBM층(260)의 하면 및 제2 연결 범프(273)가 부착되는 제2 UBM층(265)의 하면은 평평한 형태를 가지는 평면일 수 있다. 그리고, 제1 UBM층(260)의 측벽의 적어도 일부 및 제2 UBM층(265)의 측벽의 적어도 일부는 재배선 절연층(231)에 의해 덮일 수 있다.
도 13은 본 개시의 예시적인 실시예들에 따른 반도체 패키지(20d)를 나타내는 단면도이다. 이하에서, 도 9을 참조하여 설명된 반도체 패키지(20)와의 차이점을 중심으로 설명한다.
도 13을 참조하면, 반도체 패키지(20d)는 반도체 칩(210)을 몰딩하는 몰딩층(280)을 형성하는 단계, 및 몰딩층(280)에 의해 몰딩된 반도체 칩(210) 상에 배선 구조물(290)을 형성하는 단계가 차례로 진행되는, 칩 퍼스트(Chip first) 팬 아웃 공정을 통해 제조될 수 있다. 이 경우, 제1 도전성 연결 구조(233)의 제1 도전성 비아(233v), 제2 도전성 연결 구조(239)의 제2 도전성 비아(239v), 도전성 보강층(240)의 도전성 보강 비아(243)는 각각, 그 하측으로부터 그 상측을 향하는 방향으로 수평 폭이 좁아지며 연장되는 테이퍼(tapered) 형태를 가질 수 있다. 즉, 제1 도전성 연결 구조(233)의 제1 도전성 비아(233v), 제2 도전성 연결 구조(239)의 제2 도전성 비아(239v), 도전성 보강층(240)의 도전성 보강 비아(243)는 각각, 배선 구조물(290)의 상면에 인접할수록 수평 폭이 좁아지는 형태를 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 칩 110: 반도체 기판
120: FEOL 구조 130: BEOL 구조
131: 제1 도전성 연결 구조 139: 제2 도전성 연결 구조
140: 도전성 보강층 150: 커버 절연층
160: 제1 UBM 층 165: 제2 UBM층
171: 제1 연결 범프 173: 제2 연결 범프
190: 배선 구조물

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 제1 면 상에 배치되고, 도전성 연결 구조 및 상기 도전성 연결 구조를 덮는 층간절연층을 포함하는 BEOL(back end of layer) 구조;
    상기 BEOL 구조 상에 배치되고, 상기 도전성 연결 구조에 전기적으로 연결되고, 상기 반도체 기판의 제1 면에 평행하게 연장된 플레이트 형태를 가지는 도전성 보강층;
    상기 도전성 보강층을 덮는 커버 절연층;
    상기 커버 절연층의 오프닝들을 통해 상기 도전성 보강층에 연결된 복수의 패드 연결부를 포함하는 언더 범프 금속(Under　Bump　Metal, UBM)층; 및
    상기 UBM층의 상기 복수의 패드 연결부 상에 배치되고, 상기 도전성 보강층을 통해 상호 전기적으로 연결되며, 상기 반도체 기판의 제1 면에 수직한 방향으로 상기 도전성 보강층에 중첩되도록 위치된 복수의 제1 연결 범프;
    를 포함하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 UBM층은 상기 복수의 패드 연결부 사이에서 연장되어 상기 복수의 패드 연결부 사이를 물리적 및 전기적으로 연결하는 브릿지부(bridge portion)를 더 포함하는 반도체 칩.
  3. 제 1 항에 있어서,
    상기 도전성 보강층과 상기 UBM층은 서로 다른 물질을 포함하는 반도체 칩.
  4. 제 3 항에 있어서,
    상기 도전성 보강층은 알루미늄을 포함하고, 상기 UBM층은 구리를 포함하는 반도체 칩.
  5. 제 1 항에 있어서,
    상기 도전성 연결 구조는,
    서로 다른 레벨에 위치된 복수의 도전층; 및
    상기 복수의 도전층 사이에서 연장된 복수의 도전성 비아;
    를 포함하는 반도체 칩.
  6. 제 5 항에 있어서,
    상기 복수의 도전층 중 적어도 하나의 층은 상기 반도체 기판의 상기 제1 면에 평행한 플레이트 형태를 가지는 반도체 칩.
  7. 제 1 항에 있어서,
    상기 UBM층, 상기 도전성 보강층, 및 상기 도전성 연결 구조는 전기적으로 접지된 반도체 칩.
  8. 제 1 항에 있어서,
    상기 반도체 칩은 상기 복수의 제1 연결 범프가 배치되는 바닥면을 포함하고,
    상기 복수의 제1 연결 범프는 상기 반도체 칩의 상기 바닥면의 가장자리들이 만나는 꼭지점들 근방의 코너 영역들에 배치된 반도체 칩.
  9. 복수의 연결 범프;
    상기 복수의 연결 범프가 부착된 복수의 패드 연결부를 포함하는 UBM층; 및
    상기 UBM층을 통해 상기 복수의 연결 범프에 전기적으로 연결되고, 복수의 제1 연결 범프 각각의 적어도 일부와 중첩되는 면적을 가지도록 플레이트 형태를 가지는 도전성 보강층;
    을 포함하는 배선 구조물.
  10. 반도체 기판;
    상기 반도체 기판의 제1 면 상에 배치되고, 제1 도전성 연결 구조, 제2 도전성 연결 구조, 및 상기 제1 도전성 연결 구조 및 상기 제2 도전성 연결 구조를 덮는 층간절연층을 포함하는 BEOL 구조;
    상기 BEOL 구조 상에 배치되고, 상기 제1 도전성 연결 구조에 전기적으로 연결되고, 상기 반도체 기판의 제1 면에 평행하게 연장된 플레이트 형태를 가지는 도전성 보강층;
    상기 BEOL 구조 상에 배치되고, 상기 제2 도전성 연결 구조에 전기적으로 연결된 패드층;
    상기 도전성 보강층 및 상기 패드층을 덮는 커버 절연층;
    상기 커버 절연층의 제1 오프닝들을 통해 상기 도전성 보강층에 연결된 복수의 패드 연결부를 포함하는 제1 UBM층;
    상기 커버 절연층의 제2 오프닝들을 통해 상기 패드층에 연결된 제2 UBM층; 및
    상기 제1 UBM층의 상기 복수의 패드 연결부 상에 배치되고, 상기 도전성 보강층에 전기적으로 연결된 복수의 제1 연결 범프; 및
    상기 제2 UBM층 상에 배치된 제2 연결 범프;
    를 포함하고,
    상기 복수의 제1 연결 범프, 상기 제1 UBM층, 상기 도전성 보강층, 및 상기 제1 도전성 연결 구조는 전기적으로 연결된 반도체 칩.
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