CN1212661C - 应力释放的图案组合结构 - Google Patents
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Abstract
本发明涉及一种应力释放的图案组合结构，包含一密封式环圈结构和一应力释放的图案结构，设置于一半导体基板上；密封式环圈结构包括：一外侧密封式环圈，一内侧密封式环圈，设置于该外侧密封式环圈内部，该外侧密封式环圈为第一堆栈式结构层且包括连续性的线形介层洞插塞，且其中该内侧密封式环圈为相对应于该第一堆栈式结构层的第二堆栈式结构层且包括连续性的线形介层洞插塞和不连续性的方形介层洞插塞；应力释放的网状图案结构包括：三角形网状图案结构，设置于该外侧密封式环圈四个顶角外围，多边形网状图案结构，设置于该内侧密封式环圈四个顶角内围，网状图案结构为金属条组件区。通过本发明，可有效减少内应力，并有效隔绝水汽和杂质，保护内部芯片。
Description
技术领域
本发明涉及一种应力释放的图案组合结构，用于集成电路芯片保护，特别是关于一种应力释放的网状图案组合于密封式环圈的结构。
背景技术
现今的半导体制造工艺流程中，随着组件尺寸的缩小化以及组件操作速度的提高，具有低电阻常数和高电子迁移阻抗的铜金属，已逐渐被应用来作为金属内连线的材质，取代以往的铝金属制造工艺流程。其中配合铜金属的镶嵌式(damascene)内连线技术不仅可使内连线尺寸缩小还可减少延迟时间(RC delay)，同时也解决了铜金属蚀刻不易的问题，因此已成为现今多重内连线发展的主要趋势。
然而，随着组件尺寸缩小化的发展，相同的芯片面积所容纳的电路组件的数量急速增加，因此，外在的微小的应力或超音波振荡，都会使精密敏感的电路组件产生失效、短路、甚至造成集成电路基底材料龟裂或剥离。
为了解决上述问题，传统技术中，曾在芯片四周置一密封式环圈，以隔绝应力并防止水汽、杂质的渗入，如图1-1所示，为习知技术中密封式环圈的俯视图，其为一方形密封式环圈10，围绕在切割线12的内侧，以保护内部芯片电路设计组件区14，并达到和应力、水汽及杂质隔绝的效果。图1-2，为习知技术中密封式环圈的横截面示意图，该密封式环圈为一堆栈式结构16，金属层18之间以介层洞插塞20所连接。
但是传统的密封式环圈还是存在内应力过大的问题，对于外来的应力释放效果也无法达到预定设计的结果，且在隔绝水气能力与整体堆栈结构强度也待加强改进。
发明内容
本发明主的目的在于提供一种应力释放的图案组合结构，特别是关于一种应力释放的网状图案组合于密封式环圈的结构。其能有效地减少内应力，隔绝水气和杂质，保护内部芯片。
为达到上述目的，本发明提出一种应力释放的图案组合结构，用于集成电路芯片保护，其包含一密封式环圈，特点是，该密封式环圈含有一外侧密封式环圈和一设置于该外侧密封式环圈内部的内侧密封式环圈，构成一密封式环圈结构；该外侧密封式环圈为第一堆栈式结构层且包括至少一连续性的线形介层洞插塞，且其中该内侧密封式环圈为相对应于该第一堆栈式结构层的第二堆栈式结构层且包括至少一连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞；还有一应力释放的网状图案结构与该密封式环圈结构相配合，它们共同设置于一半导体基板上。
该第一堆栈式结构层包括一上层第一金属层和若干层的下层第一金属层，而该上层第一金属层和该若干层下层第一金属层之间以及该若干层下层第一金属层间包括至少一连续性的线形介层洞插塞；
该第二堆栈式结构层包括一上层第二金属层和若干层下层第二金属层，而该上层第二金属层和该若干层的下层第二金属层之间以及该若干层的下层第二金属层间包括至少一连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞；
外侧密封式环圈的宽度约为1.1微米；内侧密封式环圈的宽度约为6.0微米；外侧密封式环圈与所述的内侧密封式环圈的间距约为2.5微米；第一金属层和第二金属层的材质皆为铜；该上层第一金属层与该若干层的下层第一金属层之间是以一连续性的线形介层洞插塞所连结，且该连续性的线形介层洞插塞其宽度约为0.36微米。
所说的若干层下层第一金属层间是以一连续性的介层洞插塞和至少一不连续性的方形介层洞插塞所连结，且该连续性的介层洞插塞位于该若干层下层第一金属层的外端，且上下对准而成，而该不连续性的方形介层洞插塞则位于该若干层的下层第一金属层的内端，该连续性的线形介层洞插塞和该不连续性的方形介层洞插塞其宽度皆约为0.19微米。
所说的上层第二金属层与上述的若干层下层第二金属层之间是以两条连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞所连结，且该连续性的线形介层洞插塞是位于该上层第二金属层与该若干层下层第二金属层之间的两端，而该连续性的线形介层洞插塞和该不连续性的方形介层洞插塞，其宽度皆约为0.36微米。
所说的若干层下层第二金属层间是以两条连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞所连结，且该连续性的线形介层洞插塞是位于该若干层下层第二金属层间的两端，且上下对准而成，而该连续性的线形介层洞插塞和该不连续性的方形介层洞插塞其宽度皆约为0.19微米。
所说的外侧密封式环圈和内侧密封式环圈成八边形。
所说的应力释放的网状图案结构包含：多个三角形网状图案结构，设置于该外侧密封式环圈四个顶角外围；多个多边形网状图案结构，设置于该内侧密封式环圈四个顶角内围。
所说的应力释放的网状图案结构，其网状图案结构为一金属条组件区，由若干平行于第一方向金属条和若干平行于第二方向金属条所交错形成，其中该第一方向大体垂直于该第二方向；若干的方形镶嵌区，是由该平行于第一方向金属条和该平行于第二方向金属条所交错围绕而成的若干方形区域，并于该方形区域内镶嵌填满一低介电材料；若干的介层洞金属插栓，形成于该平行于第一方向金属条和该平行于第二方向金属条所交错的接点处。
上述的方形镶嵌区为正方形的镶嵌区，各边长约为1.5微米；应力释放的网状图案结构中，金属条的材质为为铜；低介电材质为氧化物。
通过本发明，可以有效保护内部芯片电路设计组件区，并能有效减少过大的内应力，释放外来的应力，且能有效隔绝水气和杂质，其整体堆栈结构强度也有显著的提高。
附图说明
图1-1为习知技术中密封式环圈的俯视图。
图1-2为习知技术中密封式环圈的横截面示意图。
图2-1为本发明中密封式环圈的俯视图。
图2-2为本发明中密封式环圈的横截面示意图。
图3为本发明中应力释放的网状图案结构示意图。
图4为本发明的应力释放的图案组合结构示意图。
具体实施方式
为使本发明的目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
首先在本发明中，提出一种密封式环圈结构，其设置于一半导体基板上，该密封式环圈结构包括：一外侧密封式环圈以及一内侧密封式环圈。
如图2-1所示，为本发明密封式环圈的俯视图，一外侧密封式环圈26以及一内侧密封式环圈28，围绕在切割线24的内侧，用来保护芯片内部电路设计组件区22，做为应力隔绝的效果，该外侧密封式环圈26的宽度约为1.1微米，该内侧密封式环圈28的宽度约为6.0微米，外侧密封式环圈26与内侧密封式环圈28的间距约为2.5微米。
如图2-2所示，为本发明的密封式环圈的横截面示意图，一外侧密封式环圈26，为一第一堆栈式结构层30，该第一堆栈式结构层30包括一上层第一金属层32和若干层下层第一金属层34，而该上层第一金属层32和该若干层的下层第一金属层34之间以及该若干层的下层第一金属层34间包括至少一连续性的线形介层洞插塞36，而上述上层第一金属层32与上述若干层的下层第一金属层34之间是以一连续性的线形介层洞插塞36所连结，且宽度约为0.36微米，在上述若干层的下层第一金属层34间是以一连续性的介层洞插塞36和至少一不连续性的方形介层洞插塞44所连结，且上述连续性的介层洞插塞36位于上述若干层下层第一金属层34的外端，且上下对准而成，而上述不连续性的方形介层洞插塞44则位于上述若干层的下层第一金属层34的内端，在上述若干层的下层第一金属层34内的连续性的线形介层洞插塞36和不连续性的方形介层洞插塞44其宽度皆约为0.19微米。
一内侧密封式环圈28，设置于上述外侧密封式环圈26内部，为相对应于上述第一堆栈式结构层30的一第二堆栈式结构层38，该第二堆栈式结构层38包括一上层第二金属层40和若干层下层第二金属层42，而上述上层第二金属层40和上述若干层的下层第二金属层42之间以及上述若干层的下层第二金属层42间包括至少一连续性的线形介层洞插塞36和至少一不连续性的方形介层洞插塞44，上述上层第二金属层40与上述若干层下层第二金属层42之间是以两条连续性的线形介层洞插塞36和至少一不连续性的方形介层洞插塞44所连结，且上述连续性的线形介层洞插塞36位于上述上层第二金属层40与上述若干层的下层第二金属层42之间的两端，而上述连续性的线形介层洞插塞36和上述不连续性的方形介层洞插塞44其宽度皆约为0.36微米，上述若干层的下层第二金属层42间是以两条连续性的线形介层洞插塞36和至少一不连续性的方形介层洞插塞44所连结，且上述连续性的线形介层洞插塞36是位于上述若干层的下层第二金属层42间的两端，且上下对准而成，而上述连续性的线形介层洞插塞36和上述不连续性的方形介层洞插塞44，其宽度皆约为0.19微米，其中上述第一金属层和第二金属层的材质皆为铜。
接着在本发明中，再提出一种用于应力释放的网状图案结构，设置于一半导体基板上，上述应力释放的图案结构包括有，如图3所示，一铜金属条组件区(未示于图中)，由若干平行于第一方向的铜金属条46和若干平行于第二方向的铜金属条48所交错形成，其中上述第一方向大体垂直于上述第二方向。若干的方形镶嵌区(未示于图中)，由上述平行于第一方向铜金属条46和上述平行于第二方向铜金属条48所交错围绕而成的若干方形区域50，并于上述方形区域50内镶嵌填满低介电氧化物。若干的介层洞铜金属插栓52，形成于上述平行于第一方向铜金属条46和上述平行于第二方向铜金属条48所交错的接点处。
结合上述密封式环圈结构和上述应力释放的网状图案结构，而形成一种应力释放的图案组合结构，设置于一半导体基板上，上述应力释放的图案组合结构包括有，如图4所示，一八边形外侧密封式环圈54、一八边形内侧密封式环圈56、三角形网状图案结构58以及多边形网状图案结构60。上述八边形外侧密封式环圈54，设置于切割线64的内侧。上述八边形内侧密封式环圈56，设置于上述外侧密封式环圈54内部。上述三角形网状图案结构58，设置于上述八边形外侧密封式环圈54的四个顶角外围。上述多边形网状图案结构60，设置于上述八边形内侧密封式环圈56四个顶角内围，这种结合上述密封式环圈结构和上述应力释放的网状图案结构的应力释放图案组合，可以有效保护内部芯片电路发计组件区62，减少内应力过大的问题，有效释放外来的应力，且能有效隔绝水气，其整体堆栈结构强度也有显著的提高。
本发明虽以较佳实施例揭露如上，但其并不是用来限定本发明的范围，任何熟习此项技术者，在不脱离本发明的精神和范围内，当可做一些更动与润饰，因此本发明的保护范围应当视本专利申请的权利要求书所界定的范围为准。
Claims (16)
1.一种应力释放的图案组合结构，用于集成电路芯片保护，其包含一密封式环圈，其特征是，该密封式环圈含有一外侧密封式环圈和一设置于该外侧密封式环圈内部的内侧密封式环圈，构成一密封式环圈结构；其中该外侧密封式环圈为一第一堆栈式结构层且包括至少一连续性的线形介层洞插塞，且其中该内侧密封式环圈为相对应于该第一堆栈式结构层的一第二堆栈式结构层且包括至少一连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞；还有一应力释放的网状图案结构与该密封式环圈结构相配合，它们共同设置于一半导体基板上。
2.如权利要求1所述的应力释放的图案组合结构，其特征是，
该第一堆栈式结构层包括一上层第一金属层和若干层的下层第一金属层，而该上层第一金属层和该若干层下层第一金属层之间以及该若干层下层第一金属层间包括至少一连续性的线形介层洞插塞；
该第二堆栈式结构层包括一上层第二金属层和若干层下层第二金属层，而该上层第二金属层和该若干层的下层第二金属层之间以及该若干层的下层第二金属层间包括至少一连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞。
3.如权利要求1或2所述的应力释放的图案组合结构，其特征是，所述的外侧密封式环圈的宽度为1.1微米。
4.如权利要求1或2所述的应力释放的图案组合结构，其特征是，所述的内侧密封式环圈的宽度为6.0微米。
5.如权利要求1或2所述的应力释放的图案组合结构，其特征是，所述的外侧密封式环圈与所述的内侧密封式环圈的间距为2.5微米。
6.如权利要求2所述的应力释放的图案组合结构，其特征是，所述的第一金属层和第二金属层的材料皆为铜金属层。
7.如权利要求2所述的应力释放的图案组合结构，其特征是，所述的上层第一金属层与所述的若干层下层第一金属层之间是以一连续性的线形介层洞插塞所连结，且该连续性的线形介层洞插塞其宽度为0.36微米。
8.如权利要求2所述的应力释放的图案组合结构，其特征是，所述的若干层下层第一金属层间是以一连续性的介层洞插塞和至少一不连续性的方形介层洞插塞所连结，且该连续性的介层洞插塞位于该若干层下层第一金属层的外端，且上下对准而成，而该不连续性的方形介层洞插塞则位于该若干层下层第一金属层的内端，该连续性的线形介层洞插塞和该不连续性的方形介层洞插塞其宽度皆为0.19微米。
9.如权利要求2所述的应力释放的图案组合结构，其特征是，所述的上层第二金属层与所述的若干层下层第二金属层之间是以两条连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞所连结，且该连续性的线形介层洞插塞是位于该上层第二金属层与该若干层下层第二金属层之间的两端，而该连续性的线形介层洞插塞和该不连续性的方形介层洞插塞，其宽度皆为0.36微米。
10.如权利要求2所述的应力释放的图案组合结构，其特征是，所述的若干层下层第二金属层间是以两条连续性的线形介层洞插塞和至少一不连续性的方形介层洞插塞所连结，且该连续性的线形介层洞插塞是位于该若干层的下层第二金属层间的两端，且上下对准而成，而该连续性的线形介层洞插塞和该不连续性的方形介层洞插塞其宽度皆为0.19微米。
11.如权利要求1所述的应力释放的图案组合结构，其特征是，所述的外侧密封式环圈和内侧密封式环圈成八边形。
12.如权利要求11所述的应力释放的图案组合结构，其特征是，所述的应力释放的网状图案结构包含：多个三角形网状图案结构，设置于该外侧密封式环圈四个顶角外围；多个多边形网状图案结构，设置于该内侧密封式环圈四个顶角内围。
13.如权利要求1或12所述的应力释放的图案组合结构，其特征是，所述的应力释放的网状图案结构，其网状图案结构为一金属条组件区，由若干平行于第一方向金属条和若干平行于第二方向金属条所交错形成，其中该第一方向垂直于该第二方向；若干的方形镶嵌区，是由该平行于第一方向金属条和该平行于第二方向金属条所交错围绕而成的若干方形区域，并于该方形区域内镶嵌填满一低介电材料；若干的介层洞金属插栓，形成于该平行于第一方向金属条和该平行于第二方向金属条所交错的接点处。
14.如权利要求13所述的应力释放的图案组合结构，其特征是，所述的方形镶嵌区为正方形的镶嵌区，各边长为1.5微米。
15.如权利要求13所述的应力释放的图案组合结构，其特征是，在所述的应力释放的网状图案结构中，金属条的材料为铜。
16.如权利要求13所述的应力释放的图案组合结构，其特征是，所述的低介电材料为氧化物。
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