CN1407620A - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置及其制造方法，在设置有元件和下层布线52、56的基板上，沉积层间绝缘膜18后，在层间绝缘膜18上，分别形成在内部元件区域上到达布线56的通路孔70，和在芯片区域外周部上到达环状衬垫16的环状槽30。其次，通过将形成在层间绝缘膜18上的感光胶图形Fr2作为掩膜进行蚀刻，在内部元件区域形成比通路孔70宽的布线用槽71。这时，由于环状槽30中位于芯片区域外周部的边部的部分，被感光胶图形Fr2的局部所埋，所以可以减少从环状槽30的底面飞散的Cu。从而提供一种在形成密封圈构造时所发生的等离子损害和布线电阻的差异小的半导体装置及其制造方法。
Description
技术领域
本发明涉及一种具有多层布线结构的半导体装置，特别是涉及一种具有用于阻止水分和潮气等侵入内部元件区域的密封圈的半导体装置。
背景技术
近年来，伴随半导体装置的高集成化要求，内部的晶体管等元件的细小化和布线的多层化也在不断进行。特别是布线性能对半导体装置性能的影响增大，因而正在通过镶嵌工艺，由铝布线向电阻率小的铜布线过渡。图8(a)、(b)是表示现有的单晶片的芯片区域的俯视图，及透视绝缘膜时、设置在芯片区域中的半导体装置的芯片区域拐角部附近部分的俯视图。另外，图9是沿现有的半导体装置的图8(b)中所示的VIII-VIII线的剖面图。
该半导体装置，如图8(a)、(b)及图9所示，包括：硅基板101；形成在硅基板101上、围住活性区域103的元件分离102；形成在活性区域103上的扩散层104；设置在硅基板101上的第1层间绝缘膜110；设置在第1层间绝缘膜110上的第2层间绝缘膜114；设置在第2层间绝缘膜114上的第3层间绝缘膜118；设置在第3层间绝缘膜118上的第4层间绝缘膜121；以及设置在第4层间绝缘膜121上的防潮性绝缘膜124。再有，在芯片区域外周部，包括：贯穿第1层间绝缘膜110到达扩散层104的第1环状壁111；设置在第1层间绝缘膜110上、与第1环状壁111连接的第1环状衬垫112；贯穿第2层间绝缘膜114到达第1环状衬垫112的第2环状壁115；设置在第2层间绝缘膜114上、与第2环状壁115连接的第2环状衬垫116；贯穿第3层间绝缘膜118到达第2环状衬垫116的第3环状壁119；设置在第3层间绝缘膜118上、与第3环状壁119连接的第3环状衬垫120；贯穿第4层间绝缘膜121到达第3环状衬垫120的第4环状壁122；以及设置在第4层间绝缘膜121上、与第4环状壁122连接的第4环状衬垫123。通过所述各环状壁111、115、119、122及各环状衬垫112、116、120、123，构成了用于阻止水分和潮气等侵入内部元件区域的密封圈。
图10是表示对现有的半导体装置的芯片区域外周部与内部元件区域的结构进行比较的剖面图。如该图所示，芯片区域外周部的第1环状壁111，是与内部元件区域的接触插塞151同时，将金属或多晶硅填入接触孔内而形成的，第1环状衬垫112，是与内部元件区域的局部布线152同时，对金属膜进行图形形成而形成的，芯片区域外周部的第2环状壁115，是与内部元件区域的第1连接插塞155同时，将金属填入通路孔而形成的，第2环状衬垫116，是与内部元件区域的第1层布线156同时，对金属膜进行图形形成而形成的，芯片区域外周部的第3环状壁119，是与内部元件区域的第2连接插塞159同时，将金属填入通路孔而形成的，第3环状衬垫120，是与内部元件区域的第2层布线160同时，对金属膜进行图形形成而形成的，芯片区域外周部的第4环状壁122，是与内部元件区域的第3连接插塞162同时，将金属填入通路孔而形成的，第4环状衬垫123，是与内部元件区域的第3层布线163同时，对金属膜进行图形形成而形成的。
在此，用作层间绝缘膜的涂布膜，一般是有机膜，像二氧化硅薄膜那样，为了抑制将无机质作为主体的膜时也会出现的烧结时的裂缝产生，大多在添加有机成分后再使用。另外，即使是经过800℃左右的烧结已几乎完全成为无机硅氧化膜的二氧化硅薄膜，形成在布线上时，因400℃左右的处理为极限，所以作为溶剂使用的有机成分不会完全脱离而残留在膜中。这样，含有有机成分的绝缘膜，因本质上具有较高的吸潮性或渗水性，所以在形成膜后涂布膜露出时，容易将水分吸入半导体装置的内部，而成为半导体装置可靠性下降的原因。
因此，在图8～图10所示的现有的半导体装置中，通过用环状衬垫及环状壁形成的密封圈围住内部元件区域的外周，在划线区域内构成了即使半导体芯片被一个个切割地分割后，水分也无法侵入层间绝缘膜中。
但是，若要利用双重镶嵌工艺形成所述现有的半导体装置时，估计会有如下缺点。
也就是说，在双重镶嵌工艺中，形成上层侧的环状壁(例如第3环状壁119)用的环状槽和上层侧的插塞(例如第2连接插塞159)用的孔后，形成上层侧的环状衬垫(例如第3环状衬垫120)用环状槽和上层侧的布线(例如第2层布线160)用槽时的干式蚀刻工序中，由于存在大面积开口部的环状槽，所以存在对下层侧布线(例如局部布线152及第1层布线156)和硅基板产生较大的等离子损害的危险。另外，在这种情况下，从下层的环状衬垫(例如第2环状衬垫116)中露出环状槽的底面的部分飞散出气体形式的Cu等，使干式蚀刻速度产生了变化。其结果，存在造成内部元件区域的布线(例如第2层布线160)用槽的深度产生不均一，进而产生布线电阻的不均一的危险。
发明内容
本发明的目的在于，提供一种不仅可以防止由外部向层间绝缘膜的水分的侵入，还具有在布线电阻的不均一或基板、布线中的等离子损害较小的布线的半导体装置。
本发明的半导体装置，包括：设置在基板上半导体层的上方的各个多个的层间绝缘膜及由各个多条布线组成的多个布线层；用于将所述多个布线层的布线与布线或布线与半导体层沿纵向连接的插塞；设置有设置在所述半导体层上的元件、所述布线层及所述插塞的内部元件区域；以及设置在所述半导体层上的贯穿所述多个的层间绝缘膜并围住所述内部元件区域的环状密封圈，所述多个的层间绝缘膜中至少一层层间绝缘膜，埋住所述多个布线层中的一层布线层中的布线及与该布线连接的插塞周围，所述密封圈中至少贯穿一层层间绝缘膜的部分，具有至少局部从该层间绝缘膜的上端延伸到下端的纵板状环状壁。
这样，由于贯穿密封圈的至少一层层间绝缘膜的部分具有纵板状环状壁，所以在形成形成在相同层间绝缘膜上的布线用槽时，环状壁用环状槽处于被掩膜材料埋住的状态。其结果，在用于形成环状槽的工序中，可以抑制向下方基板和布线的等离子损害的发生。另外，由于抑制了从环状槽的底部的异物发生，所以可以抑制蚀刻速度变化，因而可以抑制埋在相同的层间绝缘膜下的布线用槽的深度、也就是布线厚度的变化。
还包括：盖住所述内部元件区域的上方、具有阻止异物侵入功能的保护绝缘膜，通过使所述密封圈的下端与所述半导体层，上端与所述保护绝缘膜分别直接相接，可以更加可靠地阻止异物的侵入。
所述密封圈，具有近似直线状的边部和拐角部，所述密封圈的所述拐角部，具有横板状的部分衬垫，所述环状壁，在所述密封圈的边部，从所述至少一层层间绝缘膜的上端延伸到下端，而在所述密封圈的拐角部，从所述横板状的部分衬垫的下端延伸到所述至少一层层间绝缘膜的下端，因而，可以抑制因拐角部的掩膜的位置偏移而引起的密封圈形状不良。
当所述内部元件区域设置在由所述基板的划线区域所围住的区域时，最好使所述密封圈，设置在所述内部元件区域与所述基板的划线区域之间。
当所述内部元件区域为设置有存储单元的存储区域，并且，还具有用于使所述存储区域中的存储单元的存储状态变化的开关部时，最好使所述密封圈，设置在所述内部元件区域与所述开关部之间。
本发明的半导体装置的制造方法，是包括：设置在基板上半导体层的上方的各个多个的层间绝缘膜及多个布线层；用于将所述多个布线层的布线与布线或布线与半导体层沿纵向连接的插塞；设置有设置在所述半导体层上的元件、所述布线层及所述插塞的内部元件区域；以及设置在所述半导体层上的贯穿所述多个的层间绝缘膜并设置有围住所述内部元件区域的环状密封圈的芯片区域外周部的半导体装置的制造方法，包括：在所述多个的层间绝缘膜中至少一层层间绝缘膜上，形成所述插塞用孔，和至少成为埋住所述密封圈区域的局部的环状槽的工序(a)；在基板上，形成具有包括所述插塞用孔的区域开口的抗蚀掩膜的工序(b)；通过用所述抗蚀掩膜的蚀刻，形成比所述插塞用孔浅的布线用槽的工序(c)；在基板上沉积导体膜后，通过除去所述导体膜使所述层间绝缘膜露出，将所述导体膜的局部埋入所述布线用槽、孔及所述环状槽中，在所述内部元件区域形成所述布线及插塞的同时，在所述芯片区域外周部形成至少局部从层间绝缘膜的上端延伸到下端、构成密封圈局部的纵板状环状壁的工序(d)。
根据这种方法，在工序(b)中，由于密封圈用环状槽被抗蚀掩膜所埋，所以在工序(c)中形成布线用槽时，可以抑制向下方的基板和布线的等离子损害的发生。另外，由于抑制了从环状槽底部的异物发生，所以可以抑制蚀刻速度的变化，因而可以抑制所形成的布线用槽的深度、也就是埋入层间绝缘膜中的布线的厚度的变化，可以抑制布线电阻的不均一。
在所述工序(b)中，在所述芯片区域外周部的拐角部，形成包括所述感光胶掩膜的所述环状槽的局部的区域的开口，在所述工序(c)中，在所述芯片区域外周部的拐角部，形成比在包括所述环状槽的局部的区域内的环状槽浅的衬垫用槽，在所述工序(d)中，通过用所述导体膜的局部也埋住所述衬垫用槽，在芯片区域外周部的拐角部形成横板状的部分衬垫的同时，形成在芯片区域外周部的边部从所述层间绝缘膜的上端延伸到下端、而在芯片区域外周部的拐角部从所述部分衬垫的下端延伸到所述层间绝缘膜的下端的环状壁，因而，可以抑制因抗蚀掩膜的位置偏移而引起的密封圈的形状不良的发生。
附图说明
图1(a)、(b)是表示本发明实施例的单晶片的芯片区域的俯视图，及透视绝缘膜时、设置在芯片区域中的半导体装置的芯片区域拐角部附近部分的俯视图。
图2是沿本发明实施例的半导体装置的图1(b)中所示的II-II线的剖面图。
图3是沿本发明实施例的半导体装置的图1(b)中所示的III-III线的剖面图。
图4(a)、(b)是表示形成本发明实施例的半导体装置制造工序中第2层布线用槽为止的工序的剖面图。
图5(a)、(b)是表示形成本发明实施例的半导体装置制造工序中第2层布线为止的工序的剖面图。
图6(a)、(b)是表示形成本发明实施例的半导体装置制造工序中第3层布线用槽为止的工序的剖面图。
图7(a)、(b)是表示形成本发明实施例的半导体装置制造工序中第3层布线及防潮性保护膜为止的工序的剖面图。
图8(a)、(b)是表示现有的单晶片的芯片区域的俯视图，及透视绝缘膜时、设置在芯片区域中的半导体装置的芯片区域拐角部附近所表示部分的俯视图。
图9是现有的半导体装置图8(b)中所示的沿VIII-VIII线的剖面图。
图10是表示对现有的半导体装置的芯片区域外周部与内部元件区域的结构进行比较的剖面图。
其中，1-硅基板；2-元件分离；3-活性区域；4-扩散层；11-第1环状壁；12-第1环状衬垫；13-第2层间绝缘膜；14-第3层间绝缘膜；15-第1连接插塞；16-第2环状衬垫；18-第4层间绝缘膜；19-第3环状壁；20-第3部分衬垫；21-第5层间绝缘膜；22-第4环状壁；23-第4部分衬垫；30-第3环状壁；31-Cu等膜；33-第4环状槽；51-接触插塞；52-局部布线；56-第1层布线；59-第2连接插塞；60-第2层布线；62-第3连接插塞；63-第3层布线；70-第2连接插塞；71-第2层布线用槽；73-第3通路孔；74-第3层布线用槽。
具体实施方式
图1(a)、(b)是表示本发明实施例的单晶片的芯片区域的俯视图，及透视绝缘膜时、设置在芯片区域中的半导体装置的芯片区域拐角部附近部分的俯视图。另外，图2是沿本发明实施例的半导体装置的图1(b)中所示的II-II线的剖面图。图3是沿本发明实施例的半导体装置的图1(b)中所示的III-III线的剖面图。但是，在图1(b)中，省略表示了在下层布线所对应的位置上所形成的两个环状衬垫(12、16)。
如图1(a)、(b)、图2及图3所示，本实施例的半导体装置，包括：硅基板1；形成在硅基板1上的、围住活性区域3的元件分离2；形成在活性区域3上的扩散层4；设置在硅基板1上的第1层间绝缘膜10；设置在第1层间绝缘膜10上的第2层间绝缘膜13；设置在第2层间绝缘膜13上的第3层间绝缘膜14；设置在第3层间绝缘膜14上的第4层间绝缘膜18；设置在第4层间绝缘膜18上的第5层间绝缘膜21；以及设置在第5层间绝缘膜21上的防潮性绝缘膜24。但是，本实施例的半导体装置，与现有的半导体装置不同，在芯片区域外周部的拐角部Rco与边部Rsi上，密封圈的局部构造相互不同。
(芯片区域外周部的拐角部的构造)
首先，如图1(a)、(b)及图3所示，在芯片区域外周部的拐角部Rco处，设置有：由贯穿第1层间绝缘膜10到达扩散层4的由钨等组成的纵板状第1环状壁11；由设置在第1层间绝缘膜10上并与第1环状壁11连接的由钨等组成的横板状第1环状衬垫12；由贯穿第2层间绝缘膜13到达第1环状衬垫12的由钨等组成的纵板状第2环状壁15；由埋在第3层间绝缘膜14中并与第2环状壁15连接的由Cu等组成的横板状第2环状衬垫16；由贯穿第4层间绝缘膜18到达第2环状衬垫16的由Cu等组成的纵板状第3环状壁19及横板状第3部分衬垫20；由贯穿第5层间绝缘膜21到达第3部分衬垫20的由Cu等组成的纵板状第4环状壁22及横板状第4部分衬垫23。通过这些环状壁11、15、19、22、环状衬垫12、16及部分衬垫20、23，构成了用于阻止水分或潮气侵入内部元件区域的密封圈的拐角部。并且，在芯片区域外周部的拐角部Rco的该密封圈，具有与设置在所述现有的半导体装置的芯片区域外周部的密封圈大致相同的构造。
(芯片区域外周部的边部的构造)
另一方面，如图1(a)、(b)及图2所示，在芯片区域外周部的边部Rsi处，设置有：由贯穿第1层间绝缘膜10到达扩散层4的由钨等组成的第1环状壁11；由设置在第1层间绝缘膜10上并与第1环状壁11连接的由钨等组成的第1环状衬垫12；由贯穿第2层间绝缘膜13到达第1环状衬垫12的由钨等组成的第2环状壁15；由埋在第3层间绝缘膜14中并与第2环状壁15连接的由Cu等组成的第2环状衬垫16；由贯穿第4层间绝缘膜18到达第2环状衬垫16的由Cu等组成的第3环状壁19；由贯穿第5层间绝缘膜21到达第3环状壁19的由Cu等组成的第4环状壁22。通过这些环状壁11、15、19、22及环状衬垫12、16，构成了用于阻止水分或潮气侵入内部元件区域的密封圈的边部。
因此，在密封圈中位于芯片区域外周部的边部Rsi的部分，与设置在所述现有的半导体装置的芯片区域外周部的密封圈不同，不具有横板状的第3部分衬垫20和第4部分衬垫23。也就是，纵板状的环状壁19、22，在芯片区域外周部的边部Rsi由层间绝缘膜的上端延伸到下端，而在芯片区域外周部的拐角部Rco由部分衬垫的下端部延伸到所述层间绝缘膜的下端部。这一点，是本实施例密封圈构造的特征。
在此，所述环状衬垫和部分衬垫的宽度，与内部元件区域的布线的宽度大致相等，而环状壁横方向的厚度，具有与连接插塞的直径大致相同的尺寸。一般地，环状壁的厚度尺寸，与设计规则的尺寸相等，但也可以比设计规则的尺寸稍大一点。
(制造工序)
图4(a)～图7是表示本发明实施例的半导体装置的制造工序的剖面图。在图4(a)～图7中，仅表示了内部元件区域与芯片区域外周部中的边部Rsi的构造，虽然省略了芯片区域外周部中的拐角部Rco的构造，但拐角部Rco的环状壁、环状衬垫等剖面结构，与内部元件区域的插塞、布线的剖面结构大致相同。
首先，在图4(a)所示的工序中，在硅基板1的表面部上形成围住活性区域3的浅沟结构的元件分离2后，在内部元件区域的活性区域3上形成MIS晶体管等元件。其次，在基板上沉积第1层间绝缘膜10后，在内部元件区域中，形成贯穿第1层间绝缘膜10到达活性区域3和栅极电极的(图中没有表示)等的接触孔。这时，在芯片区域外周部的边部Rsi及拐角部Rco双方，形成围住内部元件区域的环状槽。并且，在接触孔及环状槽双方埋入钨等，形成接触插塞51及第1环状壁11。
其次，在基板上沉积由钨等组成的多层膜，并通过对该多层膜进行图形形成，形成与接触插塞51连接的局部布线52，和与第1环状壁11连接的第1环状衬垫12。其次，在基板上沉积第2层间绝缘膜13后，在第2层间绝缘膜13上，分别形成在内部元件区域的到达局部布线52的第1通路孔，和在芯片区域外周部的边部Rsi及拐角部Rco的到达第1环状衬垫12的第2环状槽。进一步地，通过在第1通路孔及第2环状槽中埋入钨等金属，分别形成在内部元件区域的第1连接插塞15，和在芯片区域外周部的拐角部Rco及边部Rsi的第2环状壁55。
再有，在基板上沉积第3层间绝缘膜14后，在第3层间绝缘膜14上，分别形成在内部元件区域的第1层布线用槽，和在芯片区域外周部的拐角部Rco及边部Rsi的第2环状衬垫用槽。并且，通过镀膜，在第1层布线用槽及第2环状衬垫用槽内埋入Cu等，分别形成在内部元件区域的第1层布线56，和在芯片区域外周部的拐角部Rco及边部Rsi的第2环状衬垫16。也就是，通过单层镶嵌工艺，形成各部线。
其次，在基板上沉积第4层间绝缘膜18后，在第4层间绝缘膜18上形成第1感光胶图形Fr1，并通过将该第1感光胶图形Fr1作为掩膜的蚀刻，在第4层间绝缘膜18上，分别形成在内部元件区域的到达第1层布线的第2通路孔70，和在芯片区域外周部的边部Rsi及拐角部Rco的到达第2环状衬垫16的第3环状槽30。
其次，在图4(b)所示的工序中，除去第1感光胶图形Fr1后，在第4层间绝缘膜18上形成第2感光胶图形Fr2。这时，第3环状槽30，被第2感光胶图形Fr2的局部盖挡。然后，通过将第2感光胶图形Fr2作为掩膜的蚀刻，在内部元件区域形成壁第2通路孔70大的第2层布线用槽71。另外，虽然图中没有表示，但在芯片区域外周部的拐角部Rco上，形成了第3部分衬垫用槽。
这时，第2层布线用槽71，形成在包括第2通路孔70的较大的区域上，第2通路孔70内，虽然先暂时被感光胶图形所埋，但在形成第2感光胶图形Fr2时，第2通路孔70内的感光胶图形被除去。因此，在进行用于形成第2层布线用槽71的干式蚀刻时，第1层布线56中从第2通路孔70的底面露出的部分中Cu等将会飞散。
而在芯片区域外周部的边部Rsi，在进行用于形成第2层布线用槽71的干式蚀刻时，第3环状槽30，由于处于被第2感光胶图形Fr2的局部埋着的状态，所以从第3环状槽30的底部Cu等不会飞散。
另外，在芯片区域外周部的拐角部Rco，与内部元件区域同样，由于形成了在包括第3环状槽30的局部的区域上第3部分衬垫用槽，所以从第2环状衬垫16的第3环状槽30的底面露出的部分(参照图3)Cu等会飞散。
其次，在图5(a)所示的工序中，除去第2感光胶图形Fr2后，通过镀膜，在基板上沉积Cu等膜31。这时，内部元件区域的第2通路孔70及第2层布线用槽71、芯片区域外周部的边部Rsi的第3环状槽30、以及芯片区域外周部的拐角部Rco的第3环状槽及第3部分衬垫用槽内被Cu等膜31的局部所埋。
其次，在图5(b)所示的工序中，将CMP进行到第4层间绝缘膜18露出为止，分别形成在内部元件区域的第2连接插塞59及第2层布线60，在芯片区域外周部的边部Rsi的第3环状壁19的边部分，以及芯片区域外周部的拐角部Rco的第3环状壁19的拐角部分及第3部分衬垫20(参照图3)。
其次，在图6(a)所示的工序中，在基板上沉积第5层间绝缘膜21后，在第5层间绝缘膜21上形成第3感光胶图形Fr3，并通过将该第3感光胶图形Fr3作为掩膜的蚀刻，在第5层间绝缘膜21上，分别形成在内部元件区域上到达第2层布线60的第3通路孔73，在芯片区域外周部上到达边部Rsi的第3环状壁19，在芯片区域外周部的拐角部Rco上到达第3部分衬垫20的第4环状槽33。
其次，在图6(b)所示的工序中，除去第2感光胶图形Fr3后，再第5层间绝缘膜21上形成第4感光胶图形Fr4。然后，通过将第4感光胶图形Fr4作为掩膜的蚀刻，在内部元件区域，形成壁第3通路孔73大的第3层布线用槽74。另外，虽然图中没有表示，但在芯片区域外周部的拐角部Rco上，形成了第4部分衬垫用槽。
这时，第3层布线用槽74形成在包括第3通路孔73的较大的区域，第3通路孔73内，虽然先暂时被感光胶图形所埋，但在形成第4感光胶图形Fr4时，第3通路孔74内的感光胶图形被除去。因此，在进行用于形成第3层布线用槽74的干式蚀刻时，第2层布线60中从第2通路孔73的底面露出的部分中Cu等将会飞散。
而在芯片区域外周部的边部Rsi，在进行用于形成第3层布线用槽74的干式蚀刻时，第4环状槽33，由于出于被第4感光胶图形Fr4的局部埋着的状态，所以从第4环状槽33的底部中Cu等不会飞散。
另外，在芯片区域外周部的拐角部Rco，与内部元件区域同样，由于形成了在包括第4环状槽33的局部的区域上第4部分衬垫用槽，所以从第3部分衬垫20的第4环状槽33的底面露出的部分(参照图3)Cu等会飞散。
其次，在图7所示的工序中，除去第4感光胶图形Fr4后，通过镀膜，在基板上沉积Cu等膜后，将Cu等膜的CMP进行到第5层间绝缘膜21露出为止，分别形成在内部元件区域的埋住第2通路孔70及第2层布线用槽71的第3连接插塞62及第3层布线63，在芯片区域外周部的边部Rsi的埋住第4环状槽33的第4环状壁22，以及芯片区域外周部的拐角部Rco的埋住第4环状槽33及第4部分衬垫用槽内的第4环状壁22及第4部分衬垫23(参照图3)。
根据本实施例，在形成图4(b)和图6(b)所示的、双重镶嵌工艺的布线用槽的工序中，由于在芯片区域外周部的边部Rsi上没有形成衬垫用槽，所以不存在大面积开口部，因而可以抑制对下层布线(第1层布线56、局部布线52)和硅基板的等离子损害的发生。另外，在形成图4(b)和图6(b)所示的、双重镶嵌工艺的布线用槽的工序中，由于芯片区域外周部的边部Rsi的密封圈用环状槽、也就是环状槽30、33的边部分被感光胶堵着，所以尤其是可以抑制从具有较大面积的密封圈用环状槽30、33的底面的Cu等的飞散。因而，可以抑制因蚀刻变化而引起的槽深的不均一，进而可以抑制布线厚度的不均一，从而可以实现布线电阻的统一。
另外，在形成图4(b)和图6(b)所示的、双重镶嵌工艺的布线用槽的工序中，虽然可能从内部元件区域的通路孔70、73飞散出Cu等，但由于该部分面积与芯片区域外周部的边部Rsi的面积相比相当窄，所以不会造成实质上的不良后果。另外，在芯片区域外周部的拐角部Rco上，形成部分衬垫用槽时，虽然有可能从环状衬垫或部分衬垫中露出环状槽的底部的部分飞散Cu等的，但由于芯片区域外周部的拐角部Rco的面积仅占芯片区域外周部极小部分，所以几乎不产生不良后果。
另外，也可以在芯片区域外周部的拐角部Rco上也不设置衬垫，而在芯片区域外周整体上，设置沿纵方向贯穿第5层间绝缘膜21整体的环状壁，这样做，从本发明的基本效果、即通过抑制等离子损害和防止Cu等飞散而使布线电阻均匀的角度出发是所期望的。
但是，像本实施例这样，在芯片区域外周部的边部Rsi仅形成了环状壁，而通过仅在拐角部设置部分衬垫20、23(参照图3)，可以达到以下效果。
一般，拐角部，由于在光蚀法中容易产生掩膜位置偏移，所以宽度较窄的环状壁与环状壁之间有可能产生间隙，但通过设置衬垫，可以防止在密封圈的局部产生间隙。然而，这种不良情况，可以通过将环状壁的拐角部的厚度设计成稍大于边部的厚度而进行回避。
另外，当使用半色调掩膜等相位位移掩膜时，特别是在拐角部因接近效果容易产生旁瓣，其结果，有可能在层间绝缘膜的拐角部的环状壁附近造成孔，而破坏外观。即使在这种情况下，通过仅在拐角部形成部分衬垫，因旁瓣造成的层间绝缘膜孔被填埋，所以可以抑制产生破坏外观的现象。
(其它实施例)
在上述实施例中，虽然对在划切单晶片时用于阻止水分或潮气侵入由划切线围住的内部元件区域的密封圈的构造进行了说明，但本发明并不局限于所举的实施例。
例如，在DRAM、SRAM及ROM中，针对设置DRAM存储单元的存储部，设置有当出现不良存储单元时用于替代该不良存储单元的冗长存储单元。在这种情况下，在不良存储单元与冗长存储单元之间，一般设置有用于切换与周围电路的电连接的开关部件(例如熔丝)。并且，在作为内部元件区域的存储部与设置开关部件的区域之间，有时设有围住存储部的密封圈，因而可以将本发明的密封圈构造应用于该密封圈。
根据本发明的半导体装置或半导体装置的制造方法，在同时形成内部元件区域的布线层和密封圈时，由于在贯穿有密封圈的层间绝缘膜的部分上设有纵板状环状壁，所以可以抑制下方布线层或基板的等离子损害的发生，和因蚀刻速度的变动而引起的布线电阻的不均一。
Claims (7)
1.一种半导体装置，其特征在于，包括：
由设置在基板上半导体层的上方的各个多个的层间绝缘膜及各个多条布线组成的多个布线层；
用于将所述多个布线层的布线与布线或布线与半导体层沿纵向连接的插塞；
设置有设置在所述半导体层上的元件、所述布线层及所述插塞的内部元件区域；以及
设置在所述半导体层上的贯穿所述多个的层间绝缘膜、并围住所述内部元件区域的环状密封圈，
所述多个的层间绝缘膜中的至少一层层间绝缘膜，埋住所述多个布线层中的一层布线层中的布线及与该布线连接的插塞周围，
所述密封圈中至少贯穿一层层间绝缘膜的部分，具有至少局部从该层间绝缘膜的上端延伸到下端的纵板状环状壁。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：盖住所述内部元件区域的上方、具有阻止异物侵入功能的保护绝缘膜，
所述密封圈的下端与所述半导体层，上端与所述保护绝缘膜分别直接相接。
3.根据权利要求1所述的半导体装置，其特征在于，
所述密封圈，具有近似直线状的边部和拐角部，
所述密封圈的所述拐角部，具有横板状的部分衬垫，
所述环状壁，在所述密封圈的边部，从所述至少一层层间绝缘膜的上端延伸到下端，而在所述密封圈的拐角部，从所述横板状的部分衬垫的下端延伸到所述至少一层层间绝缘膜的下端。
4.根据权利要求1～3中任意一项所述的半导体装置，其特征在于，
所述内部元件区域，设置在由所述基板的划线区域所围住的区域，
所述密封圈，设置在所述内部元件区域与所述基板的划线区域之间。
5.根据权利要求1～3中任意一项所述的半导体装置，其特征在于，
所述内部元件区域为设置有存储单元的存储区域，
还具有用于使所述存储区域中的存储单元的存储状态变化的开关部，
所述密封圈，设置在所述内部元件区域与所述开关部之间。
6.一种半导体装置的制造方法，包括：设置在基板上半导体层的上方的各个多个的层间绝缘膜及多个布线层；用于将所述多个布线层的布线与布线或布线与半导体层沿纵向连接的插塞；设置有设置在所述半导体层上的元件、所述布线层及所述插塞的内部元件区域；以及设置在所述半导体层上的贯穿所述多个的层间绝缘膜并设置有围住所述内部元件区域的环状密封圈的芯片区域外周部，
其特征在于，包括：
在所述多个的层间绝缘膜中至少一层层间绝缘膜上，形成所述插塞用孔，和至少成为埋住所述密封圈区域的局部的环状槽的工序(a)；
在基板上，形成具有包括所述插塞用孔的区域的开口的抗蚀掩膜的工序(b)；
通过用所述抗蚀掩膜的蚀刻，形成比所述插塞用孔浅的布线用槽的工序(c)；
在基板上沉积导体膜后，通过除去所述导体膜使所述层间绝缘膜露出，将所述导体膜的局部埋入所述布线用槽、孔及所述环状槽中，在所述内部元件区域形成所述布线及插塞的同时，在所述芯片区域外周部形成至少局部从层间绝缘膜的上端延伸到下端、构成密封圈局部的纵板状环状壁的工序(d)。
7.根据权利要求6所述的半导体装置，其特征在于，
在所述工序(b)中，在所述芯片区域外周部的拐角部，形成包括所述感光胶掩膜的所述环状槽的局部的区域的开口，
在所述工序(c)中，在所述芯片区域外周部的拐角部，形成比在包括所述环状槽的局部的区域内的环状槽浅的衬垫用槽，
在所述工序(d)中，通过用所述导体膜的局部也埋住所述衬垫用槽，在芯片区域外周部的拐角部形成横板状的部分衬垫的同时，形成在芯片区域外周部的边部从所述层间绝缘膜的上端延伸到下端、而在芯片区域外周部的拐角部从所述部分衬垫的下端延伸到所述层间绝缘膜的下端的环状壁。
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