CN104064554B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，包括：半导体基板，包括形成有半导体元件的第一半导体芯片区；层叠层间绝缘膜，形成在所述半导体基板上；以及第一金属环，形成在所述层叠层间绝缘膜中；其中：所述第一金属环环绕所述半导体元件；所述第一金属环包括第一侧壁；所述第一金属环包括第一下侧金属层和直接形成在所述第一下侧金属层上的第一上侧金属层；所述第一下侧金属层具有第一厚度；第一平滑度系数是所述第一上侧金属层从所述第一下侧金属层的突出宽度与所述第一厚度之间的比值，所述第一平滑度系数是零或小于1，从而能在某种程度上获得防裂环损坏抑制效果。

Description

半导体器件
本申请是申请日为2011年2月28日、申请号为201110049434.7、发明创造名称为“半导体晶片及其制造方法、以及半导体芯片”的发明专利申请的分案申请。
技术领域
本文所讨论的实施例涉及切割半导体晶片并将其分成单个半导体芯片的技术。
背景技术
多个半导体芯片形成在包括划片区的半导体晶片上。沿划片区切削半导体晶片并将其分成单个半导体芯片。如果在划片扩散到半导体芯片期间在划片区中形成了裂缝，则会损坏芯片。
通常，会沿半导体芯片的边界形成耐湿环。已经提出了在耐湿环外侧进一步形成金属环以抑制裂缝扩散到半导体芯片中的技术(日本专利特开公布第2008-270720号)。长期以来，一直期望增强金属环的裂缝扩散抑制效果的技术。
发明内容
本发明的目的是提供一种晶片、这种类型的半导体晶片的制造方法、以及从这种类型的半导体晶片分离的半导体芯片，其中，该晶片具有一种能够抑制裂缝扩散到半导体芯片区域的结构新颖的金属环。
根据本发明的一个方案，半导体晶片包括：
第一半导体芯片区，形成有一半导体元件；
第二半导体芯片区，形成有一半导体元件；以及
划片区，夹在所述第一半导体芯片区和所述第二半导体芯片区之间；
其中：
所述第一半导体芯片区包括第一金属环，该第一金属环环绕形成在所述第一半导体芯片区中的该半导体元件；
所述第一金属环由多个金属层构成，所述多个金属层包括下侧金属层和叠置在该下侧金属层上方的上侧金属层，并且该上侧金属层以如下方式，即以所述第一半导体芯片区中的该上侧金属层的外部侧壁与该下侧金属层的外部侧壁齐平的方式或以所述第一半导体芯片区中的该上侧金属层的外部侧壁相对于该下侧金属层的外部侧壁位于所述第一半导体芯片区的内部位置的方式，叠置在所述下侧金属层上方。
根据本发明的另一个方案，提供一种半导体器件，包括：半导体基板，包括形成有半导体元件的第一半导体芯片区；层叠层间绝缘膜，形成在所述半导体基板上；以及第一金属环，形成在所述层叠层间绝缘膜中；其中：所述第一金属环环绕所述半导体元件；所述第一金属环包括第一侧壁；所述第一金属环包括第一下侧金属层和直接形成在所述第一下侧金属层上的第一上侧金属层；所述第一下侧金属层具有第一厚度；第一平滑度系数是所述第一上侧金属层从所述第一下侧金属层的突出宽度与所述第一厚度之间的比值，所述第一平滑度系数是零或小于1。
在一实施例中，所述半导体器件还包括：开口，形成在所述层叠层间绝缘膜中，暴露出部分所述第一侧壁。
在一实施例中，所述层叠层间绝缘膜包括覆盖绝缘膜，所述覆盖绝缘膜覆盖所述第一金属环的最上层金属层；以及暴露出所述最上层金属层的上表面的开口形成在所述覆盖绝缘膜中。
在一实施例中，所述半导体器件还包括：绝缘膜，形成在所述基板上；其中，所述绝缘膜的外端的位置比所述第一侧壁离所述第一半导体芯片区更远。
在一实施例中，所述第一下侧金属层包括铜；以及所述第一上侧金属层包括铜。
在一实施例中，所述层叠层间绝缘膜包括含有硅、氧和碳的膜。
在一实施例中，所述第一侧壁与所述第一金属环的面向所述半导体元件的一侧相对。
在一实施例中，所述半导体器件还包括：环绕所述第一金属环的第二金属环，形成在所述层叠层间绝缘膜中。
在一实施例中，所述第二金属环包括第二侧壁；所述第二金属环包括第二下侧金属层和直接形成在所述第二下侧金属层上的第二上侧金属层；所述第二下侧金属层具有第二厚度；以及第二平滑度系数是所述第二上侧金属层从所述第二下侧金属层的突出宽度与所述第二厚度的比值，所述第二平滑度系数是零或小于1。
在一实施例中，所述层叠层间绝缘膜包括覆盖绝缘膜，所述覆盖绝缘膜覆盖所述第二金属环的最上层金属层；以及暴露出所述最上层金属层的上表面的开口形成在所述覆盖绝缘膜中。
在一实施例中，所述半导体器件还包括：暴露出部分所述第二侧壁的开口，形成在所述层叠层间绝缘膜中。
在一实施例中，所述第二下侧金属层包括铜；以及所述第二上侧金属层包括铜。
根据本发明的半导体器件能在某种程度上获得防裂环损坏抑制效果。
附图说明
图1为示意性示出根据本发明实施例的具有防裂环(crack guard ring) 结构的半导体晶片的平面图。
图2A-图2G为沿厚度方向的示意性剖视图，示出第一实施例的、配备有防裂环结构的半导体晶片的主要制造工艺。
图3为沿厚度方向的示意性剖视图，示出用切割锯切割第一实施例的、配备有防裂环结构的半导体晶片的状态(其中裂缝沿层间绝缘膜的界面 interface扩散)。
图4为沿厚度方向的示意性剖视图，示出用切割锯切割实施例的、配备有防裂环结构的半导体晶片的状态(其中裂缝在基板中扩散)。
图5为示出根据第一实施例的变型的半导体晶片的示意性剖视图。
图6为沿厚度方向的示意性剖视图，示出第二实施例的、配备有防裂环结构半导体晶片。
图7为沿厚度方向的示意性剖视图，示出用切割锯切割第二实施例的、配备有防裂环结构的半导体晶片的状态。
图8为沿厚度方向的示意性剖视图，示出第三实施例的、配备有防裂环结构半导体晶片。
图9为沿厚度方向的示意性剖视图，示出用切割锯切割第三实施例的、配备有防裂环结构的半导体晶片的状态。
图10为沿厚度方向的示意性剖视图，示出第四实施例的、配备有防裂环结构半导体晶片。
图11A-11H为沿厚度方向的示意性剖视图，示出第五实施例的、配备有防裂环结构的半导体晶片的主要制造工艺。
图12为沿厚度方向的示意性剖视图，示出第六实施例的、配备有防裂环结构半导体晶片。
图13为沿厚度方向的示意性剖视图，示出第七实施例的、配备有防裂环结构半导体晶片。
图14为沿厚度方向的示意性剖视图，示出第八实施例的、配备有防裂环结构半导体晶片。
图15为沿厚度方向的示意性剖视图，示出第九实施例的、配备有防裂环结构半导体晶片。
图16为示出在划片区的一侧的防裂环的侧壁上形成的屋檐部分(eave portion)的示意性剖视图。
图17为沿厚度方向的示意性剖视图，示出第十实施例的、配备有防裂环结构半导体晶片。
图18为沿厚度方向示出根据第十实施例的变型的半导体晶片的示意性剖视图。
图19为沿厚度方向的示意性剖视图，示出第十一实施例的、配备有防裂环结构半导体晶片。
图20为沿厚度方向示出根据第十一实施例的变型的半导体晶片的示意性剖视图。
具体实施方式
首先，参照图1-图4，将对根据本发明第一实施例的防裂环做出描述。将如下结构称为防裂环结构，该结构包括：防裂环，通过层压金属层而形成；防裂绝缘膜，布置在防裂环下方；防裂窗，暴露防裂环的最上层金属层的上表面。
图1为示意性示出第一实施例的配备有防裂环结构的半导体晶片101的示意性平面图。多个半导体芯片区102以矩阵形状布置在半导体晶片101上。划片区103被限定在邻接的半导体芯片区之间。沿划片区103的中心线(划片中心)103c切削半导体晶片101并将其分成各半导体芯片102。
沿半导体芯片区102的边界在每个半导体区102的最外周部分中形成第一实施例的防裂环105。将防裂环105内侧的区域称为半导体芯片区102，而将防裂环105外侧的区域称为划片区103。防裂环105设置为防止切削半导体晶片101时在划片区103中形成的裂缝扩散到半导体芯片区102中。
沿半导体芯片区102的边界在每个半导体芯片区102的防裂环105内侧形成耐湿环104。在耐湿环104内侧，形成有多个期望的半导体元件。每个半导体芯片区102的尺寸例如(芯片尺寸)约为5mm见方。划片区103的宽度例如约为50微米。
如在下文中将要描述的，在防裂环105下方形成防裂绝缘膜22，并且在防裂环105之上形成防裂窗23。防裂绝缘膜22和防裂窗23还形成为沿半导体芯片区102的边界。
现将对第一实施例的、配备有防裂环结构半导体晶片的制造工艺以及防裂环的结构等做出描述。
图2A-图2G为沿厚度方向的示意性剖视图，示出第一实施例的、配备有防裂环结构的半导体晶片101的主要制造工艺。图2A-图2G为沿单点划线AA’(即，从半导体芯片区102中的晶体管TR的部分到划片中心103c) 的半导体晶片的剖视图。图2G示出半导体晶片101的完成状态。
如在下文中将要描述的，通过使用连接到晶体管TR的多层配线的工艺，即通过使用反复层压作为接触层的金属层以及作为配线层的金属层的工艺，从而形成耐湿环104和防裂环105。
尽管耐湿环104和防裂环105并不用做配线，然而在下文的描述中，为了描述简明的目的，在某些情况下，还将构成耐湿环104和防裂环105的每个金属层称为接触层和配线层。在某些情况下，还将将要埋置耐湿环104和防裂环105的接触层的凹部称为接触孔。由相同的附图标记来表示接触孔和将要被埋置在接触孔中的接触层。
在下文的描述中，将“T”加入到形成用于连接到晶体管TR的配线的金属层的附图标记中，并将“M”加入到形成耐湿环104的金属层的附图标记中，以与形成防裂环105的金属层相区分。
参照图2A。例如通过浅沟槽隔离(STI)在硅基板(半导体基板)21中形成元件隔离绝缘膜22T，以限定晶体管TR的有源区。同时，通过使用形成元件隔离绝缘膜22T的工艺，形成防裂绝缘膜22。
防裂绝缘膜22如图2G所示形成在低于防裂环105的区域中(如在下文中将要描述的，该区域不仅限于防裂环下方，还是在高度方向上较低的区域中)，并与防裂环105类似地环绕例如晶体管TR等半导体元件(如在平面图中所示)。为了描述的目的，将位于划片区103一侧的防裂环105的端部设定为半导体芯片区102和划片区103之间的边界。
返回到图2A，将继续描述。由STI形成的防裂绝缘膜22的厚度(形成在埋置有防裂绝缘膜22的基板21中的沟槽的深度)等于元件隔离绝缘膜22T 的深度，例如约为320nm。防裂绝缘膜22的宽度例如约为1微米。
在形成元件隔离绝缘膜22T以及防裂绝缘膜22之后，形成晶体管TR。可适当地使用之前公知的技术形成晶体管TR。
参照图2B。在硅基板21上形成第一层间绝缘膜f1，覆盖晶体管TR。例如，以如下方式形成第一层间绝缘膜f1。在硅基板21上沉积厚度约为20nm 的氧化硅膜。在氧化硅膜上沉积厚度约为80nm的氮化硅膜。在氮化硅膜上沉积厚度约为1300nm的硼磷硅玻璃(BPSG)膜，或在氮化硅膜上沉积厚度约为1000nm的正硅酸乙酯(TEOS)。优选地，在650℃对BPSG膜执行约120秒的退火。
通过化学机械抛光(CMP)将BPSG膜或TEOS的氧化硅膜的上表面平坦化，之后，沉积厚度约为100nm的氧化硅膜，以形成第一层间绝缘膜f1。构成第一层间绝缘膜f1的每个膜例如通过化学气相沉积(CVD)来沉积。第一层间绝缘膜f1的厚度例如约为950nm。
接着，通过光刻在第一层间绝缘膜f1上形成抗蚀剂图案RP1，抗蚀剂图案RP1具有形状与用于连接到晶体管TR的漏极/源极区的配线的第一接触层 1cT、用于耐湿环104的第一接触层(最下层金属层)1cM、以及防裂环105 的第一接触层(最下层金属层)1c相对应的开口。
通过将抗蚀剂图案RP1用作掩模，蚀刻第一层间绝缘膜f1，以形成接触孔1cT、1cM以及1c。在形成接触孔1cT、1cM以及1c之后，移除抗蚀剂图案RP1。
接触孔的1cM宽度，即其中将要埋置耐湿环104的第一接触层1cM的宽度，约为0.25微米。接触孔1c的宽度，即其中将要埋置防裂环105的第一接触层1c的宽度，约为0.25微米，与例如用于耐湿环104的第一接触层 1cM的宽度类似。在下文的描述中，在某些情况下，将在没有对接触孔的宽度和接触层的宽度做出区分的情况下对这两个宽度进行描述。用于防裂环 105的接触层的宽度没有不要与用于耐湿环的接触层的宽度一致。在描述中，通过实例的方式使用一致的宽度。
防裂环105的第一接触层1c沿半导体芯片区102的边界形成，并且环绕例如晶体管TR等半导体元件。配线层(如稍后将要形成在第一接触层1c 之上的第一配线层1c)以及接触层(例如第二接触层2c)也沿半导体芯片区 102的边界形成，并环绕如晶体管TR等半导体元件。
参照图2C。在第一层间绝缘膜f1上形成Ti/TiN/W层压膜，覆盖接触孔 1cT、1cM以及1c的内表面。这种层压膜的符号表示最左边的材料膜形成在最下侧(基板侧)。通过溅射来沉积例如厚度约为30nm的Ti/TiN/W的Ti 膜，通过溅射来沉积例如厚度约为20nm的TiN膜。例如，通过CVD来沉积厚度约为300nm的W膜。
接着，通过CMP来移除Ti/TiN/W层压膜的不需要的部分，以暴露第一层间绝缘膜f1的上表面，并在接触孔1cT、1cM以及1c中分别留下第一接触层1ct、1cM以及1c。
用于防裂环105的第一接触层1c例如在防裂绝缘膜22上布置。在图2C 所示的实例中，尽管如平面图所示第一接触层1c与防裂绝缘膜22部分重叠，但是全部第一接触层都可与防裂绝缘膜重叠(即，第一接触层1c被包含在防裂绝缘膜22的宽度范围内)。此外，如下文中将要描述的，第一接触层 1c可布置为不与防裂绝缘膜22重叠(划片区103侧的第一接触层1c的端部与半导体芯片区102侧的防裂绝缘膜22的端部一致，或布置在半导体芯片区102侧)。
以如下方式布置防裂绝缘膜22，该方式为划片区103侧的防裂绝缘膜 22的端部相对于划片区103侧的第一接触层1c(防裂环105的最底层)的端部位于划片区103侧。
接着，在第一层间绝缘膜f1上形成Ti/TiN/Al/Ti/TiN层压膜，覆盖第一接触层1cT、1cM以及1c。Ti/TiN/Al/Ti/TiN层压膜的Al膜下方的Ti膜例如具有约60nm的厚度。Al膜下方的TiN膜例如具有约30nm的厚度。Al膜例如具有约360nm的厚度，Al膜之上的Ti膜例如具有约5nm的厚度，并且 Al膜之上的TiN膜例如具有约70nm的厚度(总厚度约为525nm)。通过溅射来沉积每个膜。
接着，通过光刻在Ti/TiN/Al/Ti/TiN层压膜上形成具有第一配线层1wT、 1wM以及1w的形状的抗蚀剂图案RP2。通过将抗蚀剂图案RP2用作掩模，蚀刻Ti/TiN/Al/Ti/TiN层压膜，以留下第一配线层1wT、1wM以及1w。之前公知的铝配线形成技术可用于Ti/TiN/Al/Ti/TiN层压膜的蚀刻和其它工艺。在形成第一配线层1wT、1wM以及1w之后，移除抗蚀剂图案RP2。
耐湿环104的第一配线层1wM的宽度例如为3微米到5微米，并且防裂环105的第一配线层1w的宽度例如为1微米到4微米(典型约为3微米)。
将第一配线层1wT、1wM以及1w布置为分别叠置在用于配线的第一接触层1cT、用于耐湿环104的第一接触层1cM以及用于防裂环105的第一接触层1c上方。
在第一实施例的防裂环105中，期望以仅使得划片区103侧的端部彼此一致的方式来形成第一接触层1c和第一配线层1w。基于这一设计基础，使得划片区103侧的第一接触层1c的端部的位置与划片区103侧的第一配线层1w的端部的彼此一致。
参照图2D。在第一层间绝缘膜f1上形成第二层间绝缘膜f2，覆盖第一配线层1wT、1wM以及1w。例如以如下方式来形成第二层间绝缘膜。通过 CVD在第一层间绝缘膜f1上沉积厚度约为750nm的将氧化硅膜。在此氧化硅膜上，通过CVD沉积厚度约为1100nm的TEOS的氧化硅膜。通过CMP 将TEOS的氧化硅膜的上表面平坦化，以形成第二层间绝缘膜f2。第二层间绝缘膜的厚度例如约为1微米。第二层间绝缘膜留在第一配线层1wT、1wM 以及1w上的厚度例如约为460nm。
接着，通过光刻在第二层间绝缘膜f2上形成抗蚀剂图案RP3。抗蚀剂图案RP3具有形状与用于配线的第二接触层2cT、用于耐湿环104的第二接触层2cM、以及用于防裂环105的第二接触层2c相对应的开口。
通过将抗蚀剂图案RP3用作掩模，蚀刻第二层间绝缘膜f2，以形成接触孔2cT、2cM以及2c。在形成接触孔2cT、2cM以及2c之后，移除抗蚀剂图案RP3。
用于耐湿环104的第二接触层2cM的宽度和用于防裂环105的第二接触层2c的宽度例如约为0.25微米，与第一接触层1cM和1c的宽度类似。
参照图2E。在第二层间绝缘膜f2上形成Ti/TiN/W层压膜，覆盖接触孔 2cT、2cM以及2c的内部表面。通过溅射来沉积例如厚度约为20nm的 Ti/TiN/W层压膜的Ti膜，通过溅射来沉积厚度约为40nm的TiN膜。例如，通过CVD来沉积厚度约为300nm的W膜。
接着，通过CMP来移除Ti/TiN/W层压膜的不需要的部分，以暴露第二层间绝缘膜f2，并留下接触孔2cT、2cM以及2c中的第二接触层1cT、2cM 以及2c。
将第二接触层2c布置为叠置在第一配线层1w上方。在第一实施例的防裂环105中，期望以仅使得划片区103侧的第一配线层1w和第二接触层2c 的端部彼此一致的方式来形成第一配线层1w和第二接触层2c。基于这一设计基础，使得划片区103侧的第一配线层1w的端部的位置与埋置有第二接触层2c的接触孔2c的端部的位置彼此一致。
在第一实施例的防裂环105中，也以仅使得划片区103侧的端部彼此一致的方式来形成将要形成在上层处的接触层和配线层。即，在第一实施例的防裂环105中，形成接触层和配线层，从而使得划片区103侧的侧壁平滑。
接着，在第二层间绝缘膜f2上形成Ti/TiN/Al/Ti/TiN层压膜，覆盖第二接触层2cT、2cM以及2c。Ti/TiN/Al/Ti/TiN层压膜的形成方式与在第一层间绝缘膜f1上形成Ti/TiN/Al/Ti/TiN层压膜的工艺类似。
接着，通过光刻在Ti/TiN/Al/Ti/TiN层压膜上形成抗蚀剂图案RP4，抗蚀剂图案RP4具有与第二配线层2wT、2wM以及2w相对应的形状。通过将抗蚀剂图案RP4用作掩模，蚀刻Ti/TiN/Al/Ti/TiN层压膜，以留下第二配线层2wT、2wM以及2w。在形成第二配线层2wT、2wM以及2w之后，移除抗蚀剂图案RP4。
耐湿环104的第二配线层2wM与防裂环105的第二配线层2w的宽度例如与第二配线层1wM和1w的宽度类似。此外，如之前所描述的，以使得划片区103侧的端部彼此一致的方式形成防裂环105的第二配线层2w和第二接触层2c。
参照图2F。重复与形成第一配线层1wT、1wM、1w，形成覆盖第一配线层1wT、1wM、1w的第二层间绝缘膜f2以及进一步在第二层间绝缘膜中形成第二接触层2cT、2cM以及2c的工艺类似的工艺，以形成多层配线、耐湿环104以及防裂环105。在图2F中所示的实例中，作为最上层接触层，形成第五层间绝缘膜f5中的第五接触层5cT、5cM以及5c。
例如，耐湿环104的第三到第五接触层3cM到5cM的宽度和高度与第二接触层2cM的宽度和高度类似。例如，防裂环105的第三到第五接触层3c到5c的宽度和高度与第二接触层2c的宽度和高度类似。
例如，耐湿环104的第三和第四配线层3wM和4wM的宽度和高度与第一和第二配线层1wM和2wM的宽度和高度类似。防裂环105的第三和第四配线层3w和4w的宽度和高度与第一和第二配线层1w和2w的宽度和高度类似。
接着，在第五层间绝缘膜f5上形成作为最上层金属层的Ti/TiN/Al/TiN 层压膜，覆盖第五接触层5cT、5cM以及5c。Ti/TiN/Al/TiN层压膜的Ti膜例如具有约60nm的厚度，Al膜下方的TiN膜例如具有约30nm的厚度，Al 膜例如具有约700nm的厚度，Al膜上方的TiN膜例如具有约70nm的厚度 (总厚度约为860nm)，通过溅射来沉积每个膜。
接着，通过光刻在Ti/TiN/Al/TiN层压膜上形成形状与第五配线层5wT、 5wM以及5w相对应的抗蚀剂图案RP5。通过将抗蚀剂图案RP5用作掩模，蚀刻Ti/TiN/Al/TiN层压膜，以留下第五配线层5wT、5wM以及5w。在形成第五配线层5wT、5wM以及5w之后，移除抗蚀剂图案RP5。
耐湿环104的第五配线层5wM的宽度例如为3微米到5微米，与下侧配线层1wM类似。防裂环105的第五配线层5w的宽度例如为1微米到4 微米(典型约为3微米)，与下侧配线层1w类似。
通过使用多层配线形成工艺(以及耐湿环104的形成工艺)的方式形成第一实施例的防裂环105。如上文所述，第一实施例的防裂环105在划片区 103侧具有平坦的侧壁。
防裂环105形成为不与耐湿环104接触。即，防裂环105和耐湿环104 的相对配线层端部之间布置有一些空间。耐湿环104的相对配线层端部和防裂环105的相对配线层端部之间的距离例如约为1微米(最大约为5微米)。
参照图2G。在第五层间绝缘膜f5上形成覆盖绝缘膜f6，覆盖第五配线层5wT、5wM以及5w。通过CVD在第五层间绝缘膜f5上沉积厚度约为700nm 的氧化硅膜，并通过CVD在氧化硅膜上沉积厚度约为700nm的氮化硅，从而形成覆盖绝缘膜f6。
接着，通过光刻在覆盖绝缘膜f6上形成抗蚀剂图案RP6，抗蚀剂图案 RP6具有形状与暴露多层配线的配线层5wT的上表面的接触窗(衬垫窗)23T 以及暴露防裂环105的配线层5w的上表面的防裂窗23相对应的开口。
通过将抗蚀剂图案RP6用作掩模，蚀刻覆盖绝缘膜f6，以形成接触窗 23T以及防裂窗23。在形成接触窗23T以及防裂窗23之后，移除抗蚀剂图案RP6。
通过使用形成配线接触窗23T的工艺来形成防裂窗23。通过使用例如 CF4、CHF3、Ar等的混合气体，执行用于形成接触窗23T和防裂窗23的蚀刻。通常，在过蚀刻(over-etch)条件下蚀刻接触窗23T。在下文中将要描述的第二实施例的形成防裂窗23A的工艺中，通过使用过蚀刻来形成达到层压绝缘膜的中间深度(intermediate depth)的凹部。
防裂窗23形成在防裂环105上方并沿半导体芯片区102的边界，并且环绕如晶体管TR等半导体元件。防裂窗23将覆盖防裂环105的最上层金属层5w的绝缘膜f6分成半导体芯片区102侧和划片区103侧的部分。
防裂窗的宽度例如为1微米到2微米(典型为1.5微米)。第一实施例的防裂窗23布置为使得其宽度被包含在防裂环105的配线层5w的宽度范围中。即，尽管配线层5w的上表面的部分被暴露在防裂窗23的底部，然而没有暴露覆盖绝缘膜f6、下层的(underlying)层间绝缘膜等。
如果需要，在覆盖绝缘膜f6上形成聚酰亚胺等的绝缘膜24。绝缘膜24 暴露接触窗23T，并形成为具有向划片区域103侧延伸不超过耐湿环104的图案。即，绝缘膜24不与防裂环23重叠。
以上述方式形成第一实施例的、配备有防裂环结构的半导体晶片101。可根据半导体芯片的种类而适当地改变多层配线的数目(即构成防裂环的金属层的数目)。
参照图3和图4，将对第一实施例的防裂环结构的功能做出描述。图3 和图4为沿示出用切割锯切割第一实施例的、配备有防裂环结构的半导体晶片的状态的厚度方向的示意性剖视图。
图3示出如下情况，其中裂缝202沿层压层间绝缘膜之间的界面从切割锯201附近向半导体芯片区域102扩散。裂缝202的扩散路线由箭头表示。
形成在切割锯附近并在层间绝缘膜IF中以一高度横向(平面方向)扩散的裂缝到达划片区103侧的防裂环105的侧壁105p。随着裂缝到达侧壁105p，裂缝202的扩散方向变为垂直方向(厚度方向)，并且裂缝202沿防裂环105 和层压绝缘膜IF之间的界面(即，沿侧壁105p)扩散。
由于第一实施例的防裂环105的侧壁105平滑，从而使裂缝202沿侧壁 105p顺利地传播。
考虑侧壁为凸凹状的防裂环的比较实例，其中，划片区103侧的配线层的端部比划片区侧的接触层的端部更加突向划片区侧。随着裂缝沿此防裂环的侧壁扩散，裂缝沿凸起和凹入形状改变扩散方向。因而生成裂缝向上推动从接触层伸出的配线层的屋檐部分的力。因而，从接触层和防裂环剥除的配线层可能会损坏。由于防裂环损坏，从而裂缝扩散到半导体芯片区102。
第一实施例的防裂环105的平滑侧壁105p在裂缝扩散过程中抑制防裂环的损坏。
沿侧壁105p扩散的裂缝抵达防裂窗23处而被终止。如果不形成防裂窗 23并且绝缘膜留在防裂环的最上层金属层上，则裂缝可能沿最上层金属层和绝缘膜之间的界面扩散到半导体芯片区。防裂窗23在防裂环105的顶部处使裂缝202终止，以有效地抑制裂缝202侵入到半导体芯片区102中。
防裂窗23至划片区103侧的覆盖绝缘膜f6覆盖了划片区103的全部宽度范围，以将划片区103的上表面平坦化。如果在划片区103中存在不规则结构(岛状结构)，则当切割锯接触岛状结构的拐角时可能会形成裂缝。通过使用上述结构将划片区103的上表面平坦化，可抑制裂缝生成。
图4示出如下情况，其中裂缝202经由基板21从切割锯201附近向半导体芯片区域102扩散。裂缝202的扩散路线由箭头表示。尽管如图4所示在基板21中生成裂缝202的情况的发生频率小于如图3所示在层间绝缘膜之间的界面处生成裂缝的情况，然而这种情况也是有的。
在切割锯201附近生成并以基板21的表面层部分的高度横向扩散的裂缝202抵达划片区103侧的防裂绝缘膜22的侧壁22ps。之后，相比于在防裂绝缘膜22内侧扩散，裂缝202更易于沿应力集中的基板21和防裂绝缘膜 22之间的界面扩散。
裂缝202沿基板21和防裂绝缘膜22之间的界面22ps扩散并抵达基板表面，还沿防裂绝缘膜22和第一层间绝缘膜f1之间的界面(沿防裂绝缘膜22 的上表面)扩散，并抵达防裂环105的侧壁105p的最下层部分。裂缝202 抵达侧壁105p处之后的扩散路线与参照图3所述的路线类似。
布置在划片区103侧的划片区103侧的防裂绝缘膜22的端部比划片区 103侧的防裂环105的最下层金属层1c的端部多。因此，能够沿防裂环绝缘膜22的侧壁和上表面从切割锯201侧向防裂环105的侧壁105p引导在基板 21中扩散的裂缝。
防裂绝缘膜22和防裂环105可不在彼此上方叠置。即，防裂绝缘膜22 可不仅布置在防裂环105的最下层金属层1c下方。
在这种情况下，从平面图看，防裂绝缘膜22布置为从防裂环105的最下层金属层1c移置到划片区103侧。半导体芯片102侧的防裂绝缘膜22的端部(侧壁22pc)还布置到与划片区103侧的金属层1c的端部间隔开的划片区103侧，与划片区103侧的端部类似。可替代地，半导体芯片102侧的防裂绝缘膜22的端部可与划片区103侧的金属层1c的端部一致。
参照图4，对抵达划片区103侧的防裂绝缘膜22的侧壁22ps处并向上扩散以抵达基板表面的裂缝的扩散路线做出描述。尽管考虑到另一扩散路线的发生频率低于上述扩散路线的频率，然而也应考虑该另一扩散路线，沿该另一扩散路线，抵达划片区103侧的防裂绝缘膜22的侧壁22ps处的裂缝蔓延(creep)到防裂绝缘膜22下方并经由半导体芯片区102侧的防裂绝缘膜22 的侧壁22pc抵达基板表面。
在防裂绝缘膜22位于被移置到划片区103侧以不叠置在防裂环105上方的布局中，经由半导体芯片区102侧的防裂绝缘膜22的侧壁22pc抵达基板表面的裂缝还沿将要被引导到防裂环105的侧壁105p的基板21和第一层间绝缘膜f1之间的界面扩散。
沿基板深度方向形成的防裂绝缘膜22允许沿与基板的界面在基板中扩散的裂缝引导到基板上表面。
为了使划片区103的宽度变窄，期望将防裂环结构的宽度变窄。从这一观点看，优选地，将防裂绝缘膜22和防裂环105布置为重叠。
除了由STI形成的绝缘膜之外，还可以将由硅局部氧化(LOCOS)形成的绝缘膜用作元件隔离绝缘膜22T和防裂绝缘膜22。然而，考虑裂缝在由 LOCOS形成的防裂绝缘膜22下方蔓延的可能性增长为大于在由STI形成的防裂绝缘膜下方蔓延的可能性。假定期望防裂绝缘膜22被布置为移置到划片区103侧以不叠置在防裂环105上方。
如上文所述，第一实施例的防裂环结构抑制在切割半导体晶片期间所生成的裂缝扩散到半导体芯片区中。
图5为示出根据第一实施例的变型的半导体晶片的示意性剖视图。在本变型中，在划片区103中形成监视电路106，包括监测器晶体管TRM和连接到晶体管TRM的多层配线。当在半导体芯片区102中形成电路时能够同时形成监视电路106。为了提高划片区103的平坦度，将覆盖绝缘膜f6留在除了监视电路106的接触窗之外的区域中。
接着，将参照图6和图7来描述第二实施例的防裂环结构。
图6为沿示出第二实施例的、配备有防裂环结构的半导体晶片101的厚度方向的示意性剖视图。第二实施例的配备有防裂环结构的整个半导体晶片 101的平面布局与第一实施例类似(参照图1)。第二实施例与第一实施例的区别在于防裂窗的结构。防裂环的配线层宽度相对应地改变。
半导体芯片区102侧的第二实施例的防裂窗23A的侧壁布置在防裂环 105的最上层配线层5w的上表面上，而划片区103上的侧壁布置为从最上层配线层5w的上表面移去。在该移去的部分中，防裂窗23A的底部到达层压绝缘膜IF的中间深度，并且防裂环105的侧壁105p暴露在防裂窗23A的沟槽中。
与第一实施例的防裂窗23类似的，通过使用形成配线接触窗23T的蚀刻工艺，能够形成第二实施例的防裂窗23A。然而，在第二实施例中，作为蚀刻掩模的抗蚀剂图案RP6A具有与防裂窗23A的上述结构相对应的形状。即，用于限定防裂窗23A的抗蚀剂图案RP6A叠置在半导体芯片102侧的配线层5w上方并叠置在配线层5w的覆盖绝缘膜f6以及划片区103侧的下层的层间绝缘膜f5等上方。
如上文所描述的，通常在过蚀刻条件下蚀刻配线接触窗23T。在第二实施例中，在将抗蚀剂图案RP6A用作掩模的蚀刻中，在叠置在配线层5w上方的防裂窗23A的开口部分中，配线层5w的上表面暴露在底部上，防裂窗 23A并没有比上表面深。
在配线层5w外侧的防裂窗23A的开口部分中，将层压绝缘膜IF蚀刻为深于配线层5w的上表面。在图6所示的实例中，蚀刻覆盖绝缘膜f6和第五层间绝缘膜f5。在第二实施例中，以上述方式形成具有允许暴露防裂环105 的侧壁105p的深度的防裂窗23A。
第二实施例的防裂窗23A的宽度例如约为1微米到3微米(典型约为 1.5微米)。第一实施例的防裂窗23的宽度约为1微米到2微米(典型约为 1.5微米)。
在第一实施例中，例如，防裂环105的最上层配线层5w的宽度形成为约3微米宽，以将防裂窗23包括在该宽度范围中。在第二实施例中，由于不需要将防裂窗23A包括在配线层5w的宽度范围中，从而配线层5w等能够形成为比第一实施例薄(窄)。第二实施例的配线层5w(以及下层的配线层1w到4w)的宽度例如约为1微米到3微米(典型约为1.5微米)。
图7为沿示出用切割锯201切割第二实施例的、配备有防裂环结构的半导体晶片101的状态的厚度方向的示意性剖视图。与图3类似，在此状态下，裂缝202沿层压层间绝缘膜之间的界面从切割锯201附近向半导体芯片区 102扩散。裂缝202的扩散路线由箭头表示。
在第二实施例的防裂环结构中，防裂窗23A形成为很深，以使得防裂窗 23A的底部到达防裂环105的中间高度，并且使防裂环105的侧壁105p暴露在防裂窗23A中。
因此，能够缩短裂缝202沿侧壁105p扩散到防裂窗23A的底部的扩散距离。即，能够尽早终止裂缝。由于裂缝在防裂环105的中间高度处终止，从而降低了损坏防裂环105的风险。第二实施例的防裂环结构有效地抑制裂缝202侵入到半导体芯片区102中。
可考虑第二实施例的下述变型。从用切割锯实现容易的芯片分割的观点来看，优选为使得划片区103中的层压绝缘膜IF很薄。由于划片区103侧的防裂窗23A的侧壁的位置被移置到划片中心侧以将开口宽度放宽，从而使得夹有划片区103的防裂环结构的相对防裂窗23A制成连续的。这一结构的防裂窗23A允许使得留在划片区103中的层压绝缘膜IF很薄，并且使得芯片分割变的容易。在形成这种结构的防裂窗23A的过程中，通过使用形状与防裂窗23A相对应的抗蚀剂图案来执行蚀刻。
接着，通过参考图8和图9来对第三实施例的防裂环结构做出描述。
图8为沿示出第三实施例的、配备有防裂环结构的半导体晶片101的状态的厚度方向的示意性剖视图。第三实施例的、配备有防裂环结构的整个半导体晶片101的平面布局与第一实施例类似(参照图1)。第三实施例与第一实施例的区别在于防裂环的结构。
在第一实施例的防裂环105中，划片区103侧的侧壁105p形成为平滑平面(与基板表面垂直的平面)。在第三实施例的防裂环105A中，将划片区103侧的侧壁105Ap形成为阶梯式，并总体上整体以上侧部分越来越接近半导体芯片102侧的方式倾斜。
与第一实施例的防裂环105类似，第三实施例的防裂环105A也使用多层配线形成工艺来形成。然而，在第三实施例的防裂环105A中，金属层以如下方式，即将将要叠置在下侧金属层上方的划片区103侧的上侧金属层的端部缩回到半导体芯片102侧的方式，顺序地层压。
更特别地，将第一实施例部分地改进并以如下方式形成第三实施例的防裂环105A。将防裂环105A的第一到第五接触层1c到5c和第一配线层1w 到5w的宽度和高度设定为与第一实施例的防裂环105相似。例如，第一到第五接触层1c到5c的宽度为0.25微米，并且第一到第五配线层的宽度为3 微米。
以与第一实施例类似的方式，在第一层间绝缘膜f1中形成第一接触层 1c。以如下方式形成将要叠置在第一接触层1c上方的第一配线层1w，该方式为以从划片区103侧的第一接触层1c的端部起最大的第一接触层1c的宽度的一半的移置宽度(例如，约0.13微米或更窄)，将划片区103侧的第一配线层的端部移置到半导体芯片区102侧。
此外，以如下方式形成叠置在第一配线层1w上方的第二接触层2c，该方式为以从划片区103侧的第一配线层1w的端部起最大的第二接触层2c的宽度的一半的移置宽度(例如，约0.13微米或更窄)，将划片区103侧的第二接触层的端部移置到半导体芯片区102侧。形成用于埋置第二接触层2c 的接触孔2c，以实现这一布局。
之后，通过将划片区103侧的端部移置到半导体芯片区102侧，层压接触层上的配线层和配线层上的接触层，以形成第三实施例的防裂环105A。
在第三实施例的防裂环105A中，移置到耐湿环104的上侧部分比下侧部分多。因此，如有必要，将第三实施例的防裂环105A的最下层接触层1c 布置为与耐湿环104间隔开的距离比第一实施例的大。此外，将防裂绝缘膜 22布置为与接触层1c的一部分相对应。
与第一实施例类似的，在第三实施例的防裂环结构中，防裂窗23形成在防裂环105A的最上层配线层5w的上表面的区域中。
将第一实施例的防裂环105的侧壁105p设计成平滑的，理想地设计成非常平坦。然而，由于在制造工艺期间的各种误差，实际形成的侧壁105p 上可能形成一些不规则结构。
如第一实施例的比较实例所述(参照图3)，如果叠置在下侧金属层上方的上侧金属层的端部具有向划片区103侧大幅度伸出的屋檐部分，则防裂环105可能会损坏。
在第三实施例的防裂环中，将划片区103侧的第三实施例的防裂环105A 的侧壁105Ap形成为阶梯式，从而使其上部变为更接近半导体芯片区102。即，将叠置在下侧金属层上方的上侧金属层的外部侧壁布置为缩回到半导体芯片区102侧。即使在制造工艺期间有误差，也难以形成屋檐部分，进而抑制防裂环105A损坏。
具有垂直侧壁105p的第一实施例的防裂环105允许将防裂环需要的宽度变得比具有倾斜侧壁105Ap的第三实施例的防裂环105A更窄。
图9为沿示出以切割锯201切割第三实施例的、配备有防裂环的半导体晶片101的状态的厚度方向的示意性剖视图。与图3类似，在此状态下，裂缝20经由层压层间绝缘膜之间的界面从切割锯201附近向半导体芯片区102 扩散。裂缝202的扩散路线由箭头表示。
同样在第三实施例的防裂环结构中，与第一实施例中的防裂环结构类似，裂缝202沿防裂环105A的侧壁105Ap扩散，并到达将要终止的防裂窗 23。以此方式抑制侵入到半导体芯片区102中的裂缝202。
接着，将参照图10来描述第四实施例的防裂环结构。与第三实施例的、具有倾斜侧壁105Ap的防裂环105A相比，第四实施例采用应用深度暴露了防裂环105A的侧壁105Ap的防裂窗23A的结构。
在第四实施例的防裂环结构中，能够以与第三实施例类似的方式形成防裂环105A，并以与第二实施例类似的方式形成防裂窗23A。如第二实施例所述，能够将防裂环105A的配线层的宽度变的比第三实施例更窄。
由于向下看侧壁105Ap倾斜为更接近划片区103，所以，如有必要，能够加宽防裂窗23A(划片区103侧的防裂窗23A的侧壁向划片区103侧间隔开)，以允许防裂窗23A的底部到达足够深的位置(即，充分地暴露侧壁 105Ap的上侧部分)。
第四实施例的防裂环结构不太可能形成第三实施例中所述的屋檐部分，并且裂缝还能够如第二实施例所述尽早终止。
在第一到第四实施例中，通过使用铝配线的电路制造技术，从而形成防裂环结构。如第五到第九实施例所述，通过利用使用铜配线的电路制造技术，能够形成防裂环结构。
接着，参照图11A到图11H，将描述第五实施例的防裂环结构。为了避免附图标记指示的烦扰，在涉及铜配线的第五实施例等的一些情况下使用用于涉及铝配线的第一实施例等的附图标记。
第五实施例与第一实施例相对应。即，通过利用使用铜配线的多层配线形成工艺来形成具有平滑侧壁105p的防裂环105。防裂窗23形成为具有包括在防裂环的最上层金属层上的宽度。
配备有第五实施例的防裂环结构的半导体晶片101的整个平面布局与第一实施例类似(参照图1)。图11A-11H为沿示出第五实施例的、配备有防裂环结构的半导体晶片101的主要制造工艺的厚度方向的示意性剖视图。图 11H示出半导体晶片101的完成状态。
参照图11A。在硅基板21中同时形成用于限定晶体管TR有源区的元件隔离绝缘膜22T和防裂绝缘膜22。在形成元件隔离绝缘膜22T和防裂绝缘膜22之后，在硅基板21中形成晶体管TR。通过适当地使用之前公知的技术来形成晶体管TR。
接着，在硅基板21上形成第一层间绝缘膜f1，覆盖晶体管TR。例如，以如下方式形成第一层间绝缘膜f1。通过CVD在硅基板21上沉积厚度约为 30nm的氮化硅膜，通过CVD在氮化硅膜上沉积厚度约为700nm的磷酸硅玻璃(PSG)。通过CMP将PSG膜的上表面平坦化以形成第一层间绝缘膜f1。第一层间绝缘膜f1的厚度例如约为450nm。
接着，通过在层间绝缘膜f1埋置用于配线、耐湿环104以及防裂环105 的第一接触层，从而分别形成接触孔1cT、1cM以及1c。
耐湿环104的第一接触层1cM和防裂环105的第一接触层1c的宽度约为0.1微米。
接着，在第一层间绝缘膜上形成Ti/TiN/W层压膜，覆盖接触孔1cT、1cM 以及1c的内部表面。Ti/TiN/W层压膜的Ti膜具有约10nm的厚度，并且TiN 膜具有约10nm的厚度。通过溅射形成每个膜。W膜具有约200nm的厚度并且通过CVD沉积。
接着，通过CMP移除Ti/TiN/W层压膜的不需要的部分，以暴露第一层间绝缘膜f1的上表面，并留下接触孔1cT、1cM以及1c中的第一接触层1cT、 1cM以及1c。
参照图11B。可通过公知的单镶嵌形成第二层间绝缘膜f2中的第一配线层1wT、1wM以及1w。更特别地，以如下方式形成第一配线层。
沉积了碳化硅(SiC)膜(约30nm厚)、碳氧化硅(SiOC)膜(约130nm 厚)、TEOS的氧化硅膜(约100nm厚)以及氮化硅(SiN)膜(约30nm厚)。在氮化硅膜上涂覆抗蚀剂(三层)。在抗蚀剂(三层)上沉积TEOS的氧化硅膜(约100nm厚)。在氧化硅膜上形成具有与第一配线层1w等相对应的配线沟槽形状的开口的光致抗蚀剂图案。
通过将抗蚀剂图案用作掩模，通过仅在抗蚀剂图案下方使用TEOS的氧化硅膜来形成硬掩模。接着，移除抗蚀剂图案。此时，同时移除开口中的三层抗蚀剂。通过将TEOS的氧化硅膜以及下层的的三层抗蚀剂用作掩模，蚀刻氮化硅膜、TEOS的氧化硅膜以及碳氧化硅膜。这种蚀刻移除了TEOS的氧化硅膜的硬掩模以及下层的三层抗蚀剂掩模。
在蚀刻氮化硅膜时，同时移除碳化硅膜，以在配线沟槽1w等的底部上暴露下层的第一接触层1c等。由于第二层间绝缘膜层f2形成有配线沟槽1w 等，从而留下碳化硅膜、碳氧化硅膜以及TEOS的氧化硅膜的层压部分。
还将用于埋置耐湿环104和防裂环105的配线层的凹陷称为配线沟槽，与用于埋置多层配线的配线层的凹陷类似。用相同的附图标记表示配线沟槽和将要埋置在其中的配线层。
配线沟槽1wM的宽度，即用于将要被埋置的耐湿环104的第一配线层 1wM的宽度例如约为4微米。配线沟槽1w的宽度，即用于将要被埋置的防裂环105的第一配线层1w的宽度，例如约为3微米。在某些情况下将在没有对它们做出区分的情况下描述配线沟槽的宽度和配线层的宽度。
与第一实施例类似，将防裂环105的第一配线层1w(即，配线沟槽1w) 的端部形成为与划片区103侧的第一接触层1c一致。
接着，通过溅射在第二层间绝缘膜f2上沉积阻挡金属膜(如Ta膜)，覆盖第一配线沟槽1wT、1wM以及1w的内部表面，通过溅射将铜籽晶层沉积在阻挡金属膜上。在籽晶膜上对铜膜进行电解镀。
通过CMP移除铜膜、籽晶层以及阻挡金属膜的不需要的部分，以暴露第二层间绝缘膜f2的上表面，并分别留下配线沟槽1wT、1wM以及1w中的第一配线层1wT、1wM以及1w。
参照图11C。通过公知的双镶嵌，尤其是以如下方式，能够在第三层间绝缘膜f3中形成第二接触层2cT、2cM、2c以及第二配线层2wT、2wM、2w。
沉积了碳化硅膜(约60nm厚)、碳氧化硅膜(约450nm厚)、TEOS 的氧化硅膜(约100nm厚)以及氮化硅(SiN)膜(约30nm厚)。在氮化硅膜上形成具有与第二接触层2c等相对应的接触孔形状的开口的抗蚀剂图案。通过将这种抗蚀剂图案用作掩模，蚀刻氮化硅膜、TEMOS的氧化硅膜以及碳氧化硅膜。
在移除了抗蚀剂图案之后，涂覆抗蚀剂(三层)，并沉积TEOS的氧化硅膜(约130nm厚)。在氧化硅膜上形成具有与第二配线层2w等相对应的配线沟槽形状的开口的抗蚀剂图案。通过将抗蚀剂图案用作掩模，通过仅在抗蚀剂图案下方的TEOS的氧化硅膜来形成硬掩模。接着，移除抗蚀剂图案。在此情况下，同时移除开口中的三层抗蚀剂。通过将TEOS的氧化硅膜以及下层的三层抗蚀剂用作掩模，蚀刻氮化硅膜、TEMOS的氧化硅膜以及部分厚度的碳氧化硅膜，以形成配线沟槽2w等。这种蚀刻移除了TEOS的氧化硅膜的硬掩模以及下层的三层光致刻蚀剂掩模。
在蚀刻氮化硅膜时，同时移除碳化硅膜以暴露在接触孔2c等底部以及下层的第一接触层1w等上。由于第三层间绝缘膜层f3形成有第二接触层2c 等以及第二配线层2w等，从而留下碳化硅膜、碳氧化硅膜以及TEOS的氧化硅膜的层压部分。
防裂环105的第二接触层2c和第二配线层2w形成有其与划片区103侧的第二配线层1w一致的端部。即，接触孔2c和配线沟槽2w形成在相对应位置处。与第一实施例类似，上侧接触层和配线层形在彼此一致划片区103 侧形成有其端部，从而使得划片区103侧的侧壁平滑。
从第三层间绝缘膜f3的上表面起的配线沟槽2wT、2wM以及2w的每个配线沟槽的深度例如约为碳氧化硅膜的厚度的一半和TEOS的氧化硅膜的厚度，约为275nm。例如，接触孔2cT、2cM以及2c的高度相对应地约为 335nm。
例如，耐湿环104和防裂环105的第二接触层2cM和2c的每个层的宽度约为0.13微米。例如，耐湿环104的第二配线层2wM的宽度约为4微米，与第一配线层1wM类似。例如，防裂环105的第二配线层2w的宽度约为3 微米，与第一配线层1w类似。耐湿环104和防裂环105的第三配线层和上侧配线层的宽度相同。
在这些技术中，尽管通过实例的方式首先形成接触孔接着形成配线沟槽，然而也可首先形成配线沟槽接着形成接触孔。
接着，通过溅射在第三层间绝缘膜f3上沉积阻挡金属膜(如Ta膜)，覆盖接触孔2cT、2cM以及2c以及配线沟槽2wT、2wM以及2w的内部表面，并且通过溅射在阻挡金属层上沉积铜籽晶层。在籽晶层上对铜膜进行电解镀。
接着，通过CMP移除铜膜、籽晶层以及阻挡金属膜的不需要部分，以暴露第三层间绝缘膜f3的上表面，并留下接触孔2cT、2cM以及2c以及配线沟槽2wT、2wM以及2w中的第二接触层2cT、2cM以及2c，和第二配线层2wT、2wM以及2w。
在双镶嵌中，尽管同时形成接触层和上层的配线层，但是为了说明简单起见，将这些接触层和配线层认为是不同的金属层，作为防裂环形成组件。例如，对于通过双镶嵌同时形成的接触层和配线层，在某些情况下，可使用描述“配线层被层压在接触层上方”。
重复进行与在第三层间绝缘膜f3中形成第二接触层和第二配线层的工艺类似的工艺，以在第四到第六层间绝缘膜f4到f6中形成第三接触层3c等、第三配线层3w等到第五接触层5c等以及第五配线层5w等。
此外(如将参照图11D和11E所描述的)，以类似的方式通过双镶嵌在上侧层间绝缘膜f7到f10中形成第六接触层6c等、第六配线层6w等到第九接触层9c等以及第九配线层9w等。接触层的宽度和高度以及配线层的高度与下侧层中的这些宽度和高度不同。
参照图11D。例如，以如下方式在第七层间绝缘膜f7中形成第六接触层 6cT、6cM、6c以及第六配线层6wT、6wM、6w。
沉积了碳化硅膜(约70nm厚)、碳氧化硅膜(约920nm厚)、TEOS 的氧化硅膜(约30nm厚)、氮化硅膜(约50nm厚)以及氧化硅膜(约10nm 厚)。在氧化硅膜上形成具有与第六接触层6c等相对应的接触孔形状的开口的抗蚀剂图案。通过将抗蚀剂图案用作掩模，蚀刻氧化硅膜、氮化硅膜、 TEMOS的氧化硅膜以及碳氧化硅膜。
在移除了抗蚀剂图案之后，涂覆抗蚀剂(三层)。将抗蚀剂(三层)回蚀刻直到暴露下层的的氧化硅膜为止，之后形成具有与第六配线层6w等相对应的配线沟槽形状的开口的抗蚀剂图案。通过将抗蚀剂图案用作掩模，蚀刻氧化硅膜、氮化硅膜、TEOS的氧化硅膜以及部分厚度的碳氧化硅膜，以形成配线沟槽6w等。
之后移除抗蚀剂图案，并且当蚀刻并移除氧化硅膜以及氮化硅膜时，同时移除碳化硅膜，以在接触孔6c等的底部上暴露下层的第五配线层5w等。由于第七层间绝缘膜f7形成有第六接触层6c等以及第六配线层6w等，从而留下碳化硅膜、碳氧化硅膜以及TEOS的氧化硅膜的层压部分。
例如，配线沟槽6wT、6wM、6w的每个沟槽从第七层间绝缘膜f7的上表面起的深度约为碳氧化硅膜和TEOS的氧化硅膜的每一个的厚度的一半，约为0.5微米。例如，接触孔6cT、6cM、6c的每个孔的高度相对应地约为 0.5微米。例如，耐湿环104和防裂环105的第六接触层6cM和6c的每个层的宽度约为0.24微米。
通过铜电镀和CMP将第六接触层6cT、6cM、6c和第六配线层6wT、 6wM、6w形成在第七层间绝缘膜f7中的接触孔和配线沟槽中。
之后，重复与在第七层间绝缘膜7w中形成第六接触层6cT、6cM以及 6c和第六配线层6wT、6wM、6w的工艺类似的工艺，在第八层间绝缘膜f8 中形成第七接触层7c等和第七配线层7w等。
参照图11E。例如，以如下方式形成第九层间绝缘膜f9中的第八接触层 8cT、8cM、8c以及第八配线层8wT、8wM、8w。
沉积了碳化硅膜(约70nm厚)、氧化硅膜(约1500nm厚)、TEOS的氧化硅膜(约30nm厚)以及氮化硅膜(约50nm厚)。在氮化硅膜上形成具有与第八接触层8c等相对应的接触孔形状的开口的抗蚀剂图案。通过将抗蚀剂图案用作掩模，蚀刻氮化硅膜、TEMOS的氧化硅膜以及下层的氧化硅膜。
在移除了抗蚀剂图案之后，涂覆抗蚀剂(三层)。将抗蚀剂(三层)回蚀刻直到暴露下层的氮化硅膜为止，之后形成具有与第八配线层8w等相对应的配线沟槽形状的开口的抗蚀剂图案。通过将抗蚀剂图案用作掩模，蚀刻氮化硅膜、TEOS的氧化硅膜以及部分厚度的氧化硅膜，以形成配线沟槽8w 等。
之后移除抗蚀剂图案，并且当蚀刻并移除氧化硅膜以及氮化硅膜时，同时移除碳化硅膜，以在接触孔8c等的底部上暴露下层的第七配线层7w等。由于第九层间绝缘膜f9形成有第八接触层8c等以及第八配线层8w等，从而留下碳化硅膜、氧化硅膜以及TEOS的氧化硅膜的层压部分。
例如，配线沟槽8wT、8wM、8w的每个沟槽从第九层间绝缘膜f9的上表面起的深度约为碳化硅膜和氧化硅膜的每一个的厚度的一半，约为0.8微米。例如，接触孔6cT、6cM、6c的每个孔的高度相对应地约为0.8微米。例如，耐湿环104和防裂环105的第六接触层6cM和6c的每个层的宽度约为0.38微米。
通过铜电镀和CMP在第九层间绝缘膜f9中的接触孔和配线沟槽中形成第八接触层8cT、8cM、8c和第八配线层8wT、8wM、8w。
之后，重复与在第九层间绝缘膜9w中形成第八接触层8cT、8cM以及 8c和第八配线层8wT、8wM、8w的工艺类似的工艺，以在第十层间绝缘膜 f10中形成第九接触层9c等和第九配线层9w等。
参照图11F。在第十层间绝缘膜f10上形成第十一层间绝缘膜f11，覆盖第九配线层9wT、9wM、9w。例如，以如下方式形成第十一层间绝缘膜f11。通过CVD在第十层间绝缘膜f11上沉积厚度约为70nm的的碳化硅膜，并通过CVD在碳化硅膜上沉积厚度约为1200nm的氧化硅膜。通过CMP将氧化硅膜的上表面抛光到约300到400nm的厚度，以使上表面平坦化。以此方式，例如形成厚度约为1微米的第十一层间绝缘膜f11。
接着，用于埋置耐湿环104和防裂环105的第十接触层的接触孔10cT、 10cM以及10c与配线一起形成。例如，耐湿环104和防裂环105的第十接触层10cM和10c的每个层的宽度约为0.48微米。
通过沉积阻挡金属膜(如Ti膜)、沉积W膜以及进行CMP，在接触孔 0cT、10cM以及10c中形成第十接触层10cT、10cM以及10c。
参照图11G。沉积厚度约为1100nm的铝配线材料并将其图案化，以形成配线的第十配线层10wT、10wM、10w，以及作为最上层金属层的耐湿环 104和防裂环105。
参照图11H。在第十一层间绝缘膜f11上形成覆盖绝缘膜f12，覆盖第十配线层10wT、10wM、10w。例如，通过CVD在第十一层间绝缘膜f11上沉积厚度约1400nm的氧化硅膜，并通过CVD在氧化硅膜上沉积厚度约为 500nm的氮化硅膜，从而形成覆盖绝缘膜f11。
接着，在覆盖绝缘膜f12中形成用于暴露多层配线的接触窗23T和用于暴露防裂环105的配线层10w的防裂窗23。与第一实施例类似，如有必要，在覆盖绝缘膜f12上形成聚酰亚胺等的绝缘膜24。
与第一实施例类似，防裂窗23被包括在配线层10w的宽度范围中。例如，第五实施例的防裂窗23的宽度为1到3微米(典型为1.5微米)。
第五实施例的防裂环结构的功能与参照图3和图4进行描述的第一实施例的防裂环结构的功能类似。
以上述方式形成第五实施例的、配备有防裂环结构的半导体晶片101。可根据半导体芯片的种类来适当选择多层配线的层的数目(即，用于形成防裂环的金属层的数目)。
接着，参照图12，对第六实施例的防裂环结构做出描述。第六实施例与第二实施例相对应。即，在第五实施例的防裂环结构中，防裂窗23A形成为很深，从而与第二实施例类似的，暴露防裂环105的侧壁105p。在图12所示出的防裂窗23A的实例中，蚀刻覆盖绝缘膜f12、第十一层间绝缘膜f11 以及第十层间绝缘膜f10。
可以与第二实施例的防裂窗23A相似的方式形成第六实施例的防裂窗 23A。例如，第六实施例的防裂窗23A的宽度为1到4微米(典型为2微米)。
与第二实施例类似，在第六实施例的防裂环结构中，能够使得第六实施例的配线层1w到10w的宽度比第五实施例的宽度窄。例如，第六实施例的防裂窗23A的宽度为1到4微米(典型为2微米)。
与第二实施例类似，在第六实施例的防裂环结构中，能够使得配线层1w 到10w的宽度比第六实施例的宽度窄。例如，第六实施例的配线层1w到10w 的宽度为1到4微米(典型为约2微米)。第六实施例的防裂环结构的功能与参照图7所描述的第二实施例的防裂环结构的功能类似。与第二实施例的变型类似，可将防裂窗23A延伸到划片区103的整个宽度范围。
接着，参照图13，对第七实施例的防裂环结构做出描述。第七实施例与第三实施例相对应。即，防裂环105A的侧壁105Ap向半导体芯片区102侧倾斜，上侧更接近半导体芯片102侧。通过对第五实施例的防裂环105的制造方法进行部分地修改，能够形成第七实施例的防裂环105A。
然而，第七实施例的防裂环105A包括通过以中间高度进行双镶嵌而形成的金属层。在双镶嵌工艺期间，将要形成在接触层上的划片区103侧的配线层的端部将不会布置比划片区103侧的接触层的端部更接近半导体芯片区 102侧上。
最优选地，通过双镶嵌工艺将要同时形成的划片区103侧的接触层和配线层的端部彼此齐平，从而不形成屋檐部分。
与第三实施例的不同之处在于，在第七实施例中，使得通过划片区103 侧的双镶嵌工艺将要同时形成的接触层和配线层的端部彼此齐平。在通过双镶嵌工艺形成的配线层上，通过下一镶嵌工艺将要形成的接触层布置为向半导体芯片区102侧移置。移置宽度例如为将要形成在配线层上的接触层的宽度的一半或更窄。
在通过图案化单个层形成接触层和配线层的工艺中，能够与第三实施例类似地移置在接触层上的配线层，从而形成倾斜侧壁105Ap。在这一工艺中，还能够使得划片区103侧的接触层和上侧配线层的端部彼此齐平。第七实施例的防裂环结构的功能与参照图9所述的第三实施例的防裂环结构的功能相似。
接着，参照图14，对第八实施例的防裂环结构做出描述。第八实施例与第四实施例相对应，并具有防裂窗23A，该防裂窗23A具有暴露了防裂环 105A的倾斜侧壁105Ap的深度。
能够以与第六实施例类似的方式形成防裂窗23A。第八实施例的防裂环结构的功能与第四实施例的防裂环结构的功能类似。
在第一到第八实施例中，已经描述了具有平滑侧壁(第一、第二、第五以及第六实施例)或阶梯式倾斜侧壁(第三、第四、第七以及第八实施例) 的防裂环。第一到第四实施例使用铝配线技术，而第五到第八实施例使用铜配线技术。
如在第三实施例中所描述的，即使使用平滑侧壁设计(第一、第二、第五以及第六实施例)，然而由于制造工艺期间的误差，仍具有形成防裂环的凹凸(不规则)侧壁的可能性。
即，如图16所示，可在侧壁105p上形成具有误差突出宽度we的屋檐部分。对最大误差做出估测。
首先，考虑铝配线技术中的误差(例如，参照图2)。误差系数包括线宽变量和对准变量。随着将要使用的技术来改变用于确定对准变量的变化的允许移置量(allowabledisplacement amount)。假定该技术为0.18微米的技术。
线宽变量包括配线层宽度变量和接触层宽度变量。如果配线层宽度为1.5 微米，则假定配线层变量在两侧最大约为20％(一侧最大为10％)。由于考虑到一侧，变量约为0.15微米。如果接触层宽度为0.3微米，则接触层宽度变量在两侧最大约为15％(在一侧最大约为7.5％)。由于考虑到一侧，变量约为0.0225微米。
将对准变量估测为配线层相对于下层的接触层的允许移置量。0.18微米技术中的允许移置量最大为0.15微米。
这些变量的简单加法为：配线层宽度变量0.15微米+接触层宽度变量 0.0225微米+对准变量0.15微米＝0.3225微米。由于这些变量同时形成的可能性较低。0.21微米的这些变量的二次方之和的根(a root of square sums) 被认为是更恰当的估测。
因此，如图16所示，将通过层压在接触层nc上方的配线层nw的误差所形成的屋檐部分的突出宽度we估测为最大约0.21微米。接触层nc的高度 (厚度)tc例如约为460nm。
作为用于估测下侧金属层和层压在下侧金属层上方的上侧金属层的层压物的侧壁的平滑度的系数，例如，可采用w/t的比率，其中w为上侧金属层的屋檐部分的突出宽度，t为下侧金属层的高度(厚度)。如果理想的平滑w＝0，从而平滑度系数w/t＝0。
在基于考虑的实例中，接触层nc的高度tc为460nm，并且突出宽度we 为210nm。将最大误差处的平滑度系数w/t估测为210nm/460nm＝约0.46。
接着，考虑使用铜配线技术的误差(例如，参照第六实施例)。误差系数与铝配线技术类似。假定对准变量用于90nm技术，并且将考虑具有最大允许移置量的最上层部分。
如果配线层为1.5微米，则将配线层宽度变量估测为在两侧最大约为 20％(在一侧最大约为10％)。由于考虑到一侧，变量约为0.15微米。如果接触层宽度为0.4微米，则将接触层宽度变量估测为在两侧最大约为15％(在一侧最大约为7.5％)。由于考虑到一侧，变量约为0.03微米。
将对准变量估测为配线层的、与下层的接触层相对的允许移置量。90nm 技术中的允许移置量为0.3微米(略大于0.18微米技术)。
这些变量的简单加法为：配线层宽度变量0.15微米+接触层宽度变量 0.03微米+对准变量0.3微米＝0.48微米。由于这些变量同时形成的可能性较低。0.34微米的这些变量的二次方之和的根被认为是更恰当的估测。
因此，如图16所示，将通过层压在接触层nc上方的配线层nw的误差所形成的屋檐部分的突出宽度we估测为最大约0.34微米。接触层nc的高度 (厚度)tc例如约为1微米。在这种情况下，将最大误差处的平滑度系数w/t估测为0.34微米/1微米＝0.34。
如果平滑度系数w/t小于1，则期望即使在侧壁上形成屋檐部分，也能在某种程度上获得防裂环损坏抑制效果。优选地，平滑度系数w/t为1/2或更小。更优选地，平滑度系数为0(即，层压的金属层的外部侧壁的齐平状态)。
即使侧壁的上侧部分向半导体芯片区域侧倾斜(参照第三、第四、第七和第八实施例)，然而由于制造工艺期间的误差，从而也有可能在实际制造的防裂环的侧壁上形成屋檐部分。
在这种情况下，如果仅从具有屋檐部分的区域看，则会看到侧壁向划片区侧局部倾斜。然而，如果从自下部至上部的整个防裂环看，则误差是平均的并且侧壁总体上向(上部变的更接近)半导体芯片区侧倾斜。
在形成平滑(或垂直)侧壁的情况下(参照第一、第二、第五以及第六实施例)，即使由于制造工艺期间的误差而形成凸凹(不规则)侧壁，然而如果从自下部至上部的整个防裂环看，则误差是平均的并且可以说防裂环的侧壁形成为与基板表面垂直。
总结第一到第八实施例以及关于这些实施例的附图，为了抑制由于裂缝扩散而使通过对金属层进行层压所形成的防裂环(金属环)损坏，则对于下侧金属层和将要叠置在下侧金属层上方的上侧金属层而言，下述叠置条件是更优选的。
优选地，上侧金属层以如下方式叠置在下侧金属层上方，该方式为划片区侧的上侧金属层的端部与划片区侧的下侧金属层的端部齐平，或划片区侧的上侧金属层的端部位于(或缩回)与划片区侧的下侧金属层的端部相对的半导体芯片区内部中。
接着，将参照图15描述第九实施例的防裂环结构。通过对第六实施例进行部分地修改来获得第九实施例。第九实施例与第六实施例的区别在于防裂窗的结构。为了改变防裂窗的结构，改变最上层第十配线层的布局。
更特别地，在第九实施例中，将第十配线层10wA层压在第十接触层10c 上，以确定地形成屋檐部分PP。优选地，以如下方式设定突出量，该方式为在形成防裂环结构时平滑度系数变为小于1。
当蚀刻防裂窗23B时，屋檐部分PP下方的层间绝缘膜由于屋檐部分而没有被蚀刻。防裂窗23B形成到划片区103侧的防裂环105的中间高度的深度。然而，由于未蚀刻仅位于屋檐部分下方的层间绝缘膜，从而在防裂窗23B 中没有暴露第十接触层10c和下层的各层的侧壁105。
在第六实施例中，在防裂窗23A中暴露防裂环105的侧壁105p的铜层。如果蚀刻防裂窗23A的空间(chamber)对加工铜层有用，则即使暴露了铜层也没有问题。然而，会有如下情况，即如果不期望空间的铜污染则不期望暴露铜层。在这种情况下，能够如同第九实施例一样来形成不暴露铜层的防裂窗23B。本结构可应用于由于某些原因不期望将侧壁105p暴露在低于最上层10wA的区域中的情况。
如果在完成状态下可靠地形成屋檐部分PP，则优选将第十配线层10wA 的突出设计宽度设定为大到某种程度。估测突出宽度设定值。在本实例中，在第十配线层10wA下方的防裂窗23B中蚀刻第十一层间绝缘膜f11和第十层间绝缘膜f10。即，期望不暴露第十接触层10c的侧壁、第九配线层9w以及第九接触层9c。
假定90nm技术，则将第十配线层10wA相对于下层的接触层10c的最大允许移置量设定为0.3微米，将第九配线层9w相对于下层的接触层10c 的最大允许移置量设定为0.1微米，并且将第九配线层9w相对于下层的接触层9c的最大允许移置量设定为0.065微米。在这种情况下，将最上层配线层10wA相对于接触层两层的最大对准变量(允许移置量)估测为0.3微米、 0.1微米以及0.065微米的最大线宽变量的二次方之和的根，为0.33微米。
将第十配线层10wA和第九配线层9w的线宽变量估测为最大0.15微米。由于第九接触层9c比配线层9w和10w窄，则将最大线宽变量估测为0.15 微米和0.15微米的二次方之和的根为0.21微米。
从可靠地形成屋檐部分的观点看，例如，将突出宽度设定为从对准变量 0.33微米和线宽变量0.21微米的二次方之和的根获得的0.4微米或更大。
如果第十配线层10wA处所形成的屋檐部分PP的突出宽度为0.4微米，并且第九接触层9c的高度例如为1微米，则平滑度系数为0.4微米/1微米＝0.4，其小于1。
同样在第九实施例的防裂环结构中，将防裂窗23B形成为比防裂环105 的中间高度深。由于尽管没有暴露防裂环105的侧壁105p然而防裂窗23B 形成为在侧壁105p处非常接近，从而获得与第六实施例类似的防止裂缝并快速终止的效果。
多个防裂环被认为以多种方式布置，以进一步提高防裂性。
接着，将参照图17描述第十实施例的防裂环结构。第十实施例具有形成两个防裂环105A1和105A2的结构。
与第四实施例类似的，通过使用铝配线技术形成两个防裂环105A1和 105A2，包括外部侧壁倾斜，并且防裂窗23A暴露内部防裂环105A1的外部侧壁。
外部防裂环105A2环绕内部防裂环105A1，并形成为低于内部防裂环 105A1。在本实例中，其形成为第四配线层4w的高度。当形成内部防裂环 105A1时，同时可形成外部防裂环105A2。
防裂窗23A形成为划片区103的整个宽度范围，以使留在划片区103中的堆叠绝缘膜IF变薄并便于芯片切割。
在本实例中，在防裂窗23A的底部以及外部防裂环105A2的上侧，暴露第四配线4w。从划片中心103c侧扩散的裂缝沿外部防裂环105A2的外部侧壁扩散，抵达将要终止的防裂窗23A的底部。
由于外部防裂环105A2形成为低于内部防裂环105A1，从而抑制了外部防裂环105A2从防裂窗23A的底部突出的突出高度。因此，能够抑制外部防裂环105A2的突出部分被剥除并变为外来物。
以如下方式布置防裂绝缘膜22，该方式为其在划片区103侧(外侧)的端部布置在外部位置处而不是外部防裂环105A2的最下层金属层的外部端部处。
在本实施例中，当形成防裂绝缘膜22时将同时形成的绝缘膜22A布置在内部防裂环105A1的最下层金属层的内侧。将布置防裂环105A1和105A2 的区域21A限定在绝缘膜22A和防裂绝缘膜22之间。
在第十实施例中，通过使用铝配线技术来形成防裂环105A1和105A2。例如，如参照图2C在第一实施例中所描述的，通过Ti/TiN/W层压膜来形成接触层，并且在接触层上形成Ti/TiN/Al/Ti/TiN层压膜并被图案化以形成配线层。
通过在Ti/TiN/Al/Ti/TiN层压膜上形成配线层形状的抗蚀剂图案以及通过将抗蚀剂图案用作掩模来蚀刻Ti/TiN/Al/Ti/TiN层压膜，图案化配线层。执行使用如Cl2、BCl3、Ar、CHF3的混合气体的干蚀刻作为蚀刻并图案化铝配线层。在蚀刻之后，通过使用如ACT的化学工艺来移除抗蚀剂掩模。
在本实施例中，形成具有倾斜的外部侧壁的防裂环。如在第三实施例中所描述的，配线层层压在接触层上，向半导体芯片区102侧转移(detracted)。因此，因而形成如下结构，即如平面图所示，仅位于配线层下方的接触层的上表面暴露在配线层外侧。即使形成具有平滑外部侧壁的防裂环，然而，接触层的上表面也可能由于移置而暴露在配线层外侧。
例如，如果硅基板21为p型基板，在如图17所示形成半导体元件(如晶体管TR)的工艺中，将n型和p型杂质离子注入到基板21中。由于注入了杂质离子，在防裂环105A1和105A2的最下层金属层下方的区域21A中形成pn结，从而发生了如下问题。
由于用于图案化配线层的干蚀刻，配线层充有正电荷。由于基板为p型，从而形成表面侧为n型并且内侧为p型的pn结。汇聚在配线层中的正电荷向pn结施加反向偏压。配线层中的正电荷并未流入基板，而是留在配线层中。
由于当正电荷保留在配线层中之时执行化学工艺以移除配线层上的掩模，从而形成具有作为其电极的配线层和基板的电池，并使暴露的钨接触层融化。
因此，在本实施例中，控制注入到防裂环下方的区域21A中的杂质离子，从而不在防裂环下方的区域21A中形成pn结。例如，执行如下杂质离子注入。
当形成p型阱时，使用暴露p型阱形成区域的抗蚀剂图案，并例如以 300keV的加速能量、3.0Х1013cm-2的剂量以及0°的倾斜角注入B。
当形成n型MOS晶体管沟道时，使用暴露n型MOS晶体管沟道形成区域的抗蚀剂图案，并例如以30keV的加速能量、8.5Х1012cm-2的剂量以及7°的倾斜角注入B离子。
当形成p型MOS晶体管轻掺杂漏极(LDD)时，使用暴露p型MOS 晶体管LDD形成区的抗蚀剂图案，并例如以80keV的加速能量、4.5Х1013cm-2的剂量以及0°的倾斜角注入BF2离子。
当形成p型MOS晶体管源极/漏极时，使用暴露p型MOS晶体管源极/ 漏极的抗蚀剂图案，例如以5keV的加速能量、2.0Х1015cm-2的剂量以及0°的倾斜角注入B离子，例如以8keV的加速能量、4Х1014cm-2的剂量以及0°的倾斜角注入F离子。
在注入p型杂质离子(即，与基板具有相同导电类型的杂质离子)的工艺中，将还暴露防裂环下方的区域21A的抗蚀剂图案用于将杂质离子注入到防裂环下方的区域21A中。
在注入n型杂质离子(即，与基板具有相反导电类型的杂质离子)的工艺中，覆盖防裂环下方的区域21A的抗蚀剂图案不用于将杂质离子注入到防裂环下方的区域21A中以形成n型阱、pMOS晶体管沟道、n型MOS晶体管轻掺杂漏极(LSS)以及n型MOS晶体管源极/漏极。
例如，通过沿绝缘膜22A的宽度布置其一端且沿防裂绝缘膜22的宽度布置另一端，从而形成覆盖防裂环下方的区域21A的抗蚀剂图案。
通过将导电类型与基板相同的杂质离子注入到防裂环下方的区域21A 中，从而能够抑制在防裂环下方形成pn结，从而防裂环中的电荷容易地流入基板。由于对防裂环充电而产生的问题是能够抑制的。如果pn结最终没有形成在防裂环下方的区域中，则可注入导电类型与基板相反的杂质离子。
接着，参照图18，将对根据第十实施例的变型的防裂环做出描述。在本变型中，防裂窗23A的宽度没有延伸到划片区23的整个宽度范围，并且将层间绝缘膜f5和f6留在与防裂窗23A相对的划片中心103c。防裂窗23A的宽度较宽，从而暴露外部防裂环105A2的上表面。
接着，参照图19，对第十一实施例的防裂环做出描述。在第十一实施例中，将第十实施例的防裂环结构应用于铜配线形成技术。
在第十一实施例中，将外部防裂环105A2形成为第八配线层8w的高度，并且将第八配线层8w的上表面暴露在防裂窗23A的底部上。
即使使用了铜配线形成技术，然而在配线结构的最上层部分中，铝的配线层10w也形成在钨的接触层10c上。因此，特别是在层压到铝配线层10w 的内部防裂环105A1中，优选地，pn结不形成在防裂环下方的区域21A中。
接着，参照图20，将对第十一实施例的变型的防裂环做出描述。在本变型中，将第十实施例的变型的防裂环结构应用于铜配线形成技术。
如上文所述，第一到第十一实施例的防裂环结构能够抑制在切割半导体晶片期间产生的裂缝扩散到半导体芯片区。
防裂环留在每个分割的半导体芯片的边界处。在剥除了划片区侧的层间绝缘膜的部分中，在半导体芯片的端部平面(end facet)处暴露防裂环的侧壁。
已经描述了具有形成为比防裂环靠内的耐湿环的实施例。通过还将防裂环用作耐湿环，耐湿环被认为可省略。
如果除了防裂环之外还形成耐湿环，从而不仅可适当地形成具有在实施例中描述的结构的耐湿环，还可适当地形成其它之前公知的结构。
本文记载的所有实例和条件性语言旨在用作教导性目的，以帮助读者理解本发明和发明人对现有技术改进提出的概念。应将本文记载的所有实例和条件性语言解读为不是对这些具体记载的实例和条件的限制，说明书中这些实例的构成也不涉及显示本发明的优势和不足。尽管已经详细描述了本发明的实施例，但应理解的是，可对其进行各种改变、替代和改进，而不偏离本发明的精神和范围。

Claims (11)

1.一种半导体器件，包括：
半导体基板，包括形成有半导体元件且邻接划片区的第一半导体芯片区；
层叠层间绝缘膜，形成在所述半导体基板上；以及
第一金属环，形成在所述层叠层间绝缘膜中；
其中：
所述第一金属环环绕所述半导体元件；
所述第一金属环包括第一侧壁和第二侧壁，其中所述第一侧壁面向所述划片区，所述第二侧壁比所述第一侧壁更不平坦；
所述第一金属环包括第一下侧金属层和直接形成在所述第一下侧金属层上的第一上侧金属层；
所述第一下侧金属层具有第一厚度；
第一平滑度系数是所述第一上侧金属层从所述第一下侧金属层的突出宽度与所述第一厚度之间的比值，所述第一平滑度系数小于1；以及
所述第一金属环包括最上层金属层，所述最上层金属层具有在所述第一侧壁上延伸出下侧金属层的突出部分，使得所述最上层金属层在垂直于所述基板表面的角度上隐藏所述下侧金属层的第一侧壁，所述半导体器件还包括：
开口，形成在所述层叠层间绝缘膜中，暴露出部分所述第一侧壁，并且所述开口的底部位于所述层叠层间绝缘膜的中间高度。
2.根据权利要求1所述的半导体器件，其中：
所述层叠层间绝缘膜包括覆盖绝缘膜，所述覆盖绝缘膜覆盖所述第一金属环的最上层金属层；以及
暴露出所述最上层金属层的上表面的开口形成在所述覆盖绝缘膜中。
3.根据权利要求1所述的半导体器件，还包括：
绝缘膜，形成在所述基板上；
其中，
所述绝缘膜的外端的位置比所述第一侧壁离所述第一半导体芯片区更远。
4.根据权利要求1所述的半导体器件，其中：
所述第一下侧金属层包括铜；以及
所述第一上侧金属层包括铜。
5.根据权利要求1所述的半导体器件，其中所述层叠层间绝缘膜包括碳氧化硅膜。
6.根据权利要求1所述的半导体器件，其中所述第一侧壁与所述第一金属环的面向所述半导体元件的一侧相对。
7.根据权利要求1到6中任一权利要求所述的半导体器件，还包括：
环绕所述第一金属环的第二金属环，形成在所述层叠层间绝缘膜中。
8.根据权利要求7所述的半导体器件，其中：
所述第二金属环包括第二侧壁；
所述第二金属环包括第二下侧金属层和直接形成在所述第二下侧金属层上的第二上侧金属层；
所述第二下侧金属层具有第二厚度；以及
第二平滑度系数是所述第二上侧金属层从所述第二下侧金属层的突出宽度与所述第二厚度的比值，所述第二平滑度系数是零或小于1。
9.根据权利要求8所述的半导体器件，其中：
所述层叠层间绝缘膜包括覆盖绝缘膜，所述覆盖绝缘膜覆盖所述第二金属环的最上层金属层；以及
暴露出所述最上层金属层的上表面的开口形成在所述覆盖绝缘膜中。
10.根据权利要求8所述的半导体器件，还包括：
暴露出部分所述第二侧壁的开口，形成在所述层叠层间绝缘膜中。
11.根据权利要求8所述的半导体器件，其中：
所述第二下侧金属层包括铜；以及
所述第二上侧金属层包括铜。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199123A (ja) * 2010-03-23 2011-10-06 Elpida Memory Inc 半導体装置およびその製造方法
JP5851211B2 (ja) * 2011-11-11 2016-02-03 新光電気工業株式会社 半導体パッケージ、半導体パッケージの製造方法及び半導体装置
JP5834934B2 (ja) 2012-01-17 2015-12-24 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP5895729B2 (ja) * 2012-06-18 2016-03-30 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5968711B2 (ja) * 2012-07-25 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6132525B2 (ja) 2012-11-30 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6061726B2 (ja) 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
CN104701271A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102015100671B4 (de) * 2015-01-19 2022-01-20 Infineon Technologies Ag Bauelement mit einem Halbleiterchip, der eine Dicing-Kante und eine Schutzstruktur umfasst
CN106898589B (zh) * 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路
US10204870B2 (en) * 2016-04-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US9837366B1 (en) * 2016-11-28 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor structure and semiconductor manufacturing process thereof
KR20180070793A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 오버레이 패턴들을 포함하는 반도체 소자
CN109755714B (zh) * 2017-11-06 2021-06-04 华润微电子（重庆）有限公司 一种集成波导结构及其制备方法
JP6559841B1 (ja) 2018-06-01 2019-08-14 エイブリック株式会社 半導体装置
CN112331618B (zh) * 2019-08-05 2023-11-07 华邦电子股份有限公司 半导体组件及其制造方法
US11764164B2 (en) * 2020-06-15 2023-09-19 Micron Technology, Inc. Semiconductor device and method of forming the same
CN113867043B (zh) * 2020-06-30 2023-01-10 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置
CN111834434B (zh) * 2020-07-29 2022-07-05 深圳富创通科技有限公司 一种oled显示装置及其制备方法
US11652069B2 (en) 2020-12-08 2023-05-16 Globalfoundries Singapore Pte. Ltd. Crackstop structures
US11990372B2 (en) * 2021-04-05 2024-05-21 SK Hynix Inc. Methods of manufacturing semiconductor chip including crack propagation guide

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407620A (zh) * 2001-09-11 2003-04-02 松下电器产业株式会社 半导体装置及其制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW303982U (en) * 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
JP4424768B2 (ja) * 1998-11-10 2010-03-03 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6521975B1 (en) * 1999-05-20 2003-02-18 Texas Instruments Incorporated Scribe street seals in semiconductor devices and method of fabrication
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
JP4050876B2 (ja) * 2001-03-28 2008-02-20 富士通株式会社 半導体集積回路装置とその製造方法
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
US7098676B2 (en) 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
JP4502173B2 (ja) 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP4360881B2 (ja) * 2003-03-24 2009-11-11 Ｎｅｃエレクトロニクス株式会社 多層配線を含む半導体装置およびその製造方法
JP4434606B2 (ja) * 2003-03-27 2010-03-17 株式会社東芝 半導体装置、半導体装置の製造方法
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2005142262A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法
JP4603281B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
US7777338B2 (en) * 2004-09-13 2010-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure for integrated circuit chips
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
JP2006210439A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置
US20070087067A1 (en) * 2005-10-18 2007-04-19 Yuan Yuan Semiconductor die having a protective periphery region and method for forming
US7456507B2 (en) * 2006-01-12 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Die seal structure for reducing stress induced during die saw process
JP4820683B2 (ja) * 2006-04-28 2011-11-24 川崎マイクロエレクトロニクス株式会社 半導体装置と半導体装置の絶縁破壊防止方法
US20080122039A1 (en) * 2006-11-02 2008-05-29 United Microelectronics Corp. Intergrated circuit device, chip, and method of fabricating the same
JP4553892B2 (ja) * 2006-12-27 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP5332200B2 (ja) * 2007-03-22 2013-11-06 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
JP5361156B2 (ja) * 2007-08-06 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8912076B2 (en) * 2008-11-05 2014-12-16 Texas Instruments Incorporated Crack deflector structure for improving semiconductor device robustness against saw-induced damage
US8022509B2 (en) * 2008-11-28 2011-09-20 United Microelectronics Corp. Crack stopping structure and method for fabricating the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407620A (zh) * 2001-09-11 2003-04-02 松下电器产业株式会社 半导体装置及其制造方法

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US9685416B2 (en) 2017-06-20
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