TWI388050B - 半導體裝置的製造方法、半導體裝置以及晶圓 - Google Patents

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Takanori Maebashi
Takahiro Kimura
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Honda Motor Co Ltd
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Description

半導體裝置的製造方法、半導體裝置以及晶圓
本發明是有關於半導體裝置的製造方法、半導體裝置以及晶圓(wafer)，更詳細的是關於藉由重疊多層半導體裝置而形成的3次元半導體裝置的製造方法、半導體裝置以及晶圓。
先前以來，眾所周知有上下積層2片或2片以上的晶圓，利用埋入配線而使其之間電性連接的構成的3次元半導體積體電路裝置。例如日本專利特開平11－261000號公報(專利文獻1)中，揭示有以下方法，首先於所積層的其中之一的晶圓上形成溝(深槽)，使溝內部熱氧化後，於該溝內埋入多晶矽形成埋入配線作為導體。其後，使晶圓薄型化直至埋入配線露出為止，並於晶圓的背面的埋入配線的位置形成背面凸塊(bump)。其後，將該晶圓的背面凸塊與形成於用以積層的另一片晶圓的表面的表面凸塊貼合後，於所積層的2片晶圓之間注入絕緣性接著劑製造3次元半導體積體電路裝置。根據該製造方法，必須於所積層的2片晶圓的其中之一的背面上形成用以連接的背面凸塊，於另一片晶圓的表面上形成用以連接的表面凸塊，將上述多個凸塊之間連接後，於所積層的2片晶圓之間注入接著劑，並使之硬化，藉此製造3次元半導體積體電路裝置。重疊積層數可通過重複上述多個步驟而實現。
此處，圖1表示上下積層2片晶圓時的製程流程的概要。上側晶圓的作成，投入晶圓後，進行通常的製程中的元件分離，並形成如電晶體等的元件。於形成電晶體的前後形成上述埋入配線。此時，當於埋入配線的形成處理溫度對電晶體特性產生影響的某一高溫下形成絕緣膜或埋入配線時(藉由蝕刻形成深孔，並使表面氧化後，將多晶矽埋入至埋入配線時等)，於形成電晶體之前形成埋入配線，而當埋入配線的形成處理溫度不對電晶體特性產生影響時(藉由蝕刻形成深孔並堆積絕緣膜後，埋入金屬配線時等)，於形成電晶體之後形成埋入配線。其後，依次進行以下步驟：使各元件之間連接的多層配線步驟；晶圓薄型化步驟；形成用以防止埋入配線、之後所形成的背面凸塊與基板(矽)的短路的背面的絕緣膜的步驟；以及形成連接用以上側晶圓的埋入配線與下側晶圓的背面凸塊的步驟。
其次，用以貼合上下晶圓的另一片晶圓(下側晶圓)的製作，進行與至上述上側晶圓的多層配線步驟為止相同的步驟。亦即，至上下晶圓的連接為止，除了晶圓薄型化、背面絕緣膜形成、背面凸塊形成的各步驟以外，幾乎與上側晶圓的製作相同。但是，亦有時為了積層而製作晶圓時於最後去除形成埋入配線的步驟。於下側晶圓的表面上，為了與上側晶圓的埋入配線連接而形成凸塊。其後，對準上下晶圓之間的位置(積層晶圓之間的對準)，使上下晶圓之間接著，進而為了強化元件的機械性強度而將接著劑注入晶圓之間。
【專利文獻1】日本專利特開平11－261000號公報
然而，當使用上述專利文獻1所揭示的技術時，於形成埋入配線之後，至該埋入配線露出為止使晶圓薄型化，並於晶圓的背面的埋入配線的位置形成凸塊。於晶圓的薄型化時，為了可操作晶圓，於晶圓的主面上隔著接著用薄板或代替該接著用薄板者，來接著作為支持基板的玻璃後，使用使用了研磨石的研削裝置或使用用以拋光的漿料(slurry)的CMP(Chemical Mechanical Polishing，化學機械研磨)裝置等，對晶圓的背面進行研削或者研磨而進行晶圓的薄型化。然而，於研削晶圓時由於藉由研磨石所研削的埋入配線材料或矽而於研磨石上產生堵塞，或者研削時間變長，從而產生研磨石的溫度上升且晶圓被燒壞等損害被薄型化晶圓的問題。近年來，考慮到增加自1片晶圓可取得的晶片的數量並實現製品良率的提高等，晶圓的大口徑化得到發展，但是若晶圓的直徑變大，則不僅晶圓的研削或者研磨必須花費充分的時間，又，考慮到確保晶圓的機械性強度等，亦不得不使晶圓的製造方面的晶圓的厚度增加一定程度，故而晶圓的研削或者研磨的時間變長，且上述問題顯得更明顯。
又，上述專利文獻1所揭示的技術中，當於所積層的晶圓的背面形成凸塊時，為了使基板與凸塊絕緣，於使晶圓薄型化之後藉由CVD(Chemical Vapor Deposition，化學氣相沉積)法或濺鍍法(sputtering)等而於晶圓的背面上形成絕緣膜。然而，此時，於晶圓的背面上形成絕緣膜時的處理溫度成為問題。亦即，於該步驟中，存在以下問題，由於著膜於晶圓內的埋入配線材料或背面的絕緣膜的膜應力而經薄型化的晶圓被損壞。又，當於晶圓的背面上形成絕緣膜時，考慮到確保薄的晶圓的機械性強度，使於晶圓的薄型化時所使用的玻璃支持基板保持固著於晶圓的主面上的狀態下進行，但是由於形成於晶圓的背面上的絕緣膜的著膜溫度，高於接著晶圓與玻璃基板的接著用薄板的耐熱溫度，故而存在以下問題，即，於晶圓的背面上形成絕緣膜的步驟中接著薄板的接著力下降而玻璃支持基板剝離。
進而，上述專利文獻1所揭示的技術中，必須於晶圓背面的凸塊的形成位置，形成用以連接上述埋入配線與凸塊的接觸孔(contact hole)，但是接觸孔小，且亦難以與用以形成接觸孔的光罩進行位置對準。又，亦存在以下問題，亦即，為了於晶圓背面形成凸塊，需要以下繁瑣的步驟且製造時間增加，上述步驟為如光阻(resist)的塗布、曝光以及顯影等的一系列的微影步驟或使藉由該等而形成的光阻圖案(resist pattern)作為光罩的蝕刻步驟等。
本發明是鑒於上述問題點開發而成，其目的在於提供一種可避免使晶圓薄型化時所產生的問題，並可縮短用以使積層晶圓之間電性連接的步驟的方法。
本發明的半導體裝置的製造方法以及半導體裝置，為了達成上述目的，構成為如下。
亦即，本發明是通過積層多片晶圓，並使形成於各晶圓的晶片上的半導體電路部互相電性連接而得到所期望的半導體電路的半導體裝置的製造方法，且形成上述多片晶圓之中的至少1片晶圓的步驟包括：藉由於上述晶圓的主面上形成第1槽後，將第1絕緣膜埋入上述第1槽而形成貫通分離部的步驟；於上述晶圓的主面上形成元件的步驟；於上述晶圓的主面的上述貫通分離部所包圍的區域內形成第2槽後，將導體膜埋入上述第2槽的內部，藉此形成使其他晶圓的半導體電路部電性連接的貫通配線部的步驟；以及使上述晶圓止薄型化為自其背面側至未到達上述貫通分離部及上述貫通配線部的狀態，之後進行蝕刻直至上述貫通分離部及上述貫通配線部的一部分自上述晶圓的背面露出為止的步驟。
又，本發明是藉由積層多片晶圓，並使形成於各晶圓的晶片上的半導體電路部互相電性連接而得到所期望的半導體電路的半導體裝置的製造方法，且形成上述多片晶圓之中位於上側的晶圓的步驟包括：藉由於上述位於上側的晶圓的主面上形成第1槽後，將第1絕緣膜埋入上述第1槽而形成貫通分離部的步驟；於上述位於上側的晶圓的主面上形成元件的步驟；於上述位於上側的晶圓的主面的上述貫通分離部所包圍的區域內形成第2槽後，將導體膜埋入上述第2槽的內部，藉此形成使其他晶圓的半導體電路部電性連接的貫通配線部的步驟；以及使上述貫通分離部及上述貫通配線部的一部分自上述位於上側的晶圓的背面露出的步驟；且上述多片晶圓的積層步驟包括，於使自上述多片晶圓之中位於上側的晶圓的背面露出的上述貫通配線部、與形成於上述多片晶圓之中位於下側的晶圓的主面上的凸塊接觸的狀態下接合，藉此使上述多片晶圓的各半導體電路部之間互相電性連接的步驟。
又，本發明是藉由積層多片基板，並使形成於各基板上的半導體電路部互相電性連接而得到所期望的半導體電路的半導體裝置的製造方法，且上述多片基板之中位於上側的基板包括：貫通配線部，貫通於該基板的主面至背面；以及貫通分離部，以於上述上側基板的主面上於離開上述貫通配線部的位置包圍上述貫通配線部的方式而配置，且以貫通於上述上側基板的主面至背面的方式而設置；上述多片基板之中位於下側的基板包括凸塊，該凸塊於該基板的主面上，與形成於下側基板的半導體電路部電性連接；上述位於上側的基板的半導體電路部與上述位於下側的基板的半導體電路部，藉由在使自上述位於上側的基板的背面所露出的貫通配線部接觸於上述位於下側的基板的主面的凸塊的狀態下，接合而互相電性連接。
根據本發明可提供一種可避免使晶圓薄型化時所產生的問題，並可縮短用以使積層晶圓之間電性連接的步驟的方法。
以下，按照圖2的流程圖藉由圖3~圖19說明本發明的較佳的實施形態(實施例)。
最先說明上側晶圓的製造步驟。圖3表示上側晶圓(最上層的晶圓)1WA的製造步驟中的主要部分剖面圖。首先，準備晶圓1WA(圖2的步驟100A)。晶圓1WA例如包含平面大致圓形狀的薄板。構成該晶圓1WA的基板1SA，例如包含n型或者p型矽(Si)單結晶，且包括厚度方向上互相成為相反側的主面以及背面。繼而，於基板1SA的主面(亦即，晶圓1WA的主面)上，形成元件分離用的槽型分離部2(圖2的步驟101A)。該槽型分離部2，通過於基板1SA的主面上形成分離槽2a後，將例如如氧化矽(SiO2 )般的絕緣膜2b埋入該分離槽2a內而形成。藉由該分離部2而基板1SA的主面的活性區域得到規定。另外，基板1SA的活性區域的主面上的絕緣膜3，例如包含藉由熱氧化法等而形成的氧化矽等。
其次，於基板1SA上形成貫通分離部。首先，於基板1SA的主面上，藉由旋轉塗布法(spin coating method)等塗布光阻膜(resist film)後，實施曝光以及顯影(將如此光阻塗布、曝光以及顯影等一系列的處理稱作微影(ithography)處理)，藉此於基板1SA的主面上形成光阻圖案RA。光阻圖案RA以貫通分離部的形成區域露出，而其他區域被覆蓋的方式而形成。
繼而，將該光阻圖案RA作為蝕刻光罩(etching mask)，對自此露出的絕緣膜3以及基板1SA進行蝕刻，藉此如圖4所示，於基板1SA上形成深的分離槽(第1槽)5a。圖4表示形成深的分離槽5a後的晶圓1WA的主要部分剖面圖。該深的分離槽5a，自基板1SA的主面，沿著與該主面交叉(垂直交叉)的方向(亦即，基板1SA的厚度方向)延伸，且於較上述元件分離用的分離槽2a更深的位置(第1位置)終止。
繼而，去除光阻圖案RA後，對基板1SA實施熱氧化處理，藉此於深的分離槽5a的內面(內側面以及背面)，形成例如包含氧化矽的絕緣膜，進而於基板1SA的主面上，藉由CVD(Chemica1 Vapor Deposition)法等堆積例如包含氧化矽或者Low－k(低介電常數)材料的絕緣膜並埋入深的分離槽5a內。
其後，藉由使用了非等向性的乾式蝕刻(dry etching)的回蝕法(etch back)或者化學機械研磨(Chemical Mechanical Polishing：CMP)法等而去除深的分離槽5a外部的多餘的絕緣膜。藉此，如圖5以及圖6所示，形成貫通分離部5(圖2的步驟102A)。
圖5表示繼圖4的上側晶圓1WA的製造步驟中的主要部分平面圖，圖6表示圖5的A－A線的剖面圖。圖5是平面圖，但是為了使圖式易於觀察而於貫通分離部5中附有影線(hatching)。若俯視貫通分離部5，則例如形成為矩形框狀。貫通分離部5藉由於上述深的分離槽5a內，埋入如上述所形成的絕緣膜(第1絕緣膜)5b而形成。該貫通分離部5的深度(亦即，深的分離槽5a的深度)，有時較後述的貫通配線部的深度更深，有時相等，又，有時更淺。例如，當利用貫通分離部5的深度控制上下層疊的晶圓的間隙(gap)的尺寸時，亦可使貫通分離部5的深度較貫通配線部更深。又，當利用貫通配線部的深度控制上述間隙的尺寸時，亦可使貫通分離部5的深度較貫通配線部的深度更淺。又，當利用其他材料控制上述間隙的尺寸時，亦可使貫通分離部5與貫通配線部的深度相同。
其次，去除上述絕緣膜3後，如圖7所示，於基板1SA的上述槽型分離部2所包圍的活性區域內，形成例如如MOS．FET(Metal Oxide Semiconductor Field Effect Transislor，金屬氧化半導體場效電晶體)6般的元件(圖2的步驟103A)。圖7表示繼圖5以及圖6的上側晶圓1WA的製造步驟中的主要部分剖面圖。MOS．FET6包括源極(source)以及汲極(drain)用的半導體區域6a、閘極(gate)絕緣膜6b、以及閘極電極(gate electrode)6c。源極以及汲極用的半導體區域6a，藉由於基板1SA中添加所期望的雜質(若為n通道型MOS．FET6，則添加例如磷(P)或者砷(As)，若為p通道型MOS．FET6，則添加硼(B))而形成。閘極絕緣膜6b例如包含氧化矽，且形成於基板1SA的主面上。閘極電極6c例如包含低電阻的多晶矽，且形成於閘極絕緣膜6b上。另外，基板1SA的活性區域的主面上的絕緣膜7，例如包含如氧化矽般的絕緣膜。
此處，若於形成上述MOS．FET6後形成上述貫通分離部5，則當進行用以形成貫通分離部5的絕緣膜5b的熱氧化處理時，基板1SA(源極以及汲極用的半導體區域6a或閘極電極6c下的通道形成區域)中的雜質再次擴散，結果有時MOS．FET6的臨限值電壓等的電性特性變動。對此，本實施的形態中，於形成貫通分離部5後形成MOS．FET6，故而可防止因形成貫通分離部5時的高處理溫度而引起的MOS．FET6的電性特性的變動。因此，可使半導體裝置的可靠性提高。另外，代替MOS．FET6，例如亦可形成雙極電晶體(bipolar transistor)或二極體(diode)等的其他主動元件。又，代替MOS．FET6，亦可形成電阻(擴散電阻或多晶矽電阻)，電容器(capacitor)以及電感器(inductor)等被動元件。
其次，形成上述貫通配線部。首先，於基板1SA的主面上，藉由CVD法等而堆積例如包含氧化矽的絕緣膜後，使該絕緣膜的上面平坦化，藉此形成層間絕緣膜(第2絕緣膜)8a。上述MOS．FET6、貫通分離部5以及槽型分離部2等藉由層間絕緣膜8a而覆蓋。繼而，於層間絕緣膜8a上藉由上述微影處理而形成光阻圖案RB。光阻圖案RB以貫通配線部的形成區域露出，而其他區域被覆蓋的方式而形成。其後，將該光阻圖案RB作為蝕刻光罩，對自此露出的層間絕緣膜8a、絕緣膜7以及基板1SA進行蝕刻，藉此如圖8所示，於基板1SA上形成深的導通槽(第2槽)9a。圖8表示形成深的導通槽9a後的晶圓1WA的主要部分剖面圖。該深的導通槽9a，自層間絕緣膜8a的上面，沿著與該上面交叉(垂直交叉)的方向(亦即，基板1SA的厚度方向)於基板1SA上延伸，且於較上述元件分離用的分離槽2a更深的位置(第2位置)終止。該深的導通槽9a的深度，如上述貫通分離部5的深度所說明。此處，例示有深的導通槽9a的深度(第2位置)較上述深的分離槽5a的深度(第1位置)更淺的情形。
繼而，去除上述光阻圖案RB後，於基板1SA的主面上，藉由濺鍍法等而堆積例如包含氮化鈦的障壁(barrier)導體膜，進而，藉由CVD法等而堆積例如包含鎢的主導體膜，藉此埋入深的導通槽9a內。該障壁導體膜以覆蓋上述主導體膜的側面以及背面的方式而形成，且通過深的導通槽9a的內面(內側面以及背面)與基板1SA直接接觸。障壁導體膜的厚度較主導體膜的厚度更薄。
繼而，藉由CMP法等而對上述主導體膜以及障壁導體膜進行研磨，藉此如圖9以及圖10所示，去除深的導通槽9a外部的多餘的主導體膜以及障壁導體膜，僅於深的導通槽9a內殘留主導體膜以及障壁導體膜。如此於深的導通槽9a內形成貫通配線部9(圖2的步驟104A)。
圖9表示繼圖8的上側晶圓1WA的製造步驟中的主要部分平面圖，圖10表示圖9的A－A線的剖面圖。圖9是平面圖，但是為了使圖式易於觀察於貫通分離部5以及貫通配線部9中附有影線。若俯視貫通配線部9，則例如形成為細長的長方形狀。貫通配線部9，於與貫通分離部5分離的狀態下配置於貫通分離部5的框內。亦即，貫通配線部9，於由在其周圍隔開所期望的尺寸而配置的貫通分離部5所包圍的狀態下配置。
貫通配線部9藉由於上述深的導通槽9a內埋入導體膜(上述障壁導體膜以及主導體膜)9b而形成。亦即，貫通配線部9由金屬而形成，故而與由低電阻的多晶矽形成貫通配線部9的情形相比，可大幅度降低貫通配線部9的電阻。尤其，本實施的形態中，藉由使貫通配線部9的平面形狀形成為大的長方形狀，不僅可使深的導通槽9a的加工性變得容易，而且由於可確保貫通配線部9的體積較大，故可進一步降低貫通配線部9的電阻。又，貫通配線部9的上面與層間絕緣膜8a的上面一致。藉此，可確保層間絕緣膜8a的上面的平坦性。
又，當貫通分離部5與貫通配線部9為一體時，必須於同一步驟中形成貫通分離部5與貫通配線部9，故而當為了避免上述的元件特性的變動而於形成元件之前形成貫通分離部5時，貫通配線部9亦必須於形成元件之前形成。然而，若於形成元件之前形成貫通配線部9，則產生引起元件特性的劣化或金屬污染的可能性高的問題。對此，本實施的形態中，可各別地形成貫通分離部5與貫通配線部9，且可於形成MOS．FET6以及層間絕緣膜8a後形成貫通配線部9，故而可更降低引起元件特性的劣化或金屬污染的可能性。因此，可使元件的電性特性提高。
貫通分離部5內的貫通配線部9的個數並未限定為1個，例如亦可於1個貫通分離部6的框內排列多個貫通配線部9而配置。又，貫通分離部5的平面形狀，不限定於圖9的例，亦可為例如正方形狀等其他形狀。
其次，如圖11所示，於基板1SA的主面上藉由半導體裝置的通常的配線形成方法而形成多層配線層(圖2的步驟105A)。圖11表示繼圖9以及圖10的上側晶圓1WA的製造步驟中的主要部分剖面圖。符號8b、8c、8d表示層間絕緣膜，符號10表示表面保護膜，符號15a、15b、15c表示配線，符號16a、6b、16c、16d表示插塞(plug)。
層間絕緣膜8b、8c、8d例如包含氧化矽。配線15a~15c以及插塞16a~16d，例如包含如鎢(W)、鋁(Al)或者銅(Cu)等般的金屬。第1層的配線15a，除了通過插塞16a與MOS．FET6的源極以及汲極用的半導體區域6a或閘極電極6c電性連接外，還通過插塞16b與上述貫通配線部9電性連接。表面保護膜10，例如由氧化矽膜的單體膜或者氧化矽與堆積於氧化矽上的氮化矽膜的積層膜而形成。該表面保護膜10的一部分中，形成有第3層的配線15c的一部分露出的開口部17。圖式上，與配線15c一起，但是當俯視時，自上述開口部17露出的配線15c部分為焊接墊(bonding pad)(以下，稱作焊墊)BP。另外，圖11中雖未表示，該多層配線層的形成步驟後，亦可以與晶圓1WA的主面上的焊墊BP連接的方式形成凸塊。
其次，如圖12所示，於晶圓1WA的主面上隔著接著用薄板20貼合玻璃支持基板21。圖12表示繼圖11的上側晶圓1WA的製造步驟中的主要部分剖面圖。上述於晶圓1WA的主面上貼合玻璃支持基板21，藉此可使晶圓1WA的操作穩定化，並且可確保之後的薄型化步驟後的薄的晶圓1WA的機械性強度。
其次，對晶圓1WA實施薄型化處理(圖2的步驟107)。本實施的形態的晶圓1WA的薄型化處理包括下述第1薄型化處理、第2薄型化處理以及第3薄型化處理。
首先，第1薄型化處理中，如圖13所示，在於晶圓1WA的主面上固著玻璃支持基板21的狀態下，對晶圓1WA的背面(亦即，基板1SA的背面)進行研削直至成為所期望的厚度為止。又，於該研削後，作為第2薄型化處理，亦可對晶圓1WA的背面實施研磨處理。該研磨處理，例如是兼具如CMP般的機械性的要素與化學性的要素的薄型化處理。藉此，藉由研削處理而去除產生於晶圓1WA的背面的損害層，且可使晶圓1WA的背面平滑，並可使晶圓1WA的背面內的化學性的穩定性均勻，故而於之後的晶圓1WA的背面部分的蝕刻處理時，可使晶圓1WA的背面整個面內的晶圓1WA的厚度方向的蝕刻去除量均勻。圖13表示上述第2薄型化處理步驟後的上側晶圓1WA的主要部分剖面圖。虛線表示第1薄型化步驟之前的基板1SA。該第1以及第2薄型化處理，以縮短晶圓薄型化處理的時間為主要目的，且第1薄型化處理為以研削為例示的機械性的要素的薄型化處理，而第2薄型化處理為以研磨為例示的機械性的要素以及化學性的要素的薄型化處理。該第1以及第2薄型化處理中，於未到達上述貫通分離部5以及上述貫通配線部9的狀態(亦即，貫通分離部5以及貫通配線部9未自晶圓1WA的背面露出的狀態)下結束處理。
繼而，第3薄型化處理中，如圖14所示，在於晶圓1WA的主面上固著玻璃支持基板21的狀態下，使晶圓1WA的背面浸漬於藥液而蝕刻(濕式蝕刻(wet etching))，藉此使貫通分離部5以及貫通配線部9的一部分自晶圓1WA的背面露出。圖14表示該第3薄型化處理後的上側晶圓1WA的主要部分剖面圖。虛線表示第3薄型化處理步驟之前的基板1SA。該第3薄型化處理為以濕式蝕刻為例示的化學性的要素的薄型化處理，且以防止薄型化處理時的晶圓1WA的燒焦或損傷為主要目的。此處，貫通配線部9的下部的一部分自晶圓1WA的背面僅突出所期望的長度。自貫通配線部9的晶圓1WA的背面所突出的長度，以不影響之後的步驟的方式而決定。藉由該處理，貫通配線部9，於其側面方向藉由貫通分離部5而與基板1SA分離，且於貫通配線部9的下部藉由貫通配線部9露出而與基板1SA分離，且自基板1SA完全得到分離。另外，於該階段深的分離槽5a以及深的導通槽9a成為貫通基板1SA的主面及背面之間的孔。又，上述例中，於晶圓1WA的薄型化處理中，對依次進行第1薄型化處理(研削)以及第3薄型化處理(蝕刻)的情形或依次進行第1薄型化處理(研削)、第2薄型化處理(研磨)以及第3薄型化處理(蝕刻)的情形進行了說明，但亦可藉由例如依次進行第2薄型化處理(研磨)以及第3薄型化處理(蝕刻)而使晶圓1WA薄型化。
根據上述薄型化處理，藉由併用濕式蝕刻處理，可抑制或者防止僅由研削或研磨而使晶圓1WA薄型化時所產生的晶圓1WA的燒焦或損傷。尤其，僅由研削或研磨而使晶圓1WA薄型化時，若晶圓1WA的直徑變大且晶圓1WA變厚則需要長的研削時間且使晶圓溫度上升，當使用硬的材質作為貫通配線部9的材料時，於研削時所研削的貫通配線材料或矽使研磨石的眼堵塞且使晶圓溫度上升。對此，如本實施的形態般於晶圓1WA的薄型化處理中併用濕式蝕刻處理，藉此即使晶圓1WA大口徑化，又，即使使用硬質材料作為貫通配線部9的材料，也可於晶圓1WA的薄型化處理中避免晶圓溫度的大幅度的上升，故而可抑制或者防止晶圓1WA的燒焦或損傷。另一方面，於薄型化處理中並非僅對晶圓1WA進行蝕刻而使之變薄，而是併用研削或研磨步驟，藉此與僅利用蝕刻處理而去除晶圓1WA的背面部分的情形相比，可縮短薄型化處理時間。
如此結束上側晶圓1WA的製造步驟。如此本實施的形態中，無於晶圓1WA的背面上堆積絕緣膜，或形成凸塊的步驟。因此，可得到以下效果。
第一，因無於晶圓1WA的背面上堆積絕緣膜的步驟，故而可避免由該絕緣膜的堆積時的處理溫度引起的問題。亦即，藉由晶圓內的埋入配線材料或絕緣膜的膜應力，可避免已薄型化的晶圓被損壞的問題。又，在於晶圓背面上堆積絕緣膜的步驟中，可避免玻璃支持基板21的接著用薄板20的接著力下降而玻璃支持基板21剝離的問題。因此，於選擇接著用薄板20的材料時無溫度限制，故而可擴大接著用薄板20的選擇範圍。
第二，因無於晶圓1WA的背面上形成凸塊的步驟，故而可避免凸塊形成方面的問題。亦即，由於可削減於晶圓背面的絕緣膜上形成小的接觸孔的步驟或於晶圓背面上形成凸塊的步驟，故而可削減伴隨步驟數多且難的步驟的微影步驟等。因此，可實現半導體裝置的製造步驟的簡化與製造時間的縮短。又，可使半導體裝置的可靠性以及良率提高。
其次，說明下側晶圓的製造步驟。此處，作為下側晶圓，例如說明於背面上不貼合其他晶圓的最下層的晶圓的製造步驟。該下側晶圓的製造步驟，如圖2的右側所示，且與圖2的左側所示的上述上側晶圓1WA的製造步驟大致相同。亦即，依次進行晶圓的準備(步驟100B)、元件分離部的形成(步驟101B)、元件形成(步驟103B)、多層配線層的形成(步驟105B)、以及於晶圓主面上形成凸塊(步驟106B)。此處所不同的是，於多層配線層的形成步驟(步驟105B)後進行凸塊形成步驟(步驟106B)，且最下層的晶圓的情形，不進行晶圓薄型化步驟(步驟107B)，進而，最下層的晶圓的情形，不進行貫通分離部的形成步驟(步驟102B)或貫通配線部的形成步驟(步驟104B)。
圖15表示經過圖2的步驟100B至步驟105B凸塊形成步驟106B階段的下側晶圓(最下層的晶圓)1WB的主要部分剖面圖。晶圓1WB的構成與上述步驟105A後的圖11中所示的上側晶圓1WA大致相同。貫通分離部5以及貫通配線部9未自該晶圓1WB的背面(亦即，基板1SB的背面)露出。
此處，首先，於多層配線層的形成步驟105B之後的晶圓1WB的主面上藉由濺鍍法等堆積導體膜後，使用微影處理以及蝕刻處理使導體膜圖案化，藉此形成凸塊底層(under bump)導體圖案25。該凸塊底層導體圖案25通過開口部17與焊墊BP電性連接。繼而，如圖16所示，於凸塊底層導體圖案25上，例如藉由剝離法(lift－off method)、電解電鍍法(electrolytic plating)、印刷法或者球供給法等而形成凸塊26。其結果為，凸塊26與下側晶圓1WB的最上的配線層15c電性連接。圖16表示繼圖15的下側晶圓1WB的製造步驟中的主要部分剖面圖。下側晶圓1WB的主面上多個凸塊26於突出下狀態下而配置。如此，結束下側晶圓1WB的製造步驟。關於下側晶圓1WB亦因並未於該背面堆積絕緣膜或形成凸塊，故而可得到與上側晶圓1WA中所述的相同的效果。
其次，藉由圖17~圖19而說明如上所述而製造的上下晶圓1WA、1WB的貼合步驟。圖17~圖19表示上下晶圓1WA、1WB的貼合步驟中的主要部分剖面圖。
首先，如圖17所示，固定下側晶圓1WB後，於下側晶圓1WB的主面上方，以其背面成為與下側晶圓1WB的主面對向的狀態而配置上側晶圓1WA。此時，藉由成為於上側晶圓1WA的主面上貼合玻璃支持基板21的狀態，可於穩定的狀態下操作已薄型化的晶圓1WA，並且可確保晶圓1WA的機械性強度，故而於晶圓1WA的搬送時等使晶圓1WA不產生損壞或缺陷或者變形等而可操作晶圓1WA。
繼而，對準下側晶圓1WB與上側晶圓1WA的相對性的位置。具體而言，對準下側晶圓1WB的主面上的凸塊26，與對應於其的上側晶圓1WA的背面的貫通配線部9的位置(圖2的步驟201)。其後，如圖18所示，使上下晶圓1WA、1WB的對向面接近而於下側晶圓1WB的主面上重疊上側晶圓1WA，且使下側晶圓1WB的主面上的凸塊26、與上側晶圓1WA的背面的貫通配線部9接觸並電性連接。藉此，使上下晶圓1WA、1WB的半導體電路部之間電性連接。此處，下側晶圓1WB的主面上的各凸塊26，收納於貫通分離部5的框內，該貫通分離部5包圍該凸塊26所連接的上側晶圓1WA的背面的貫通配線部9的周圍(圖2的步驟202)。
其後，藉由於上下晶圓1WA、1WB的對向面的間隙之間注入絕緣性的接著劑30，而確保上下晶圓1WA、1WB間的機械性強度。此處例示有接著劑30進入貫通分離部5的框內的情形，因使用絕緣性的接著劑30，故而不對元件的特性造成任何障礙。又，即使萬一於因貫通配線部9的粗密而疏散的部分上下晶圓1WA、1WB接觸也不會產生元件特性方面的不良(圖2的步驟203)。其後，如圖19所示，將玻璃支持基板21自上側晶圓1WA的主面剝離。
如以上所述的步驟之後，藉由以晶片為單位切斷上述貼合後的晶圓1WA、1WB而切出晶片。該晶片具有層疊多片晶片的3次元構成。亦即，該晶片中，藉由構成其的各晶片的半導體電路之間通過上述貫通配線部9電性連接，而整體形成有1個所期望的半導體積體電路。
其次，圖20表示藉由積層3層基板1SA、1SB、1SC所構成的3次元半導體裝置的主要部分剖面圖的一例。此處，例示有注入至最上的基板1SA與中間的基板1SC的間隙之間的接著劑30未進入貫通分離部5所包圍的框內的情形。
此處，對如圖20般的多層層疊構成的3次元半導體裝置的製造步驟的一例進行說明。
首先，如上述圖3~圖14中所說明般準備最上層的晶圓1WA。又，如圖15以及圖16中所說明般準備最下層的晶圓1WB。進而，經過圖2的右側的步驟100B~106B準備中間層的晶圓1WC。該中間層的晶圓1WC中，與最上層的晶圓1WA相同，形成有貫通分離部5以及貫通配線部9。中間層的晶圓1WC與最上層的晶圓1WA所不同的是，於中間層的晶圓1WC的主面上隔著配線層形成有凸塊26。該中間層的晶圓1WC的凸塊26，隔著配線層與中間層的晶圓1WC的元件或貫通配線部9電性連接。又，該階段的中間層的晶圓1WC，因未實施上述第1~第3薄型化處理故而較厚。
繼而，與上述圖17以及圖18中所說明的相同，貼合2片晶圓1WA、1WC。此時，由於中間層的晶圓1WC較厚，故而可穩定且容易地進行晶圓1WC的操作。其後，於上側最上層的晶圓1WA的主面上貼合有玻璃支持基板21的狀態下，且於貼合2片晶圓1WA、1WC的狀態下，使下側中間層的晶圓1WC，自其背面側藉由與圖13以及圖14中所說明的相同的薄型化處理而薄型化(圖2的中央的步驟107A)。藉此，使貫通分離部5以及貫通配線部9自下側中間層的晶圓1WC的背面露出(突出)。於貼合2片晶圓1WA、1WC的狀態下，進行中間層的晶圓1WC的薄型化，故而可確保薄型化處理時的晶圓1WC的機械性強度，且可使晶圓1WC的操作的穩定性提高。因此，可推進晶圓1WC的薄型化。
其後，於上側最上層的晶圓1WA的主面上貼合有玻璃支持基板21的狀態下，且於貼合2片晶圓1WA、1WC的狀態下，與上述圖17以及圖18中所說明的相同，使下側中間層的晶圓1WC與最下層的晶圓1WB重疊，並於晶圓1WC、1WB之間注入接著劑30而貼合(圖2的中央下段的步驟201~203)。此後，與上述相同故而省略說明。當貼合3層以上的晶圓時，亦可重複中間層的晶圓1WC所進行的步驟與貼合晶圓的步驟。
根據如此貼合晶圓的方法，可於連續穩定的狀態下進行多片晶圓的貼合，故而可縮短3次元半導體裝置的製造時間，並且可使3次元半導體裝置的量產性提高。
本發明可適用於3次元半導體裝置的製造業。
1WA、1WB、1WC．．．晶圓
1SA、1SB、1SC．．．基板
2．．．槽型分離部
2a．．．分離槽
2b．．．絕緣膜
3．．．絕緣膜
5．．．貫通分離部
5a．．．深的分離槽(第1槽)
5b．．．絕緣膜(第1絕緣膜)
6．．．MOS．FET(元件)
6a．．．源極以及汲極用的半導體區域
6b．．．閘極絕緣膜
6c．．．閘極電極
7．．．絕緣膜
8a．．．層間絕緣膜(第2絕緣膜)
8b~8d．．．層間絕緣膜
9．．．貫通配線部
9a．．．深的導通槽(第2槽)
9b．．．導體膜
10．．．表面保護膜
15a、15b、15c．．．配線
16a、16b、16c、16d．．．插塞
17．．．開口部
20．．．接著用薄板
21．．．玻璃支持基板
25．．．凸塊底層導體圖案
26．．．凸塊
30．．．接著劑
BP．．．焊墊
RA、RB．．．光阻圖案
圖1是先前的積層上下2片晶圓的製造步驟的流程圖。
圖2是作為本發明的一實施的形態的半導體裝置的製造步驟的流程圖。
圖3是上側晶圓的製造步驟中的主要部分剖面圖。
圖4是繼圖3的上側晶圓的製造步驟中的主要部分剖面圖。
圖5是繼圖4的上側晶圓的製造步驟中的主要部分平面圖。
圖6是圖5A－A線的剖面圖。
圖7是繼圖5以及圖6的上側晶圓的製造步驟中的主要部分剖面圖。
圖8是繼圖7的上側晶圓的製造步驟中的主要部分剖面圖。
圖9是繼圖8的上側晶圓的製造步驟中的主要部分平面圖。
圖10是圖9A－A線的剖面圖。
圖11是繼圖9以及圖10的上側晶圓的製造步驟中的主要部分剖面圖。
圖12是繼圖11的上側晶圓的製造步驟中的主要部分剖面圖。
圖13是繼圖12的第1薄型化步驟後的上側晶圓的主要部分剖面圖。
圖14是繼圖13的第2薄型化步驟後的上側晶圓的主要部分剖面圖。
圖15是凸塊形成步驟階段的下側晶圓的主要部分剖面圖。
圖16是繼圖15的下側晶圓的製造步驟中的主要部分剖面圖。
圖17是上下晶圓的貼合步驟中的主要部分剖面圖。
圖18是繼圖17的上下晶圓的貼合步驟中的主要部分剖面圖。
圖19是繼圖18的上下晶圓的貼合步驟後的主要部分剖面圖。
圖20是作為本發明的一實施形態的3次元構造的半導體裝置的一例的主要部分剖面圖。
1WA．．．晶圓
1SA．．．基板
2．．．槽型分離部
5．．．貫通分離部
5a．．．深的分離槽(第1槽)
5b．．．絕緣膜(第1絕緣膜)
6．．．MOS．FET(元件)
6a．．．源極以及汲極用的半導體區域
6b．．．閘極絕緣膜
6c．．．閘極電極
7．．．絕緣膜
8a．．．層間絕緣膜(第2絕緣膜)
8b~8d．．．層間絕緣膜
9．．．貫通配線部
9a．．．深的導通槽(第2槽)
9b．．．導體膜
10．．．表面保護膜
15a、15b、15c．．．配線
16a、16b、16c、16d．．．插塞
17．．．開口部
20．．．接著用薄板
21．．．玻璃支持基板
BP．．．焊墊

Claims (18)

  1. 一種半導體裝置的製造方法，其特徵在於包括：藉由於晶圓的主面上形成第1槽後，將第1絕緣膜埋入上述第1槽而形成貫通分離部的步驟；於上述晶圓的主面上形成元件的步驟；於上述晶圓的主面的上述貫通分離部所包圍的區域內形成第2槽後，將導體膜埋入上述第2槽的內部，藉此形成使其他晶圓的半導體電路部電性連接的貫通配線部的步驟；以及使上述晶圓薄型化，為自其背面側至未到達上述貫通分離部及上述貫通配線部的狀態，之後進行蝕刻直至上述貫通分離部及上述貫通配線部的一部分自上述晶圓的背面露出為止的步驟，其中上述貫通分離部的形成步驟包括在上述第1槽內藉由熱氧化法而形成絕緣膜的步驟，且於形成上述貫通分離部後形成上述元件。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，包括：於上述晶圓的主面上形成上述元件後，以於上述晶圓的主面上覆蓋上述元件的方式堆積第2絕緣膜的步驟；形成自上述第2絕緣膜的上面延伸至上述晶圓的厚度的中途位置為止的上述第2槽的步驟；以及將上述導體膜埋入上述第2槽的內部，形成上述貫通配線部的步驟。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中上述導體膜由金屬構成。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中使上述晶圓薄型化為未到達上述貫通分離部及上述貫通配線部的狀態的處理，是研削處理、研磨處理或者其兩者之處理。
  5. 一種半導體裝置的製造方法，其特徵在於包括：準備多片晶圓的步驟；於上述各多片晶圓上形成半導體電路部的步驟；貼合上述多片晶圓，使上述多片晶圓的各半導體電路部之間互相電性連接的步驟；以及於貼合上述多片晶圓的步驟後，按照晶片單位切斷上述多片晶圓，藉此切出具有堆積多片晶片的3次元構造的晶片的步驟，且形成上述多片晶圓之中的上側晶圓的步驟包括：藉由於上述上側晶圓的主面上形成第1槽後，將第1絕緣膜埋入上述第1槽而形成貫通分離部的步驟；於上述上側晶圓的主面上形成元件的步驟；於上述上側晶圓的主面的上述貫通分離部所包圍的區域內形成第2槽後，將導體膜埋入上述第2槽的內部，藉此形成使上述多片晶圓之中的其他晶圓的半導體電路部電性連接的貫通配線部的步驟；以及使上述上側晶圓薄型化為自其背面至未到達上述貫通分離部及上述貫通配線部的狀態，之後進行蝕刻直至上述貫通分離部及上述貫通配線部的一部分自上述上側晶圓的背面露出為止的步驟， 其中上述貫通分離部的形成步驟包括在上述第1槽內藉由熱氧化法而形成絕緣膜的步驟，且於形成上述貫通分離部後於上述上側晶圓的主面上形成上述元件。
  6. 如申請專利範圍第5項所述之半導體裝置的製造方法，其中使上述晶圓薄型化為未到達上述貫通分離部及上述貫通配線部的狀態為止的處理，是研削處理、研磨處理或者其兩者之處理。
  7. 一種半導體裝置的製造方法，其特徵在於包括：準備多片晶圓的步驟；於上述各多片晶圓上形成半導體電路部的步驟；貼合上述多片晶圓，使上述多片晶圓的各半導體電路部之間互相電性連接的步驟；以及於貼合上述多片晶圓的步驟後，按照晶片單位切斷上述多片晶圓，藉此切出具有堆積多片晶片的3次元構造的晶片的步驟，且形成上述多片晶圓之中的上側晶圓的步驟包括：藉由於上述上側晶圓的主面上形成第1槽後，將第1絕緣膜埋入上述第1槽而形成貫通分離部的步驟；於上述上側晶圓的主面上形成元件的步驟；於上述上側晶圓的主面的上述貫通分離部所包圍的區域內形成第2槽後，將導體膜埋入上述第2槽的內部，藉此形成使上述多片晶圓之中的其他晶圓的半導體電路部電性連接的貫通配線部的步驟；以及使上述貫通分離部及上述貫通配線部的一部分自 上述上側晶圓的背面露出的步驟，形成上述多片晶圓之中的下側晶圓的步驟包括：於上述下側晶圓的主面上形成構成上述半導體電路部的元件的步驟；以及於上述下側晶圓的主面上，形成與上述下側晶圓的上述半導體電路部電性連接的凸塊的步驟；上述多片晶圓的貼合步驟包括：使自上述多片晶圓之中的上側晶圓的背面露出的上述貫通配線部、與上述多片晶圓之中的下側晶圓的主面的上述凸塊於接觸的狀態下接合，藉此使上述多片晶圓的各半導體電路部之間互相電性連接的步驟，其中上述貫通分離部的形成步驟包括在上述第1槽內藉由熱氧化法而形成絕緣膜的步驟，且於形成上述貫通分離部後於上述上側晶圓的主面上形成上述元件。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中使上述貫通分離部及上述貫通配線部的一部分自上述上側晶圓的背面露出的步驟包括：使上述上側晶圓薄型化為自其背面至未到達上述貫通分離部及上述貫通配線部的狀態，之後進行蝕刻直至上述貫通分離部及上述貫通配線部的一部分自上述上側晶圓的背面露出為止的步驟。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中使上述晶圓薄型化為未到達上述貫通分離部及上述貫通配線部的狀態的處理，是研削處理、研磨處理或者其兩者之處理。
  10. 如申請專利範圍第5項至第9項中任一項所述之半導體裝置的製造方法，包括：於上述上側晶圓的主面上形成上述元件後，以於上述晶圓的主面上覆蓋上述元件的方式堆積第2絕緣膜的步驟；形成自上述第2絕緣膜的上面延伸至上述上側晶圓的厚度的中途位置為止的上述第2槽的步驟；以及將上述導體膜埋入上述第2槽的內部，並形成上述貫通配線部的步驟。
  11. 如申請專利範圍第5項至第9項中任一項所述之半導體裝置的製造方法，其中上述導體膜由金屬構成。
  12. 一種半導體裝置，藉由貼合多片基板，使形成於各基板的半導體電路部互相電性連接而構成所期望的半導體電路，其特徵在於：上述多片基板之中的上側基板包括：沿著上述上側基板的厚度方向位於互相相反側的主面及背面；元件，形成於上述上側基板的主面上，構成上述半導體電路部；絕緣膜，堆積於上述上側基板的主面上並覆蓋上述元件；貫通配線部，藉由在貫通於上述絕緣膜的上面至上述上側基板的背面的孔內，埋入導體膜而形成，該貫通配線部貫通於上述上側基板的主面至背面並貫通覆蓋上述元件的上述絕緣膜，且使上述多片基板的半導體電路部彼此之間電性連接；以及 貫通分離部，於上述上側基板的主面的面內，以於離開上述貫通配線部的位置包圍上述貫通配線部的方式而設置，且貫通於上述上側基板的主面至背面而設置，上述多片基板之中的下側基板包括：沿著上述下側基板的厚度方向位於互相相反側的主面及背面；元件，形成於上述下側基板的主面上，構成上述半導體電路部；以及凸塊，形成於上述下側基板的主面上，且與上述半導體電路部電性連接，上述上側基板的半導體電路部與上述下側基板的半導體電路部，在自上述上側基板的背面露出的上述貫通配線部接觸於上述下側基板的主面的上述凸塊的狀態下，接合而互相電性連接。
  13. 如申請專利範圍第12項所述之半導體裝置，其中上述貫通分離部，藉由在貫通於上述上側基板的主面至背面的孔內埋入絕緣膜而形成。
  14. 如申請專利範圍第12項所述之半導體裝置，其中構成上述貫通配線部的導體膜由金屬構成。
  15. 一種晶圓，其特徵在於包括：基板，具有沿著厚度方向位於互相相反側的主面及背面；元件，形成於上述基板的主面上且形成半導體積體電 路部；絕緣膜，堆積於上述基板的主面上並覆蓋上述元件；貫通分離部，藉由將第1絕緣膜埋入自上述基板的主面朝向背面所設置的第1槽內而形成；以及貫通配線部，於上述基板的上述貫通分離部所包圍的區域中，藉由在貫通於覆蓋上述元件的上述絕緣膜的上面至上述基板的主面朝向背面所設置的第2槽內，埋入導體膜而形成，該貫通配線部貫通於上述基板的主面至背面並貫通覆蓋上述元件的上述絕緣膜，且使所積層的其他晶圓的半導體電路部電性連接。
  16. 如申請專利範圍第15項所述之晶圓，其中上述貫通分離部及上述貫通配線部，自上述基板的背面露出。
  17. 如申請專利範圍第15項或第16項所述之晶圓，其中上述晶圓是所積層的多片晶圓之中的中間層的晶圓，且於上述中間層的晶圓的主面的最上層上，電性連接於上述中間層的晶圓的上述半導體積體電路部的凸塊是以露出的狀態配置著。
  18. 如申請專利範圍第15項或第16項所述之晶圓，其中上述晶圓是所積層的多片晶圓之中的最上層的晶圓，且於上述最上層的晶圓的主面的最上層上，配置有電性連接於上述最上層的晶圓的上述半導體積體電路部的外部端子，且上述外部端子是以與凸塊未接合而露出的狀態配置著。
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