JP5388503B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、薄膜化した半導体基板を有する半導体装置及びその製造方法に関する。詳しくは、薄膜化した半導体基板を貫通する配線を有する半導体装置およびその製造方法に関する。
半導体製造技術の進歩により、大規模集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の高集積化が進み、複数の機能を一つのシリコンチップ上に集積したシステムＬＳＩの要求が高まっている。近年ではシステムの高機能化や複雑化に対応して、複数のＬＳＩチップを積層した三次元ＬＳＩが開発されている。三次元ＬＳＩは、複数のＬＳＩを単一のパッケージ内に搭載することから、マルチ・チップ・パッケージ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）とも呼ばれている。ＭＣＰの例としては、フラッシュメモリとスタティックＲＡＭを積み重ねて搭載したスタックＭＣＰなどがある。
スタックＭＣＰでは、複数のＬＳＩチップを積み重ねてワイヤボンディングで接続したものが知られている（例えば、特許文献１、２参照）。また、複数のシリコンチップを積み重ねて相互に連結する構成として、垂直相互接続体（貫通電極）を形成して複数のＬＳＩチップを積層するものが知られている（例えば、特許文献３参照）。
特開平１１−２０４７２０号公報 特開２００５−２２８９３０号公報 特開平１１−２６１００１号公報
ＭＣＰでは、ＬＳＩが形成されたシリコンウエハの裏面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってウエハを薄層化した後、それを多層に積み重ねている。従って、従来と同等寸法内に複数のＬＳＩチップを積層するためには、シリコンウエハの厚さをその分薄くする必要がある。
ＬＳＩチップの薄型化においては、理想的にはＬＳＩチップの各素子が動作するのに必要な厚さだけ残せば良いことになる。
しかし、ＣＭＰは研磨剤を流しながらウエハを研磨布に押し付けることで加工する技術であることから、ＣＭＰ処理によってウエハの厚さを１０μｍ程度まで加工することはできても、１２インチウエハのように大口径ウエハを１μｍ未満の厚さまで薄層化するのは困難であった。
そこで本発明は、ＭＣＰに代表されるような三次元半導体集積回路において、ＬＳＩチップをより薄型化して積層することで集積密度を向上させることが可能な技術を提供することを目的の一とする。
本発明の一は、表面に第１の素子形成層が設けられ、且つ第１の素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して脆化層を形成し、脆化層に沿って第１の半導体基板の一部を分離することによって、第１の素子形成層及び第１の配線を有する第１の半導体基板を形成するとともに、第１の配線の一部を露出させ、第１の素子形成層及び第１の配線を有する第１の半導体基板と、第２の素子形成層及び第２の素子形成層と電気的に接続された第２の配線が設けられた第２の半導体基板とを、第１の配線及び第２の配線を挟んで積層し、第１の素子形成層と第２の素子形成層とを電気的に接続することを要旨とする。
本発明の一は、表面に第１の素子形成層が設けられた第１の半導体基板と、第１の素子形成層と電気的に接続し、第１の半導体基板を貫通する第１の配線と、表面に第２の素子形成層が設けられた第２の基板と、第２の素子形成層を貫通する第２の配線と、を有し、第１の配線と第２の配線が電気的に接続された半導体装置であることを要旨とする。
本発明の一は、表面に素子形成層が設けられ且つ素子形成層と電気的に接続された配線が埋め込まれた半導体基板の裏面側からイオンを照射して脆化層を形成し、脆化層に沿って半導体基板の一部を分離することによって形成される素子形成層及び配線を有する半導体基板を積層してマルチチップ化することを要旨とする。
ＬＳＩなどの集積回路が形成された半導体基板をＣＭＰ等により研磨し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板を薄膜化して、従来にない薄さのＬＳＩチップを得ることができる。このような薄型化したＬＳＩチップを積層し、半導体基板を貫通する配線によって電気的に接続することで、集積密度が向上した三次元半導体集積回路を得ることができる。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本実施の形態では、素子形成層及び埋込配線が設けられた半導体基板を薄膜化した後に、当該半導体基板の一部を分離した構造を有するＬＳＩチップなどの半導体チップに関して図面を参照して説明する。具体的には、素子形成層及び埋込配線が設けられた半導体基板を薄膜化した後に、当該半導体基板の一部を分離することにより埋込配線が露出した構造を有するＬＳＩチップなどの半導体チップ及びその作製方法に関して説明する。
まず、半導体基板１００の表面上に、素子形成層１０１、埋込配線１０２及び支持基板１１０を設ける（図１（Ａ）参照）。
半導体基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、半導体基板１００として用いることができる。また、半導体基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により形成することができる。
素子形成層１０１は、ＬＳＩなどの集積回路を構成するトランジスタ、ダイオード、容量等の素子や、当該素子に電気的に接続する配線により構成される。ここでは、素子形成層１０１に、トランジスタ１０３ａとトランジスタ１０３ｂを設けた例を示している。なお、素子形成層１０１に設けられるトランジスタ１０３ａとトランジスタ１０３ｂの構成は、様々な形態をとることができ、特定の構成に限定されない。
埋込配線１０２は、素子形成層１０１の配線と電気的に接続しており、一部が半導体基板１００に埋め込まれている。埋込配線１０２は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で設ける。また、埋込配線１０２は、ＬＳＩチップにおいて貫通電極としても機能しうる。
支持基板１１０は、素子形成層１０１の上方（素子形成層１０１を挟んで半導体基板１００の反対側）に設けられており、ガラス基板、石英基板、プラスチック基板等を用いることができる。また、アクリル、ポリイミド、エポキシ樹脂等で設けてもよい。なお、支持基板１１０は必ずしも設ける必要はないが、半導体基板１００に薄膜化処理等を行う際に保護層として機能するため、設けることが好ましい。
次に、半導体基板１００の一部を除去し薄膜化する（図１（Ｂ）参照）。図１（Ｂ）では、半導体基板１００を薄膜化（点線部分を除去）して、半導体基板１２０とする場合を示している。例えば、半導体基板１００の裏面側（素子形成層１０１が設けられている面とは反対側）から研削処理、研磨処理又はＣＭＰ処理を行うことにより半導体基板１００を薄膜化することができる。
ここでは、埋込配線１０２を露出させない程度に半導体基板１００の薄膜化を行う。好ましくは、半導体基板１２０の厚さが５０ｎｍよりも厚く１０００ｎｍ未満となるように薄膜化を行う。
次に、半導体基板１２０の裏面側（素子形成層１０１が設けられている面とは反対側）から矢印で示すように、電界で加速されたイオン１０７を照射し、半導体基板１２０の表面（素子形成層１０１が設けられている面）から所定の深さの領域に脆化層１０５を形成する（図１（Ｃ）参照）。脆化層１０５はイオンドーピング法又はイオン注入法を用いて形成することが好ましい。なお、イオン注入法とは、イオンを質量分離して特定の質量のイオンのみを電界で加速して対象物に照射する技術であり、イオンドーピング法とは、質量分離を行わずにイオンを電界で加速して対象物に照射する技術である。脆化層１０５が形成される位置は、イオンを注入する際の加速電圧及びイオンのドーズ量により制御することができ、脆化層１０５はイオンの平均進入深さに近い深さ領域に形成される。なお、本明細書においてイオンを「注入する」とは、加速されたイオンを半導体基板に照射することで、イオンを構成する元素を対象物中に含ませることを指す。脆化層１０５は、後に脆化層１０５に基づいて半導体基板１２０を分離した際に、埋込配線１０２が露出する位置に設ける。好ましくは、半導体基板１２０の表面からの深さをＬとすると、Ｌが５０ｎｍよりも大きく１０００ｎｍ未満であり、より好ましくは１００ｎｍ以上５００ｎｍ以下となる位置に脆化層１０５を設ける。
イオン１０７は、水素イオン、ヘリウム等の希ガスイオン又はフッ素や塩素等のハロゲンイオンを用いることができる。水素、希ガス又はハロゲンから選ばれたソースガスをプラズマ励起して生成された一種類のイオン又は同一の原子からなる質量の異なる複数の種類のイオンを半導体基板１２０に照射することが好ましい。水素イオンを照射する場合には、Ｈ＋イオン、Ｈ２ ＋イオン、及びＨ３ ＋イオンを含ませると共に、Ｈ３ ＋イオンの割合をＨ＋イオン及びＨ２ ＋イオンよりも高めておくとイオンの注入効率を高めることができ、照射時間を短縮することができる。
次に、脆化層１０５を利用して、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する（図２（Ａ）参照）。ここでは、加熱処理を行い脆化層１０５に沿って半導体基板１２０ａと半導体基板１２０ｂに分離する。例えば、３００℃以上５５０℃以下の温度範囲で熱処理を行うことにより、脆化層１０５に形成された微小な空洞の体積変化が起こり、脆化層１０５に沿って劈開することにより、薄い半導体基板１２０ａを形成することができる。なお、本明細書において「劈開する」とは、素子形成層１０１が設けられた半導体基板１２０ａを形成するために、脆化層１０５に沿って半導体基板１２０ｂを分離することを指す。
なお、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する前に、半導体基板１２０の裏面側に支持基板を設けてもよい。分離する半導体基板１２０ｂが薄い場合にはあらかじめ半導体基板１２０の裏面に接して支持基板を設けておくことにより、半導体基板１２０の分離を容易に行うことができる。
以上の工程により、素子形成層１０１が設けられた半導体基板１２０ａを埋込配線１０２が貫通して露出した構造を有するＬＳＩチップなどの半導体チップを得ることができる（図２（Ｂ）参照）。
一般的に、研削処理、研磨処理又はＣＭＰ処理による基板の薄膜化は、厳密な制御が困難であり基板の膜厚にムラが生じやすいため、基板の薄膜化には限度がある。しかし、本実施の形態に示すように、基板の薄膜化を行った後に、さらにイオンの照射により形成された脆化層を用いて半導体基板の分離を行うことによって、基板の膜厚を研削処理、研磨処理又はＣＭＰ処理のみを行った場合と比較して薄くすることができる。
（実施の形態２）
本実施の形態では、上記実施の形態１で示したＬＳＩチップが積層された積層型ＬＳＩチップを有する半導体装置に関して図面を参照して説明する。
まず、第１の素子形成層１０１ａが設けられた半導体基板１２０ａを貫通して露出した第１の埋込配線１０２ａを具備する第１のＬＳＩチップ（図２（Ｂ）で示したＬＳＩチップに相当）と、半導体基板１００上に第２の素子形成層１０１ｂ及び第２の埋込配線１０２ｂが設けられた第２のＬＳＩチップ（図１（Ａ）において支持基板１１０がないＬＳＩチップに相当）を準備する。そして、第１の埋込配線１０２ａと第２の埋込配線１０２ｂを電気的に接続するように、第１のＬＳＩチップと第２のＬＳＩチップを積層させて積層体を形成する（図３（Ａ）参照）。
ここでは、第１の半導体基板１２０ａの裏面側に露出した第１の埋込配線１０２ａと、第２の素子形成層１０１ｂの上方側（半導体基板１００が設けられている面とは反対側）に露出した第２の埋込配線１０２ｂとを電気的に接続することによって、第１のＬＳＩチップと第２のＬＳＩチップが積層された半導体装置を作製することができる。
第１の埋込配線１０２ａと第２の埋込配線１０２ｂとの電気的な接続は、清浄な表面を形成し、１００℃以上４００℃以下程度の熱処理を行って表面活性化接合によって形成することができる。また、清浄な表面を形成し、常温で表面活性化接合によって第１の埋込配線１０２ａと第２の埋込配線１０２ｂとを電気的に接続してもよい。第１の埋込配線１０２ａの表面は脆化層の形成の際に注入された水素によって水素化されており、第２の埋込配線１０２ｂの表面もプラズマ処理などで水素化しておくことにより表面を酸化されにくい状態にしておくことができる。このような状態で第１の埋込配線１０２ａと第２の埋込配線１０２ｂを密接させ、好ましくは１００℃以上４００℃以下程度で加熱すると水素が離脱して接合を形成することができる。
その他の方法として、異方導電性フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や異方導電性ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）等を用いて、圧着させることにより電気的に接続することができる。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤やはんだ等を用いて接続を行うことも可能である。
なお、第１のＬＳＩチップと第２のＬＳＩチップを積層させた後、半導体基板１００に研削処理、研磨処理又はＣＭＰ処理を行い薄膜化することによって、積層体の薄膜化を行うことができる（図３（Ｂ）参照）。また、半導体基板１００に、研削処理、研磨処理又はＣＭＰ処理に加えて、上記実施の形態１で示したように分離工程を行うことによって、さらに積層体を薄膜化することができる。
また、第１の埋込配線１０２ａと第２の埋込配線１０２ｂとの電気的な接続を直接接して行う場合には、第１の埋込配線１０２ａと第２の埋込配線１０２ｂをはめ込むように行うことが好ましい。例えば、埋込配線の下部の幅を上部の幅より小さくし、埋込配線の上面に凹部を設けることによって、第１の埋込配線１０２ａと第２の埋込配線１０２ｂとをはめ込むように接続することができる（図７（Ａ）、（Ｂ）参照）。
このように、埋込配線同士をはめ込むように接続することによって、接続不良を防止することができる。また、積層された第１のＬＳＩチップと第２のＬＳＩチップとの間隔を狭めることができるため、積層体の薄膜化が可能となる。なお、埋込配線の形状は、図７（Ａ）、（Ｂ）に示した構造に限られない。例えば、埋込配線の上面に凸部を設け、当該凸部を他の埋込配線の下面に突き刺すことにより電気的に接続してもよい。
また、第１の埋込配線１０２ａと第２の埋込配線１０２ｂとの電気的な接続を導電性材料を介して行う場合の一例に関して図１７（Ａ）、（Ｂ）を参照して説明する。
ここでは、まず、露出した第１の埋込配線１０２ａ上に導電性材料１２６を設ける（図１７（Ａ）参照）。導電性材料１２６は、液滴吐出法、スクリーン印刷法によって、銀ペースト、銅ペースト又ははんだ等の材料を用いて選択的に形成することにより設けることができる。
次に、第１の埋込配線１０２ａ上に形成された導電性材料１２６に第２の埋込配線１０２ｂを接着させることにより、第１の埋込配線１０２ａと第２の埋込配線１０２ｂを電気的に接続する（図１７（Ｂ）参照）。導電性材料１２６を設けることによって、第１の埋込配線１０２ａと第２の埋込配線１０２ｂとの接続不良を低減することができる。
なお、図１７（Ａ）、（Ｂ）では、第１の埋込配線１０２ａ上に導電性材料１２６を設けた例を示したが、第２の埋込配線１０２ｂ上に導電性材料１２６を設けた後に第１の埋込配線１０２ａを導電性材料１２６に接着することにより、第１の埋込配線１０２ａと第２の埋込配線１０２ｂを電気的に接続してもよい。
また、図３（Ａ）、（Ｂ）では、２つのＬＳＩチップが積層された積層型ＬＳＩチップを有する半導体装置を作製する場合を示したが、積層するＬＳＩチップは２つに限られない。
第１のＬＳＩチップと第２のＬＳＩチップを積層させた後（図３（Ａ））、上記実施の形態１で示した工程を行い第２のＬＳＩチップの埋込配線を露出させ、第３のＬＳＩチップと積層させることにより、３つのＬＳＩチップを積層することができる。また、同様の工程を繰り返し行うことによって、複数のＬＳＩチップが積層された構造を有する半導体装置を作製することができる（図４参照）。
図４は、ｎ層（ｎ≧２）の積層型ＬＳＩチップを有する半導体装置を示している。第１のＬＳＩチップに設けられた第１の素子形成層１０１１〜第ｎのＬＳＩチップに設けられた第ｎの素子形成層１０１９が積層されて設けられており、それぞれの素子形成層は第１の埋込配線１０２１〜第ｎの埋込配線１０２９を介して電気的に接続されている。
また、第１の素子形成層１０１１〜第ｎの素子形成層１０１９にそれぞれ異なる機能を有する回路を設けることができる。ここでは、第２の素子形成層１０１２にはメモリ素子を設けることによって記憶回路として機能させ、第（ｎ−１）の素子形成層１０１８にはＣＭＯＳ回路を設けることによってＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）として機能させる場合を示している。なお、図４において、第２の素子形成層１０１２は第２の埋込配線１０２２と電気的に接続され、第（ｎ−１）の素子形成層１０１８は第（ｎ−１）の埋込配線１０２８と電気的に接続されている。
図４では、第１のＬＳＩチップ〜第ｎのＬＳＩチップの全てに埋込配線を設け、第１の素子形成層〜第ｎの素子形成層を電気的に接続している場合を示したが、これに限られず、一部の素子形成層同士に限って電気的に接続する構成としてもよい。
例えば、図５は５層の積層型ＬＳＩチップを有する半導体装置であり、第１のＬＳＩチップに設けられた第１の素子形成層１０１１〜第５のＬＳＩチップに設けられた第５の素子形成層１０１５を積層して設ける構成を示す。ここでは、第２のＬＳＩチップと第３のＬＳＩチップに、それぞれ第２の埋込配線１０２２と第３の埋込配線１０２３を設け、第２の素子形成層１０１２〜第４の素子形成層１０１４を電気的に接続するように設けている（図５参照）。
なお、上述した説明では、第１の半導体基板１２０ａの裏面側に露出した第１の埋込配線１０２ａと、第２の素子形成層１０１ｂの上方側に露出した第２の埋込配線１０２ｂとを電気的に接続する場合を示したが、これに限られない。例えば、半導体基板の裏面側に露出した埋込配線同士を電気的に接続させて積層させた構造としてもよい（図６参照）。このような接続を行うことによって、複数のＬＳＩチップを積層させた場合であっても複数の組み合わせが適用でき、設計の自由度を広げることができる。
本実施の形態は、本明細書の他の実施の形態で示した構成や作製方法と組み合わせて行うことができる。
（実施の形態３）
本実施の形態では、異なるＬＳＩチップ間の埋込配線の接続方法に関して図面を参照して説明する。具体的には、めっき処理を用いて埋込配線同士を電気的に接続する場合について示す。
まず、第１の埋込配線１０２ａを有する第１のＬＳＩチップと第２の埋込配線１０２ｂを有する第２のＬＳＩチップを、間隔（ギャップ）を保持して積層させる（図１８（Ａ）参照）。ここでは、球状のスペーサ１２５を用いて、第１のＬＳＩチップと第２のＬＳＩチップとの間にギャップ１２４を形成している。また、第１の埋込配線１０２ａと第２の埋込配線１０２ｂが重畳するように第１のＬＳＩチップと第２のＬＳＩチップを積層させることが好ましい。
ギャップ１２４は、少なくとも後に行うめっき処理において、めっき液が入り込める程度に設ける。また、ギャップ１２４を保持するため、第１のＬＳＩチップと第２のＬＳＩチップをシール材等の接着性を有する樹脂で接着させることが好ましい。なお、ここでは、ギャップを形成するために球状のスペーサを用いた場合を示したが、第１のＬＳＩチップと第２のＬＳＩチップの間にギャップを形成できるものであれば、球状のスペーサに限られない。
また、図１８（Ａ）では、重畳して設けられた第１の埋込配線１０２ａと第２の埋込配線１０２ｂとの間にも間隔を設ける場合を示しているが、第１の埋込配線１０２ａと第２の埋込配線１０２ｂが接するように設けてもよい。
次に、めっき処理により、露出した第１の埋込配線１０２ａと第２の埋込配線１０２ｂの間に導電膜を堆積して形成することによって、導電膜１２７を形成する。めっき処理は、導電膜１２７を介して第１の埋込配線１０２ａと第２の埋込配線１０２ｂが電気的に接続するまで行う（図１８（Ｂ）参照）。めっき処理は、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）等を用いて行うことができる。
本実施の形態で示すように、ＬＳＩチップを積層する場合において、異なるＬＳＩチップ間の埋込配線をめっき処理を用いて接続することにより、接続不良を低減することができる。
本実施の形態は、本明細書の他の実施の形態で示した構成や作製方法と組み合わせて行うことができる。
（実施の形態４）
本実施の形態では、埋込配線が設けられたＬＳＩチップを有する半導体装置に関して図面を参照して説明する。具体的には、配線が設けられた基板にＬＳＩチップの埋込配線を電気的に接続して設ける場合に関して示す。
図８（Ａ）に示す半導体装置は、配線１５２が設けられた基板１５０上に上記実施の形態１、２で示したＬＳＩチップ１３０が接着されることにより設けられている。ここでは、複数のＬＳＩチップ１３０ａ〜１３０ｄにそれぞれ設けられた素子形成層１０１と配線１５２が電気的に接続されている。素子形成層１０１と配線１５２との接続は、ＬＳＩチップ１３０ａ〜１３０ｄにそれぞれ設けられた埋込配線１０２と、配線１５２と接続された接続端子１５１を電気的に接続することによって形成される（図８（Ｂ）参照）。
埋込配線１０２と接続端子１５１との電気的な接続は、直接接することにより行ってもよいし、異方導電性フィルムや異方導電性ペースト等を用いて、圧着させることにより行ってもよい。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤やはんだ等を用いて接続を行うことも可能である。
また、図８（Ａ）に示す構成において、ＬＳＩチップ１３０として、上記実施の形態２で示した、複数のＬＳＩチップが積層された積層型ＬＳＩチップを用いてもよい（図９参照）。このように、複数のＬＳＩチップを積層させて多層化することによって、半導体装置の高集積化、小型化が可能となる。
複数のＬＳＩチップの各々は、ＣＰＵ、メモリ、ネットワーク処理回路、ディスク処理回路、画像処理回路、音声処理回路、電源回路、温度センサー、湿度センサー、赤外線センサー等から選択された１つまたは複数として機能させることができる。
また、基板１５０上にアンテナとして機能する導電膜を形成し、積層型ＬＳＩチップを当該アンテナと電気的に接続することによって、非接触でデータの送受信が可能な半導体装置（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＤタグ、ＩＣタグ、無線タグ、電子タグともよばれる）への適用が可能である。
本実施の形態は、本明細書の他の実施の形態で示した構成や作製方法と組み合わせて行うことができる。
（実施の形態５）
本実施の形態では、積層型ＬＳＩチップを有する半導体装置に関して上記実施の形態と異なる構成について図面を参照して説明する。具体的には、ＬＳＩチップを積層させた後に埋込配線を設ける場合に関して説明する。
まず、半導体基板１００の表面上に、第１の素子形成層１０１ａ及び支持基板１１０を設ける（図１０（Ａ）参照）。なお、図１０（Ａ）に示す構造は、図１（Ａ）に示した構造から埋込配線１０２を除いたものである。
なお、支持基板１１０は必ずしも設ける必要はないが、半導体基板１００に薄膜化処理等を行う際に保護層として機能するため、設けることが好ましい。
次に、半導体基板１００の一部を除去し薄膜化する（図１０（Ｂ）参照）。図１０（Ｂ）では、半導体基板１００を薄膜化（点線部分を除去）して、半導体基板１２０とする場合を示している。例えば、半導体基板１００の裏面側から研削処理、研磨処理又はＣＭＰ処理を行うことにより半導体基板１００を薄膜化することができる。
ここでは、第１の素子形成層１０１ａ及び素子を分離するための埋込絶縁膜を露出させない程度に半導体基板１００の薄膜化を行う。好ましくは、半導体基板１２０の厚さが１μｍ以上３０μｍ以下、好ましくは５μｍ以上１５μｍ以下となるように薄膜化を行う。
次に、半導体基板１２０の裏面側から矢印で示すように、電界で加速されたイオン１０７を照射し、半導体基板１２０の表面から所定の深さの領域に脆化層１０５を形成する（図１０（Ｃ）参照）。脆化層１０５が形成される位置は、イオンを注入する際の加速電圧及びイオンのドーズ量により制御することができる。脆化層１０５は、後に脆化層１０５に基づいて半導体基板１２０を分離した際に、素子形成層１０１側に分離される基板が極力薄くなる位置に設ける。好ましくは、半導体基板１２０の表面からの深さをＬとすると、Ｌが１０ｎｍ以上１０００ｎｍ未満、より好ましくは１００ｎｍ以上５００ｎｍ以下となる位置に脆化層１０５を設ける。
一般的に、研削処理、研磨処理又はＣＭＰ処理による基板の薄膜化は、厳密な制御が困難であり基板の膜厚にムラが生じやすいため、基板の薄膜化には限度がある。しかし、本実施の形態に示すように、基板の薄膜化を行った後に、さらにイオンの照射により形成された脆化層を用いて半導体基板の分離を行うことによって、基板の膜厚を研削処理、研磨処理又はＣＭＰ処理のみを行った場合と比較して薄くすることができる。
次に、脆化層１０５を用いて、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する（図１１（Ａ）参照）。ここでは、加熱処理を行い脆化層１０５に沿って半導体基板１２０ａと半導体基板１２０ｂに分離する。
なお、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する前に、半導体基板１２０の裏面に支持基板を設けてもよい。分離する半導体基板１２０ｂが薄い場合にはあらかじめ半導体基板１２０の裏面に接して支持基板を設けておくことにより、半導体基板１２０の分離を容易に行うことができる。
次に、図１１（Ａ）で得られたＬＳＩチップ（以下、「第１のＬＳＩチップ」と記す。）を、第２の素子形成層１０１ｂを具備する他のＬＳＩチップ（図１０（Ａ）において支持基板１１０がないＬＳＩチップ（以下、「第２のＬＳＩチップ」と記す。））と積層させる（図１１（Ｂ）参照）。第１のＬＳＩチップと第２のＬＳＩチップは、接着性を有する樹脂等を用いて貼り合わせることができる。
次に、支持基板１１０を除去した後、開口部１１１を形成し、第１の素子形成層１０１ａの配線及び第２の素子形成層１０１ｂの配線を露出させる（図１２（Ａ）参照）。本実施の形態では、第１のＬＳＩチップの半導体基板１２０ａを薄く設けることができるため、開口部１１１の形成が容易となる。
次に、開口部１１１に埋込配線１０３２を形成し、第１の素子形成層１０１ａと第２の素子形成層１０１ｂを電気的に接続する（図１２（Ｂ）参照）。
埋込配線１０３２は、めっき処理を用いて形成する。ＬＳＩチップの多層化により開口部１１１が深い場合であっても、めっき処理により開口部１１１の底まで十分に埋込配線１０３２を形成することが可能となる。なお、埋込配線１０３２は、めっき処理に限られず、ＣＶＤ法、スパッタリング法、スクリーン印刷法、液滴吐出法等で形成してもよい。
以上の工程により、２層の積層型ＬＳＩチップを有する半導体装置を作製することができる。
本実施の形態に示すように、基板の薄膜化を行った後に、さらにイオンの照射により形成された脆化層を用いて半導体基板の分離を行うことによって、半導体基板の膜厚を研削処理、研磨処理又はＣＭＰ処理のみを行った場合と比較して薄くすることができる。その結果、ＬＳＩチップを複数積層させた場合であっても、積層体の膜厚の増加を抑制することができる。また、積層体の膜厚を薄く形成することによって、開口部の形成が容易となり、埋込配線の幅を小さくすることが可能となる。
なお、埋込配線１０３２の形成前又は形成後に第２のＬＳＩチップの半導体基板１００を薄膜化することによって、積層体の膜厚をさらに薄くすることができる。
また、上記説明では支持基板１１０を除去した後、第１の素子形成層１０１ａの上方側から開口部１１１を形成して埋込配線１０３２を設ける場合を示したが、これに限られない。例えば、第２の素子形成層１０１ｂの下方側から開口部１１２を形成して埋込配線を設けてもよい。この場合について、図１３（Ａ）、（Ｂ）を参照して説明する。
まず、図１１（Ｂ）まで同様に行うことにより、第１のＬＳＩチップと第２のＬＳＩチップを貼り合わせて積層させる。次に、第２のＬＳＩチップの半導体基板１００を薄膜化する（図１３（Ａ）参照）。薄膜化は、研削処理、研磨処理又はＣＭＰ処理により行えばよい。また、研削処理、研磨処理又はＣＭＰ処理を行った後、イオンの照射により形成された脆化層を用いて分離を行うことによって、第２のＬＳＩチップの半導体基板をさらに薄くすることができる。
次に、薄膜化された半導体基板１２０ａの裏面側から開口部１１２を形成し、第２の素子形成層１０１ｂの配線及び第１の素子形成層１０１ａの配線を露出させる（図１３（Ｂ）参照）。図１３（Ａ）において、研削処理、研磨処理又はＣＭＰ処理に加えて分離を行うことにより、第２のＬＳＩチップの半導体基板を薄く設けることができるため、開口部１１２の形成が容易となる。
次に、開口部１１２に埋込配線１０４２を形成し、第１の素子形成層１０１ａと第２の素子形成層１０１ｂを電気的に接続する（図１４参照）。
このように、第２の素子形成層１０１ｂの下方から開口部１１２を形成して埋込配線１０４２を設けてもよい。また、埋込配線１０４２を、第２のＬＳＩチップの半導体基板１２０ａから露出するように設けることによって、さらに他のＬＳＩチップや配線が設けられた基板と積層して設けることができる。
また、ＬＳＩチップを多層化して設ける場合には、埋込配線が設けられたＬＳＩチップと埋込配線が設けられていないＬＳＩチップを積層して設けた後に、上述したように埋込配線を設けることによって、複数のＬＳＩチップに設けられた素子形成層の電気的な接続を行ってもよい。
例えば、埋込配線が設けられていない第１のＬＳＩチップと、埋込配線が設けられていない第２のＬＳＩチップと、埋込配線１０３３が設けられた第３のＬＳＩチップと、埋込配線１０３４が設けられた第４のＬＳＩチップを順に積層して設ける（図１５参照）。その後、第１のＬＳＩチップの第１の素子形成層１０１１と第２のＬＳＩチップの第２の素子形成層１０１２を貫通して開口部を形成した後、当該開口部に埋込配線１０５２を形成することによって、第１の素子形成層１０１１〜第４の素子形成層１０１４を電気的に接続することができる（図１６参照）。なお、ここでは、４つのＬＳＩチップを積層させる場合を示したが、ＬＳＩチップの数はこれに限定されない。
本実施の形態は、本明細書の他の実施の形態で示した構成や作製方法と組み合わせて行うことができる。
本発明の半導体チップの作製方法の一例を示す図。 本発明の半導体チップの作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の一例を示す図。 埋込配線の電気的な接続の一例を示す図。 埋込配線の電気的な接続の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 本発明のＬＳＩチップを有する半導体装置の作製方法の一例を示す図。 埋込配線の電気的な接続の一例を示す図。 埋込配線の電気的な接続の一例を示す図。
符号の説明
１００ 半導体基板
１０１ 素子形成層
１０１ａ 第１の素子形成層
１０１ｂ 第２の素子形成層
１０２ 埋込配線
１０２ａ 第１の埋込配線
１０２ｂ 第２の埋込配線
１０３ａ トランジスタ
１０３ｂ トランジスタ
１０５ 脆化層
１０７ イオン
１１０ 支持基板
１１１ 開口部
１１２ 開口部
１２０ 半導体基板
１２０ａ 半導体基板
１２０ｂ 半導体基板
１２４ ギャップ
１２５ スペーサ
１２６ 導電性材料
１２７ 導電膜
１３０ ＬＳＩチップ
１３０ａ ＬＳＩチップ
１３０ｂ ＬＳＩチップ
１３０ｃ ＬＳＩチップ
１３０ｄ ＬＳＩチップ
１５０ 基板
１５１ 接続端子
１５２ 配線
１０１１ 第１の素子形成層
１０１２ 第２の素子形成層
１０１３ 第３の素子形成層
１０１４ 第４の素子形成層
１０１５ 第５の素子形成層
１０１８ 第（ｎ−１）の素子形成層
１０１９ 第ｎの素子形成層
１０２１ 第１の埋込配線
１０２２ 第２の埋込配線
１０２３ 第３の埋込配線
１０２８ 第（ｎ−１）の埋込配線
１０２９ 第ｎの埋込配線
１０３２ 埋込配線
１０３３ 埋込配線
１０３４ 埋込配線
１０４２ 埋込配線
１０５２ 埋込配線
２１２４ ギャップ
２１２５ スペーサ
２１２６ 導電性材料
２１２７ 導電膜

Claims (10)

  1. 表面に第１の素子形成層が設けられ、且つ前記第１の素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に脆化層を形成し、
    前記脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記第１の素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
    前記第１の素子形成層及び前記第１の配線を有する前記第１の半導体基板と、第２の素子形成層及び前記第２の素子形成層と電気的に接続された第２の配線が設けられた第２の半導体基板とを、前記第１の配線及び前記第２の配線を挟んで積層し、
    前記第１の配線の一部と前記第２の配線とを接着する導電性材料によって、前記第１の素子形成層と前記第２の素子形成層とを電気的に接続することを特徴とする半導体装置の製造方法。
  2. 請求項１において、
    前記導電性材料を、銀ペースト、銅ペースト又ははんだを用いて形成することを特徴とする半導体装置の製造方法。
  3. 表面に第１の素子形成層が設けられ、且つ前記第１の素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に脆化層を形成し、
    前記脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記第１の素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
    前記第１の素子形成層及び前記第１の配線を有する第１の半導体基板と、第２の素子形成層及び前記第２の素子形成層と電気的に接続された第２の配線を有する第２の半導体基板とを、前記第１の配線及び前記第２の配線を挟んで積層し、
    めっき処理により前記第１の配線の一部と前記第２の配線との間に導電膜を形成することによって、前記第１の素子形成層と前記第２の素子形成層とを電気的に接続することを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記めっき処理を、銅、ニッケル、金、又は白金を用いて行うことを特徴とする半導体装置の製造方法。
  5. 表面に第１の素子形成層が設けられ、且つ前記第１の素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に第１の脆化層を形成し、
    前記第１の脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記第１の素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
    前記第１の素子形成層及び前記第１の配線を有する第１の半導体基板と、表面に設けられた第２の素子形成層及び前記第２の素子形成層と電気的に接続された第２の配線を有する第２の半導体基板とを、前記第２の素子形成層を挟んで積層し、
    前記第１の配線の一部と前記第２の配線とを電気的に接続することによって、前記第１の素子形成層と前記第２の素子形成層とを電気的に接続し、
    前記第２の半導体基板の裏面側からイオンを照射して、前記第２の半導体基板の表面から所定の深さの領域に第２の脆化層を形成し、
    前記第２の脆化層に沿って前記第２の半導体基板の一部を分離することを特徴とする半導体装置の製造方法。
  6. 請求項５において、
    前記第２の配線に設けられた凹部に前記第１の配線の一部をはめ込むことによって、前記第１の配線の一部と前記第２の配線を電気的に接続することを特徴とする半導体装置の製造方法。
  7. 請求項５において、
    前記第２の配線に設けられた凸部を前記第１の配線の一部に突き刺すことによって、前記第１の配線の一部と前記第２の配線を電気的に接続することを特徴とする半導体装置の製造方法。
  8. 請求項５乃至請求項７のいずれか一項において、
    １００℃以上４００℃以下の熱処理を行うことによって、前記第１の配線の一部と前記第２の配線を電気的に接続することを特徴とする半導体装置の製造方法。
  9. 表面に第１の素子形成層が設けられ、且つ前記第１の素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に第１の脆化層を形成し、
    前記第１の脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記第１の素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
    表面に設けられた第２の素子形成層及び前記第２の素子形成層を貫通する第２の配線を有する第２の半導体基板の裏面側からイオンを照射して、前記第２の半導体基板の表面から所定の深さの領域に第２の脆化層を形成し、
    前記第２の脆化層に沿って前記第２の半導体基板の一部を分離することによって、前記第２の素子形成層及び前記第２の配線を有する第２の半導体基板を形成するとともに、前記第２の配線の一部を露出させ、
    前記第１の半導体基板と前記第２の半導体基板とを、前記第１の配線の一部及び前記第２の配線の一部を挟んで積層し、
    前記第１の配線の一部と前記第２の配線の一部とを電気的に接続することを特徴とする半導体装置の製造方法。
  10. 請求項９において、
    １００℃以上４００℃以下の熱処理を行うことによって、前記第１の配線の一部と前記第２の配線の一部とを電気的に接続することを特徴とする半導体装置の製造方法。
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