JP6762004B2

JP6762004B2 - 半導体集積回路装置及びその製造方法

Info

Publication number: JP6762004B2
Application number: JP2016048113A
Authority: JP
Inventors: 松本　聡; 松本　　聡; 雅考長谷川
Original assignee: Kyushu Institute of Technology NUC; National Institute of Advanced Industrial Science and Technology AIST
Current assignee: Kyushu Institute of Technology NUC; National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2016-03-11
Filing date: 2016-03-11
Publication date: 2020-09-30
Anticipated expiration: 2036-03-11
Also published as: JP2017163077A

Description

本発明は、集積回路内外の他の半導体素子に及ぼす影響、及び他の半導体素子から侵入するノイズを防ぐことが可能な半導体集積回路装置及びその製造方法に関する。

LSI(大規模集積回路）は、メモリ、演算回路、制御回路、入出力回路、センス回路、増幅回路等の回路ブロックから構成されている。一つのチップの中に多くの回路ブロックを入れたSoC(システムオンチップ）やマイクロプロセッサチップでは、多機能化や高速化を目指して開発されてきた。三次元LSIは回路ブロックを構成する部分を別々に切り離し、重ねて、チップ（回路ブロック）間をチップを貫通させた配線（シリコンデバイスの場合はTSV:Through Silicon Via)で接続する構造をもったLSIである。

図１０は、従来技術による一般的な３次元LSIを構成することのできる半導体集積回路装置を示す模式図である。図において、単結晶シリコン基板101の第１主面側に接着層102を有し、接着層102上の所望の領域に絶縁膜103を有し、絶縁膜103上に形成された単結晶シリコン半導体層104を有する。シリコン半導体層104を貫通する貫通ビアホール105内には、第２の絶縁膜106を介して周囲から絶縁された電極108を形成する。電極108は、単結晶シリコン半導体基板101に接続されたバンプ107に接続する。

一対の電極108は、グランド電位及び電源電位にそれぞれ接続される。一対の電極108はそれぞれ上方に伸びて、上方の回路素子に接続されると共に、下方ではバンプ107から横方向にも延びると同時に多層配線にもなっている。シリコン半導体層104には、例えば、電界効果トランジスタまたはバイポーラトランジスタ等の回路素子が形成されるが、図示省略している。さらに、例えば、電界効果トランジスタを形成して、そのソース、ドレイン電極と一対の電極108を接続することができるが、その他の電極、例えば、ゲート電極とかそれに接続される配線も図示省略している。

図１０に例示の回路配置では高密度に半導体素子を実装できる。しかし、積層された半導体素子相互の間は、絶縁層や接着層を介しているものの、その距離が短いために、単結晶シリコン半導体層に形成された半導体素子又は半導体素子から構成される回路から発生するノイズの影響を受けやすいという問題があった。一つの半導体素子から発生したノイズは、他の半導体素子に影響を及ぼすだけでなく、他の半導体素子からのノイズも侵入する。１つのLSIに含まれる多数の素子が、平面上縦横に配列し、かつ、上下方向に配列されている場合、１つの単位素子または回路から発生するノイズは、上下左右の素子に影響し、また、多数の半導体素子を集積して構成したLSI外部の素子に対しても影響を及ぼし、かつ、LSI外部の素子から影響を受けることがある。

H.Kino, H.Hashiguchi, Y.Sugawara, S. Tanikawa, T. Fukushima, K. Lee, M. Koyanagi, and T. Tanaka, "Minimization of Keep-Out-Zone(KOZ) in 3D IC by Local Bending Stress Suppression with Low Temperature Curing Adhesive", IEEE Electric Components & Technology Conference 2015(ECTC2015), pp.1110-1115, 2014.

本発明は、単結晶シリコン半導体層などに形成された半導体素子又は半導体素子から構成される回路から発生するノイズを遮蔽し、多数の半導体素子を組み合わせて構成した集積回路内外の他の半導体素子に及ぼす影響、及び他の半導体素子から侵入するノイズを防いで、この集積回路自体の誤動作を防ぐと共に、他の集積回路への影響も防ぐことを目的とする。

半導体集積回路を構成する個々の回路素子に電源を供給する本発明の半導体集積回路装置及びその製造方法は、半導体基板と、該半導体基板上に備えた第１の電磁ノイズ遮蔽層と、該第１の電磁ノイズ遮蔽層上に備えた回路ブロックと、該回路ブロック上に備えた第２の電磁ノイズ遮蔽層と、から構成する。回路ブロックは、少なくともグランド電極及び電源電位電極を有する回路素子部と、該回路素子部の上下にそれぞれ備えた絶縁層とを備える。第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層を、グランド電極に接続して構成する。上下に絶縁層を備え、且つ１層のみ設けられている回路ブロックを、第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層によって挟むように構成する。また、第２の電磁ノイズ遮蔽層をグラフェンで構成するとともに、第２の電磁ノイズ遮蔽層と接する絶縁層をシリコン窒化膜層で構成する。

回路素子部の上下にそれぞれ備えた絶縁層、及び第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層は、いずれも、電源供給のために設けられることがある開口部を除いて、それぞれ上面側及び下面側の全面に設けられる。

回路素子部は、単結晶シリコン半導体、GaN、GaNとInGaNの積層構造、SiC、ダイヤモンド、又はガリウム酸化物からなる半導体基板を加工して形成される。第１の電磁ノイズ遮蔽層と接する絶縁層は、シリコン酸化膜層、シリコン窒化膜層、又はダイヤモンド層である。

第１の電磁ノイズ遮蔽層は、ニッケル、コバルト、フェライト、銅、アルミ、グラフェン、磁性体薄膜又はカーボンナノチューブを、スパッタ、蒸着、メッキ、又は転写法を用いて堆積する。また、第１の電磁ノイズ遮蔽層は、金属層、磁性体層、あるいは金属層と磁性体層の積層によって構成する。

第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層によって挟むように構成した回路ブロックの第２の電磁ノイズ遮蔽層の上に、別の回路ブロックを積層し、かつ、この別の回路ブロックの上に、当該別の回路ブロックの回路素子部のグランド電極に接続された第３の電磁ノイズ遮蔽層を備えて、上下に絶縁層を備えた別の回路ブロックを、第２の電磁ノイズ遮蔽層と第３の電磁ノイズ遮蔽層によって挟むように構成することができる。また、第３の電磁ノイズ遮蔽層の上に、さらに別の１個又は複数個の回路ブロックとその上に当該回路ブロックの回路素子部のグランド電極に接続された電磁ノイズ遮蔽層を積層して構成することができる。これら回路ブロックを積層する際、積層される回路ブロックの電磁ノイズ遮蔽層の上に絶縁膜を堆積して、この絶縁膜と、積層する回路ブロック下面の絶縁膜を一体に接合することにより、回路ブロック同士を接合する。

本発明によれば、半導体素子が形成された回路ブロックの上下に電磁ノイズ遮蔽層を積層し、電磁ノイズ遮蔽層をグランド電位に固定することにより、半導体集積回路の半導体素子又は半導体素子から構成される回路から発生したノイズを遮蔽するとともに、他の半導体素子又は半導体素子から構成される回路から発生したノイズが侵入することを防止することができる。

本発明の半導体集積回路装置を具体化する回路配置の第１の例を示す図である。回路配置の製造方法の最初の３ステップ（ａ）〜（ｃ）を例示する図である。図２に続く後の３ステップ（ｄ）〜（ｆ）を例示する図である。 nMOSFETを例にした回路素子部４の製造方法を説明する図である。本発明の半導体集積回路装置を具体化する回路配置の第２の例を示す図である。本発明の半導体集積回路装置を具体化する回路配置の第３の例を示す図である。図６に示した第３の回路ブロックの製造方法を説明する図である。図６に示した回路配置の第３の例の製造方法を説明する図である。電磁ノイズ遮蔽層の構成を例示する断面図である。従来技術による一般的な３次元LSIを構成することのできる半導体集積回路装置を示す模式図である。

本発明は、上下に絶縁層を備えた回路ブロックを、第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層によって挟むように構成し、かつ、第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層を、グランド電位に接続することにより、回路ブロックの半導体素子から発生したノイズを遮蔽するとともに半導体素子が形成された半導体層に侵入するノイズを遮蔽する。以下、例示に基づき本発明を説明する。

図１は、本発明の半導体集積回路装置を具体化する回路配置の第１の例を示す図である。この第１の例は、半導体基板１上に、第１の電磁ノイズ遮蔽層2を介して回路ブロックを形成する。回路ブロックは、上下に絶縁層3、7を備える。回路ブロックの上側絶縁層7の上に、第２の電磁ノイズ遮蔽層８を備えて、第１の電磁ノイズ遮蔽層2と第２の電磁ノイズ遮蔽層８によって回路ブロックを上下から挟むよう構成する。以下、詳述する。

半導体基板（例えば、単結晶シリコン基板）１上に、第１の電磁ノイズ遮蔽層2を備える。この第１の電磁ノイズ遮蔽層2上に、第１の絶縁層（例えば、シリコン酸化膜層）3を備える。第１の絶縁層3上には、半導体素子などを形成した回路素子部4と、絶縁膜（例えばシリコン酸化膜）からなる第１と第２のフィールド領域５と６を有する。回路素子部4は、単結晶半導体層（例えば単結晶シリコン半導体層）を加工して、そこに作成する。回路素子部４と第１と第２のフィールド領域５と６の上に、第２の絶縁層（例えばシリコン酸化膜）７を備える。第２の絶縁層７上に第２の電磁ノイズ遮蔽層８を備える。回路ブロックの下側に設けられる第１の電磁ノイズ遮蔽層2と第１の絶縁層3、及び上側に設けられる第２の電磁ノイズ遮蔽層８と第２の絶縁層７は、電極などのために設けられる開口部を除いて、それぞれ上面側及び下面側の全面に設ける。

回路素子部４には、半導体素子などの回路素子（図４参照）が形成され、該回路素子は、回路素子部４に形成された１箇所または複数個のグランド電極１６又は電源電位電極１７に接続される。グランド電極１６は、電極14を介して、金属11と金属13に接続される。金属１１は、第１の電磁ノイズ遮蔽層2に接続され、また、金属１３は、第２の電磁ノイズ遮蔽層８に接続される。電源電位電極１７は、電極１５を介して、ビアホール12に埋め込まれた金属５６に接続される。金属５６は、第２の電磁ノイズ遮蔽層８に設けた開口を通して露出させる。金属５６の周囲の開口には絶縁体５7として例えばシリコン酸化膜を充填する。この金属５６を介して、電源電位を供給する。グランド電極１６又は電源電位電極１７以外に、例えば、回路素子として、電界効果トランジスタを形成した場合、例えば、ゲート電極とかそれに接続される配線が必要になるが、図示省略している。

第１の電磁ノイズ遮蔽層２及び第２の電磁ノイズ遮蔽層８は、グランド電位に接続されている（図示省略）。第１の電磁ノイズ遮蔽層２は第１の絶縁層３と第１フィールド領域５を貫通したビアホール10に埋め込まれた金属11に接続され、かつ、この金属11及び電極14を介して、グランド電極１６に接続される。第２の電磁ノイズ遮蔽層８は、第２の絶縁層７を貫通した金属13に接続され、かつ、この金属13及び電極14を介して、グランド電極１６に接続される。なお、絶縁層や絶縁膜としてシリコン酸化膜のかわりにシリコン窒化膜やダイヤモンドを用いても同様な効果が得られる。

次に、図１に例示した回路配置の第１の例の製造方法を、図２及び図３を参照して説明する。図２は、回路配置の製造方法の最初の３ステップ（ａ）〜（ｃ）を例示する図であり、かつ、図３は後の３ステップ（ｄ）〜（ｆ）を例示する図である。

最初に、図２のステップ（ａ）において、シリコン半導体基板200の第一主面側にシャロウトレンチを作製した後、シャロウトレンチ内に絶縁膜（例えばシリコン酸化膜）５，６を埋め込み、平坦化する。次に、回路素子部４を形成する。nMOSFETを例にした回路素子部４の製造方法については、図４を参照して後述する。その後、絶縁膜（例えば、シリコン酸化膜）201を堆積、平坦化した後、仮支持基板202を堆積する。

次に、ステップ（ｂ）において、シリコン半導体基板200の第二主面側から、研削・研磨CMP（Chemical Mechanical Polishing - 化学機械研磨）により、回路素子部4を残すようにシリコン半導体層を薄層化する。

次に、ステップ（ｃ）において、シリコン半導体基板１上に電磁ノイズ遮蔽層２として、例えばニッケルをスパッタで堆積する。電磁ノイズ遮蔽層としては、ニッケルに代えて、コバルト、フェライト、銅、アルミ、グラフェン、カーボンナノチューブを用いても同様な効果が得られる。また、電磁ノイズ遮蔽層の形成方法としてスパッタのかわりに、蒸着、メッキ、転写法を用いてもよい。その後電磁ノイズ遮蔽層２上に例えば絶縁膜３としてシリコン酸化膜を堆積して平坦化した後、両基板を接着する。

次に、図３に示すステップ（ｄ）において、仮支持基板202を剥離した後、シリコン酸化膜201に、電極１６，１７用のコンタクトホールを形成し、電極１６，１７（例えばタングステン）を埋め込む。その後、電極11用の貫通ビアホールVIAを形成した後、電極11として、例えば銅Cuをメッキで埋め込む。

次に、ステップ（ｅ）において、電極１１及び電極１６，１７にそれぞれ接続する電極14と15を、例えばアルミAlで形成した後、絶縁膜205（例えば酸化膜）を堆積した後、平坦化し、電極14と15を露出させる。

次に、ステップ（ｆ）において、絶縁膜（例えばシリコン酸化膜）７を堆積し、電極13用のコンタクトホールを形成した後、電極13を埋め込み、この上に、電磁ノイズ遮蔽層8として、例えばニッケルをスパッタで堆積する。次に、絶縁膜７及び電磁ノイズ遮蔽層8を貫通する電極５６用のコンタクトホールを形成した後、電極５６を埋め込み、電極５６の周囲の電磁ノイズ遮蔽層を除去した後、周囲に絶縁物を充填する。電磁ノイズ遮蔽層としては、ニッケルに代えてコバルト、フェライト、銅、アルミ、グラフェン、カーボンナノチューブを用いても同様な効果が得られる。また、電磁ノイズ遮蔽層の形成方法としてスパッタのかわりに、蒸着、メッキ、転写法を用いてもよい。

これによって、図１を参照して説明した半導体集積回路装置の回路配置の第１の例が完成する。

図４は、nMOSFETを例にした回路素子部４の製造方法を説明する図である。ステップ（ａ）において、シリコン半導体基板２００の第１主面側にpウエルX１をイオン注入し、その後に高温アニール形成した後、ゲート酸化膜X２を熱酸化により形成する。ゲート酸化膜X２の上に、多結晶シリコンを堆積、加工することによりゲート電極X３を形成する。その後イオン注入によりLDD（Lightly Doped Drain、低濃度不純物ドレイン）領域X４を形成する。

次に、ステップ（ｂ）において、絶縁膜X５として、例えばシリコン酸化膜を減圧CVD(Chemical Vapor Deposition)法で堆積し、RIE(Reactive Ion Etching)によりゲート電極X３の側壁部に形成する。その後イオン注入と高温アニールによりソース領域X６とドレイン領域X７を形成する。このソース領域X６とドレイン領域X７に、上述した電極１６，１７（図３（ｄ））が接続されることになる。

図５は、本発明の半導体集積回路装置を具体化する回路配置の第２の例を示す図である。この第２の例は、半導体基板１上に、第１の電磁ノイズ遮蔽層2を介して上下に絶縁層を備えた第１の回路ブロックを形成し、かつ、その上に、第２の電磁ノイズ遮蔽層８を介して、上下に絶縁層を備え第２の回路ブロックを備え、さらにその上に、第３の電磁ノイズ遮蔽層２８を備えて構成される。即ち、第１及び第２の回路ブロックは、それぞれ、第１の電磁ノイズ遮蔽層2と、第２の電磁ノイズ遮蔽層８と、第３の電磁ノイズ遮蔽層28によってそれぞれ上下から挟むよう構成される。第１及び第２の回路ブロックは、図１を参照して上述した回路ブロックと類似の構成を有するものとして例示したが、回路素子部４に形成したグランド電極１６又は電源電位電極１７から、対応する電磁ノイズ遮蔽層への接続配置態様のみを異にしている。以下、詳述する。

半導体基板（例えば単結晶シリコン半導体基板）1上に第1の電磁ノイズ遮蔽層2を備え、この上に、上下に絶縁層3、7を備えた第１の回路ブロックを形成する。このために、この第1の電磁ノイズ遮蔽層2上に第１の絶縁層（例えばシリコン酸化膜）3を備える。この第１の絶縁層3上に単結晶半導体層（例えば単結晶シリコン半導体層）を加工して形成した第1の回路素子部4と絶縁膜（例えばシリコン酸化膜）からなる第1と第2のフィールド領域5と6を備える。第１の回路素子部4と第1と第2のフィールド領域5と6上には、第2の絶縁層（例えば、シリコン酸化膜）7を備える。回路素子部4は複数個のグランド電極１６及び電源電位電極１７を有する。第１の電磁ノイズ遮蔽層2は、第１の絶縁層3と第４のフィールド領域６を貫通したビアホール1９に埋め込まれた金属1８に接続され、かつ、金属1８に接続された電極1４を介して、回路素子部4のグランド電極１６に接続される。シリコン酸化膜7上に第2の電磁ノイズ遮蔽層8を堆積する。

次に、上下に絶縁層を備えた第２の回路ブロックを形成するために、第2の電磁ノイズ遮蔽層8上に第３の絶縁層（例えばシリコン酸化膜）23を備える。シリコン酸化膜23上に、単結晶半導体層（例えば、単結晶シリコン半導体層）を加工して形成した第2の回路素子部24と、絶縁層（例えばシリコン酸化膜）からなる第5と第6のフィールド領域25と26を備える。第2の回路素子部24と第5と第6のフィールド領域25と26上に、第４の絶縁層（例えばシリコン酸化膜）27を備える。シリコン酸化膜27上に第３の電磁ノイズ遮蔽層28を備える。

金属21は、第１の回路ブロックのシリコン酸化膜7の一部と、第２の電磁ノイズ遮蔽層8と、第２の回路ブロックの第３の絶縁層23と、第5のフィールド領域25と、第４の絶縁層27の一部を貫通したビアホール20に埋め込まれる。この金属21は、第２の電磁ノイズ遮蔽層8とは絶縁体37として例えばシリコン酸化膜によって絶縁されている。また、この金属21に接続された金属５６は、第３の電磁ノイズ遮蔽層２8とは絶縁体５7として例えばシリコン酸化膜によって絶縁されて、その上方に露出している。これによって、金属21は、一方で、電極32を介して、第2の回路素子部24の電源電位電極３５に接続され、かつ他方で、第１の回路ブロックの電極1５を介して、第１の回路素子部4の電源電位電極１７に接続される。言い換えると、第２の回路ブロックの電源電位電極３５は、第１の回路ブロックの電源電位電極１７と共通に接続され、かつ、電極５６を介して上位の回路ブロック又は電源に接続されることになる。

金属36は、第３の絶縁層23と、第6のフィールド領域26と、第４の絶縁層27の一部を貫通したビアホールに埋め込まれる。これによって、この金属36は、一方で、電極33を介して、第２の回路素子部24のグランド電極３４に接続され、かつ、他方で、第２の電磁ノイズ遮蔽層8に接続される。

金属31は、第４の絶縁層2７の一部を貫通したビアホールに埋め込まれる。これによって、この金属31は、電極33を介して、第２の回路素子部24のグランド電極３４に接続され、かつ、他方で、第３の電磁ノイズ遮蔽層28に接続される。言い換えると、第２の回路素子部24のグランド電極３４は、金属36を介して第２の電磁ノイズ遮蔽層8に接続されると共に、金属31を介して第３の電磁ノイズ遮蔽層28にも接続される。

なお、絶縁層や絶縁膜としてシリコン酸化膜のかわりにシリコン窒化膜やダイヤモンドを用いても同様な効果が得られる。また単結晶シリコン半導体層のかわりにGaN、GaNとInGaNの積層構造、SiC、ダイヤモンド、ガリウム酸化物を用いても同様な効果が得られる。

図６は、本発明の半導体集積回路装置を具体化する回路配置の第３の例を示す図である。この第３の例は、図５を参照して上述した第２の例（積層半導体回路）の上に、さらに、第３の回路ブロックを積層したものに相当する。

図６において、最上面に第３の電磁ノイズ遮蔽層28を有する積層半導体回路41は、図５を参照して上述した回路構成を有する。第３の電磁ノイズ遮蔽層28の上に、第5の絶縁層（例えばシリコン酸化膜）43を堆積する。このシリコン酸化膜43上に単結晶半導体層（例えば単結晶シリコン半導体層）を加工して形成した第３の回路素子部44と、第７と第８のフィールド領域としてシリコン酸化膜45、46を有する。第３の回路素子部44とシリコン酸化膜45、46上に、第8の絶縁層（例えばシリコン酸化膜）47を有する。このシリコン酸化膜47上に第４の電磁ノイズ遮蔽層48を備える。

金属51は、シリコン酸化膜43と、第７のフィールド領域のシリコン酸化膜45を貫通したビアホール50に埋め込まれる。金属56は、シリコン酸化膜4７と、第４の電磁ノイズ遮蔽層48を貫通したビアホールに埋め込まれる。これによって、金属51は、一方で、電極54を介して第３の回路素子部44の電源電位電極５９に接続すると共に、他方で、第２の回路ブロックの電極５６（図５参照）に接続される。このために、図５の金属５６の高さを、電磁ノイズ遮蔽層表面と平坦になるように同じ高さにした上で、図５の金属５６と、図６の金属５１を接続する。また、図６において、金属５１と金属５６はそれぞれ、第３と第４の電磁ノイズ遮蔽層28、48とは絶縁体57によって絶縁されている。

金属53は、第8の絶縁層47の一部を貫通したビアホール52に埋め込まれる。これによって、この金属53は、一方で、電極55を介して第３の回路素子部44に備えたグランド電極５８に接続すると共に、他方で、第４の電磁ノイズ遮蔽層48に接続される。

次に、図６に示した回路配置の第３の例の製造方法を説明する。図７は、図６に示した第３の回路ブロックの製造方法を説明する図である。図７のステップ（ａ）において、シリコン半導体基板200の第一主面側にシャロウトレンチを作製した後、シャロウトレンチ内に絶縁膜（例えばシリコン酸化膜）４５，４６を埋め込み、平坦化する。次に、回路素子部４４を形成する。その後、図３を参照して上述した製造方法と同様な方法で、絶縁膜４７の下部分を堆積した後、この絶縁膜にコンタクトホールを形成して、電極５８，５９を埋め込む。その後、電極５８，５９にそれぞれ接続する電極５4と５5を形成した後、絶縁膜４７の上部分を堆積する。次に、電極５３を形成した後、この上に、電磁ノイズ遮蔽層４８を堆積する。次に、絶縁膜４７及び電磁ノイズ遮蔽層４８を貫通して、電極５６を形成し、電極５６の周囲の電磁ノイズ遮蔽層４８を除去した後、周囲に絶縁物５７を充填する。この上に、仮支持基板202を接着する。

次に、図７のステップ（ｂ）において、シリコン半導体基板200の第二主面側から、研削・研磨CMP（Chemical Mechanical Polishing - 化学機械研磨）により、回路素子部４４を残すようにシリコン半導体層を薄層化する。その後、酸化膜３８を堆積後、スルーホールを形成して、電極５４に接続する金属５１を埋め込む。この際、後に、図５に示した回路配置の第２の例の上に接着するために、金属５１の高さを、絶縁膜３８と平坦になるように同じ高さにする。これによって、仮支持基板２０２が接着された状態の第３の回路ブロックが完成する。

図８は、図６に示した回路配置の第３の例の製造方法を説明する図である。図８の上側には、図７のステップ（ｂ）で作成した第３の回路ブロックを示し、かつ、図８の下側には、絶縁膜３９を堆積した状態で、図５に示した回路配置の第２の例を示している。即ち、第２の回路ブロックの上面に、絶縁膜３９を堆積する。この際、金属５６の高さを、絶縁膜３９と平坦になるように同じ高さにする。この状態で、図８の上側に示した第３の回路ブロックを、下側に示した回路配置の第２の例の上に、接着する。この際、第２の回路ブロックの上面の酸化膜３９と金属51として例えば銅、これと同材料の第３の回路ブロック下面の酸化膜３８と金属56として例えば銅を接着すれば、第２と第３の回路ブロックが接着できるので、低温での接着が可能となる。この後、仮支持基板２０２をはがすことにより、図６を参照して上述した回路配置の第３の例が完成する。以上、第３の回路ブロックを積層する場合を例として説明したが、上述した積層方法は、さらに、この第３の回路ブロックの上に１組または複数組積層する場合とか、或いは、図５に示した第２の回路ブロックを積層する場合にも適用できる。低温接着技術により、電磁ノイズ遮蔽層に用いる材料の選択肢が広くなるという効果も生じる。また、積層される集積回路ブロックの共通化が可能であるので、所望数積層するのみで、任意段数の積層半導体回路を容易に製造することができる。また、絶縁層や絶縁膜としてシリコン酸化膜のかわりにシリコン窒化膜やダイヤモンドを用いても同様な効果が得られる。また単結晶シリコン半導体層のかわりにGaN、GaNとInGaNの積層構造、SiC、ダイヤモンド、ガリウム酸化物を用いても同様な効果が得られる。

図９は、電磁ノイズ遮蔽層の構成を例示する断面図である。（ａ）は、金属層、磁性体層、あるいは金属と磁性体層の積層61を例示している。（ｂ）は、金属層71と、磁性体層72と、金属層73を積層して構成した電磁ノイズ遮蔽層を例示している。（ｃ）は、磁性体層81と、金属層82と、磁性体層83と、金属層84と、磁性体層85を積層して構成した電磁ノイズ遮蔽層を例示している。

電磁ノイズ遮蔽層には、電磁ノイズ遮蔽性を有するだけでなく、導電性も求められる。電磁ノイズ遮蔽層に好適な材料は、ニッケル、コバルト、フェライト、銅、アルミ、グラフェン、カーボンナノチューブである。また、電磁ノイズ遮蔽層の形成方法としては、スパッタ、蒸着、メッキ、転写法を用いることができる。

１：半導体基板
２：第１の電磁ノイズ遮蔽層
３：第１の絶縁層
４：回路素子部
５：第１のフィールド領域
６：第２のフィールド領域
７：第２の絶縁層
８：第２の電磁ノイズ遮蔽層
１１、１３、５６：金属
１４．１５：電極
１６：グランド電極
１７：電源電位電極

Claims

半導体集積回路を構成する個々の回路素子に電源を供給する半導体集積回路装置において、
半導体基板と、
該半導体基板上に備えた第１の電磁ノイズ遮蔽層と、
該第１の電磁ノイズ遮蔽層上に備えた回路ブロックと、
該回路ブロック上に備えた第２の電磁ノイズ遮蔽層と、から構成し、
前記回路ブロックは、少なくともグランド電極及び電源電位電極を有する回路素子部と、該回路素子部の上下にそれぞれ備えた絶縁層とを備え、前記第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層を、前記グランド電極に接続して構成し、
上下に絶縁層を備え、且つ１層のみ設けられている前記回路ブロックを、第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層によって挟むように構成し、
前記第２の電磁ノイズ遮蔽層をグラフェンで構成するとともに、
前記第２の電磁ノイズ遮蔽層と接する前記絶縁層をシリコン窒化膜層で構成した半導体集積回路装置。
前記回路素子部の上下にそれぞれ備えた絶縁層、及び第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層は、いずれも、電源供給のために設けられることがある開口部を除いて、それぞれ上面側及び下面側の全面に設けられる請求項１に記載の半導体集積回路装置。
前記回路素子部は、単結晶シリコン半導体、GaN、GaNとInGaNの積層構造、SiC、ダイヤモンド、又はガリウム酸化物からなる半導体基板を加工して形成される請求項１に記載の半導体集積回路装置。
前記第１の電磁ノイズ遮蔽層と接する前記絶縁層は、シリコン酸化膜層、シリコン窒化膜層、又はダイヤモンド層である請求項１に記載の半導体集積回路装置。
第１の電磁ノイズ遮蔽層は、ニッケル、コバルト、フェライト、銅、アルミ、グラフェン、磁性体薄膜又はカーボンナノチューブを、スパッタ、蒸着、メッキ、又は転写法を用いて堆積した請求項１に記載の半導体集積回路装置。
第１の電磁ノイズ遮蔽層は、金属層、磁性体層、あるいは金属層と磁性体層の積層によって構成した請求項１に記載の半導体集積回路装置。
前記第１の電磁ノイズ遮蔽層と前記第２の電磁ノイズ遮蔽層によって挟むように構成した前記回路ブロックの前記第２の電磁ノイズ遮蔽層の上に、別の回路ブロックを積層し、かつ、この別の回路ブロックの上に、当該別の回路ブロックの回路素子部のグランド電極に接続された第３の電磁ノイズ遮蔽層を備えて、上下に絶縁層を備えた前記別の回路ブロックを、前記第２の電磁ノイズ遮蔽層と前記第３の電磁ノイズ遮蔽層によって挟むように構成した請求項１に記載の半導体集積回路装置。
前記第３の電磁ノイズ遮蔽層の上に、さらに別の１個又は複数個の回路ブロックとその上に当該回路ブロックの回路素子部のグランド電極に接続された電磁ノイズ遮蔽層を積層して構成した請求項７に記載の半導体集積回路装置。
半導体集積回路を構成する個々の回路素子に電源を供給する半導体集積回路装置の製造方法において、
半導体基板と、該半導体基板上に備えた第１の電磁ノイズ遮蔽層と、該第１の電磁ノイズ遮蔽層上に備えた回路ブロックと、該回路ブロック上に備えた第２の電磁ノイズ遮蔽層と、から構成し、
前記回路ブロックは、少なくともグランド電極及び電源電位電極を有する回路素子部と、該回路素子部の上下にそれぞれ備えた絶縁層とを備え、前記第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層を、前記グランド電極に接続して構成し、
上下に絶縁層を備え、且つ１層のみ設けられている前記回路ブロックを、第１の電磁ノイズ遮蔽層と第２の電磁ノイズ遮蔽層によって挟むように構成し、
前記第２の電磁ノイズ遮蔽層をグラフェンで構成するとともに、
前記第２の電磁ノイズ遮蔽層と接する前記絶縁層をシリコン窒化膜層で構成した半導体集積回路装置の製造方法。
前記第１の電磁ノイズ遮蔽層と前記第２の電磁ノイズ遮蔽層によって挟むように構成した前記回路ブロックの前記第２の電磁ノイズ遮蔽層の上に、別の回路ブロックを積層し、かつ、この別の回路ブロックの上に、当該別の回路ブロックの回路素子部のグランド電極に接続された第３の電磁ノイズ遮蔽層を備えて、上下に絶縁層を備えた前記別の回路ブロックを、前記第２の電磁ノイズ遮蔽層と前記第３の電磁ノイズ遮蔽層によって挟むように構成する際、前記第２の電磁ノイズ遮蔽層の上に絶縁膜を堆積して、この絶縁膜と、前記別の回路ブロック下面の絶縁膜を一体に接合することにより、前記回路ブロックと前記別の回路ブロックを接合した請求項９に記載の半導体集積回路装置の製造方法。
前記第３の電磁ノイズ遮蔽層の上に、さらに別の１個又は複数個の回路ブロックとその上に当該回路ブロックの回路素子部のグランド電極に接続された電磁ノイズ遮蔽層を積層して構成する際、前記第３の電磁ノイズ遮蔽層の上に絶縁膜を堆積して、この絶縁膜と、前記さらに別の１個又は複数個の回路ブロック下面の絶縁膜を一体に接合することにより、回路ブロック同士を接合した請求項１０に記載の半導体集積回路装置の製造方法。