JP6485897B2

JP6485897B2 - 半導体装置の製造方法

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Publication number: JP6485897B2
Application number: JP2014187540A
Authority: JP
Inventors: 大場　隆之; 隆之大場
Original assignee: Tokyo Institute of Technology NUC
Current assignee: Tokyo Institute of Technology NUC
Priority date: 2014-09-16
Filing date: 2014-09-16
Publication date: 2019-03-20
Anticipated expiration: 2034-09-16
Also published as: JP2016062951A

Description

本発明は、半導体装置の製造方法に関する。

近年、半導体応用製品はスマートフォン等の各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。又、それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されている。そこで、その要求に応えるべく、例えば複数の半導体チップが形成された半導体基板（ウェハ）を、半導体基板（ウェハ）状態のまま接着層を介して複数個積層するウェハオンウェハ（以降、ＷＯＷという）構造の半導体装置の製造方法が提案されている。

ＷＯＷでは、例えば、半導体基板を１層積層するごとに貫通孔を形成し、貫通孔に金属を充填して貫通電極を形成し、下層の半導体基板と導通させる。そして、その後、更に半導体基板を積層し、同様の方法で下層の半導体基板と導通させる。これを繰り返すことにより、複数の半導体基板を積層する。

特開２００８−１５３４９９号公報

しかしながら、半導体基板を１層積層するごとに貫通孔を形成し、貫通孔に金属を充填して貫通電極を形成する工程は工数が多く、半導体装置の製造コストを上昇させる要因となる。

本発明は上記の点に鑑みてなされたもので、貫通電極を形成する工程を効率化して低コスト化を可能とする半導体装置の製造方法を提供することを課題とする。

本半導体装置の製造方法は、複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に積層される複数の積層基板と、を準備し、夫々の前記積層基板に電極パッドを選択的に形成する工程と、背面側を薄化した複数の前記積層基板が主面を互いに同一方向に向けて積層された基板積層体を作製する工程と、前記基板積層体を半導体チップが積層された領域ごとに個片化する工程と、個片化された夫々の前記基板積層体の主面を前記土台基板の主面と同一方向に向けて、前記土台基板の主面に個片化された夫々の前記基板積層体を積層する工程と、前記基板積層体を貫通するビアホールを形成する工程と、前記ビアホール内に貫通電極を形成し、選択的に形成された前記電極パッドと前記貫通電極とを導通させる工程と、を有することを要件とする。

開示の技術によれば、貫通電極を形成する工程を効率化して低コスト化を可能とする半導体装置の製造方法を提供できる。

第１の実施の形態に係る半導体装置を例示する断面図である。図１の貫通電極周辺部のみを例示する部分拡大断面図である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その９）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その１０）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その１１）である。第１の実施の形態に係る半導体装置の製造工程を例示する図（その１２）である。任意の電極パッドと貫通電極とを電気的に分離する方法を説明する図である。第２の実施の形態に係る半導体装置を例示する断面図である。図１６の貫通電極周辺部のみを例示する部分拡大断面図である。第２の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。第２の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。第３の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。第３の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。

以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

〈第１の実施の形態〉
［第１の実施の形態に係る半導体装置の構造］
まず、第１の実施の形態に係る半導体装置の構造について説明する。図１は、第１の実施の形態に係る半導体装置を例示する断面図である。図２は、図１の貫通電極周辺部のみを例示する部分拡大断面図である。なお、図１と図２では、便宜上、各部位の寸法比率を適宜変更している。又、図１では、便宜上、図２に示す部位の一部が省略されている。

図１及び図２を参照するに、第１の実施の形態に係る半導体装置１０は、複数の半導体チップ１１０が主面を同一方向に向けて積層され、異なる層の半導体チップ１１０同士が貫通電極２０により信号伝達可能に接続された構造を有する。各々の半導体チップ１１０は、基板本体１２と、半導体集積回路１３と、絶縁層１４と、電極パッド１５とを有する。

なお、半導体チップ１１０において、半導体集積回路１３が設けられている側の面を主面と称する場合がある。又、主面の反対側の面を背面と称する場合がある。又、平面視とは対象物を半導体チップ１１０の主面の法線方向から視ることを指し、平面形状とは対象物を半導体チップ１１０の主面の法線方向から視た形状を指すものとする。

各々の半導体チップ１１０において、基板本体１２は、例えばシリコン、窒化ガリウム、炭化ケイ素等から構成されている。半導体集積回路１３は、例えばシリコン、窒化ガリウム、炭化ケイ素等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、基板本体１２の一方の面側に設けられている。絶縁層１４は、半導体集積回路１３と電極パッド１５とを絶縁する層であり、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等から構成されている。

電極パッド１５は、絶縁層１４を介して半導体集積回路１３上に設けられている。電極パッド１５は、半導体集積回路１３に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５は、例えば平面形状が矩形であり、中央部近傍には例えば平面形状が円形の開口部が設けられている。電極パッド１５に設けられた開口部は、貫通電極２０が貫通する部分である。

電極パッド１５としては、例えばＴｉ層やＴｉＮ層上にＡｕ層、Ａｌ層、Ｃｕ層等を積層した積層体等を用いることができる。電極パッド１５として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。電極パッド１５のピッチは、例えば、５〜２０μｍ程度とすることができる。

なお、各半導体チップ１１０において電極パッド１５を形成するか否かは、仕様に合わせて任意に決定することができる。これにより、積層した半導体チップ１１０中の所望の半導体チップ１１０のみに各貫通電極２０を接続することができる。例えば、同じ信号を３層目の半導体チップ１１０を素通りして４層目の半導体チップ１１０や２層目の半導体チップ１１０に供給したり、異なる信号を各層の半導体チップ１１０に供給したりできる。

又、各々の半導体チップ１１０の基板本体１２の背面に、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等からなり、厚さが０．１μｍ〜２．０μｍ程度の絶縁層（バリア層）を形成することができる。基板本体１２の背面側に絶縁層（バリア層）を形成することにより、半導体チップ１１０が背面側から金属不純物により汚染されるおそれを低減できると共に、下層の半導体チップ１１０と絶縁できる。

上下に隣接する半導体チップ１１０は、接着層等を介さずに直接接合されている。最下層を除く各半導体チップ１１０には、最下層を除く各半導体チップ１１０を貫通して土台となる半導体チップ１１０の電極パッド１５の上面を露出するビアホール２１（貫通孔）が形成されている。ビアホール２１の内壁（側壁）には、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等から構成された絶縁層２２が形成されている。

各々の半導体チップ１１０の電極パッド１５同士は、ビアホール２１内に形成されたＣｕ等からなる貫通電極２０を介して電気的に接続されている。貫通電極２０は、ビアホール２１内に一体に形成されたものである。貫通電極２０の上端部は、最上層の半導体チップ１１０の電極パッド１５の上面から突出している（この部分を、貫通電極２０の突出部と称する）。貫通電極２０の突出部の周囲には、絶縁層２３が形成されている。貫通電極２０の突出部の上面と絶縁層２３の上面とは、例えば、面一とすることができる。絶縁層２３の材料としては、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等を用いることができる。

貫通電極２０は、例えば、ビアホール２１の内壁及び絶縁層２３の内壁を連続的に被覆する金属層２４と、ビアホール２１及び絶縁層２３内において金属層２４の内側に充填された金属層２５とを含んで構成することができる。貫通電極２０の上面（金属層２４の上端面及び金属層２５の上面）と絶縁層２３の上面とは、例えば、面一とすることができる。

絶縁層２３から露出する部分の貫通電極２０の平面形状は、例えば直径が１μｍ〜３０μｍ程度の円形状とすることができる。絶縁層２３から露出する部分の貫通電極２０は、半導体装置１０を他の半導体装置や配線基板等と接続するために使用する外部接続用パッドとなる。絶縁層２３から露出する部分の貫通電極２０上に、はんだバンプ等を形成しても構わない。

［第１の実施の形態に係る半導体装置の製造工程］
次に、第１の実施の形態に係る半導体装置の製造工程について説明をする。図３〜図１４は、第１の実施の形態に係る半導体装置の製造工程を例示する図である。なお、各層の半導体基板１１を区別するため、便宜上、各層の半導体基板１１を半導体基板１１ｎ（ｎは何層目に積層されるかを示す自然数）と表示している。例えば、半導体基板１１_１は土台となる１層目の半導体基板１１を示し、半導体基板１１_２は半導体基板１１_１上に積層される２層目の半導体基板１１を示す。基板本体１２、半導体集積回路１３、絶縁層１４及び電極パッド１５についても同様である。

まず、図３（ａ）に示す工程では、複数の半導体チップ１１０が形成された薄化されていない半導体基板１１_４（ウェハ）を準備する。半導体基板１１_４は、例えば円形であり、その直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。半導体基板１１_４の厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等である。半導体基板１１_４は、基板本体１２_４と、半導体集積回路１３_４と、絶縁層１４_４と、電極パッド１５_４とを有する。電極パッド１５_４の平面形状は例えば矩形状であり、中央部近傍には例えば平面形状が円形の開口部１５ｘ_４が設けられている。開口部１５ｘ_４内には、例えば、絶縁層１４_４が形成されている。

Ｃは、ダイシングブレード等が複数積層した半導体基板を切断して個片化する位置（以下、「切断位置Ｃ」とする）を示している（後述の図１４（ｂ）に示す工程を参照）。すなわち、切断位置Ｃにより分離された各領域は、最終的に個片化されて１つの半導体チップ１１０（図１参照）となるチップ領域である。なお、切断位置Ｃの近傍はスクライブ領域となる。

次に、図３（ｂ）に示す工程では、支持体５１０を準備する。支持体５１０としては、研削除去する際に容易なシリコンや石英ガラスの基板等を用いることができる。そして、図３（ａ）に示す半導体基板１１_４の外縁部の不要部分をグラインダー等を用いて除去して上下反転させ、支持体５１０の一方の面にフェイスダウン状態で接合する。

支持体５１０と半導体基板１１_４との接合には、例えば、表面活性化接合（ＳＡＢ：Surface Activated Bonding）を用いることができる。具体的には、例えば、支持体５１０と半導体基板１１_４の各接合面を研磨加工によって平滑化する。そして、例えば真空雰囲気中でアルゴンガス等の不活性ガスを用いて、支持体５１０と半導体基板１１_４の各接合面をイオンビームやプラズマ等によりスパッタエッチングする。これにより、支持体５１０と半導体基板１１_４の接合される各接合面において、接合の妨げとなる表面層が除去され、結合手を持った原子が露出した状態（他の原子との結合力が大きい活性状態）となる。次に、支持体５１０と半導体基板１１_４の表面層が除去された各接合面が接するように配置して加圧することで、常温において強固な接合を得ることができる。

但し、支持体５１０と半導体基板１１_４との接合は表面活性化接合には限定されず、例えば、支持体５１０と半導体基板１１_４とを接着層を介して接合してもよい。後述の半導体基板同士の接合についても同様である。なお、半導体基板の全領域における平坦性（凹凸）が１ｎｍ以上１０ｎｍ未満であれば表面活性化接合、１０ｎｍ以上１０００ｎｍ未満であれば接着層を用いることが好ましい。

接着層を用いる場合、接着層の材料としては、例えば主たる組成がベンゾシクロブテンである熱硬化性の絶縁性樹脂（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ−ＢＣＢ）を用いることができる。又、接着層の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカ等の固形微粉末を添加した絶縁性複合材料等を用いても構わない。又、接着層の材料として、シロキサン等のシリコンを含有する材料を用いても構わない。

又、接着層を用いる場合、接着層を成膜又は塗布する前に、必要に応じて被接着面の洗浄を行い、被接着面の化学親和力が高く一様となる表面改質を行うのも好ましい。ここで、化学親和力が高く一様とは、水酸基等の電子供与性がある材料を１ｅ１２〜１ｅ１３／ｃｍ^２の密度で作製することである。

又、接着層を用いる場合、接着層として感光性接着剤（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ−ＢＣＢ）を用い、接着層の貫通電極２０に対応する位置に予め開口部を形成してから半導体基板同士を接合することが好ましい。接着層として非感光性接着剤を用いると、それを除去するために酸素系のガスを用いたエッチングが必要となるが、酸素系のガスを用いたエッチングでは、貫通電極と接続される電極パッドの表面が酸化され、貫通電極と電極パッドとが導通不良を起こすおそれがある。接着層として感光性接着剤を用い、接着層の貫通電極２０に対応する位置に予め開口部を形成してから半導体基板同士を接合することにより、酸素系のガスを用いたエッチングが不要となり、このような問題を回避できる。

次に、図４（ａ）に示す工程では、半導体基板１１_４の背面側の基板本体１２_４の一部をグラインダー等で研削して半導体基板１１_４を薄化する。なお、研削後の基板本体１２_４の背面に、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等からなり、厚さが０．１μｍ〜２．０μｍ程度の絶縁層（バリア層）を、例えばプラズマＣＶＤ法等により形成することができる。

薄化後の半導体基板１１_４の厚さは、例えば２μｍ〜１００μｍ程度とすることができるが、５０μｍ以下であることが好ましく、３μｍ〜１０μｍ程度とすることが更に好ましい。基板体積を小さくすると貫通電極（ＴＳＶ）の加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善されるからである。なお、半導体集積回路１３を残存させておけば、基板本体１２を全て研削して除去してもよい。

次に、図４（ｂ）に示す工程では、図３（ａ）と同様の薄化されていない半導体基板１１_３を準備する。半導体基板１１_３は、基板本体１２_３と、半導体集積回路１３_３と、絶縁層１４_３と、電極パッド１５_３とを有する。電極パッド１５_３は、平面視において、電極パッド１５_４と重複する位置（貫通電極２０が貫通する領域）に選択的に形成される。所定位置に電極パッド１５_３を形成するか否かは、仕様に合わせて任意に決定することができる。電極パッド１５_３の平面形状は例えば矩形状であり、中央部近傍には例えば平面形状が円形の開口部１５ｘ_３が設けられている。開口部１５ｘ_３内には、例えば、絶縁層１４_３が形成されている。なお、開口部１５ｘ_３の開口面積は、開口部１５ｘ_４の開口面積よりも小さい。

そして、準備した半導体基板１１_３の主面側を表面活性化接合等により半導体基板１１_４の背面側に接合する。なお、半導体基板１１_３と半導体基板１１_４との位置決めは、予め形成されたアライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μｍ以下とすることができる。

次に、図５（ａ）に示す工程では、図４（ａ）の工程と同様にして、半導体基板１１_３の背面側の基板本体１２_３の一部をグラインダー等で研削して半導体基板１１_３を薄化する。なお、研削後の基板本体１２_３の背面に、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等からなり、厚さが０．１μｍ〜２．０μｍ程度の絶縁層（バリア層）を、例えばプラズマＣＶＤ法等により形成することができる。薄化後の半導体基板１１_３の厚さは、薄化後の半導体基板１１_４の厚さと同程度とすることができる。

次に、図５（ｂ）に示す工程では、図３（ａ）と同様の薄化されていない半導体基板１１_２を準備する。半導体基板１１_２は、基板本体１２_２と、半導体集積回路１３_２と、絶縁層１４_２と、電極パッド１５_２とを有する。電極パッド１５_２は、平面視において、電極パッド１５_４及び１５_３と重複する位置（貫通電極２０が貫通する領域）に選択的に形成される。所定位置に電極パッド１５_２を形成するか否かは、仕様に合わせて任意に決定することができる。電極パッド１５_２の平面形状は例えば矩形状であり、中央部近傍には例えば平面形状が円形の開口部１５ｘ_２が設けられている。開口部１５ｘ_２内には、例えば、絶縁層１４_２が形成されている。なお、開口部１５ｘ_２の開口面積は、開口部１５ｘ_３の開口面積よりも小さい。

そして、準備した半導体基板１１_２の主面側を表面活性化接合等により半導体基板１１_３の背面側に接合する。なお、半導体基板１１_２と半導体基板１１_３との位置決めは、予め形成されたアライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μｍ以下とすることができる。

そして、図４（ａ）の工程と同様にして、半導体基板１１_２の背面側の基板本体１２_２の一部をグラインダー等で研削して半導体基板１１_２を薄化する。なお、研削後の基板本体１２_２の背面に、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等からなり、厚さが０．１μｍ〜２．０μｍ程度の絶縁層（バリア層）を、例えばプラズマＣＶＤ法等により形成することができる。薄化後の半導体基板１１_２の厚さは、薄化後の半導体基板１１_４の厚さと同程度とすることができる。これにより、背面側を薄化した複数の半導体基板１１が主面を互いに同一方向に向けて積層された基板積層体が作製される。

次に、図６（ａ）に示す工程では、図４（ｂ）の工程と同様にして、土台基板となる半導体基板１１_１を準備して、半導体基板１１_１の主面側を表面活性化接合等により半導体基板１１_２の背面側に接合する。次に、図６（ｂ）に示す工程では、図６（ａ）に示す支持体５１０を、グラインダー等で研削して除去する。これにより、土台基板となる半導体基板１１_１上に、基板積層体（半導体基板１１_２、半導体基板１１_３及び半導体基板１１_４が順次積層された積層体）が形成される。つまり、夫々の半導体基板の主面を土台基板となる半導体基板１１_１の主面と同一方向に向けて、土台基板となる半導体基板１１_１の主面に基板積層体が積層される。なお、図６（ｂ）に示す半導体基板１１_１及び基板積層体は、図６（ａ）とは上下反転した状態で図示されている。

次に、図７（ａ）に示す工程では、半導体基板１１_２、半導体基板１１_３及び半導体基板１１_４を貫通し、半導体基板１１_１の電極パッド１５_１の上面を露出するビアホール２１（貫通孔）を形成する。そして、図７（ｂ）に示す工程では、半導体基板１１_４の主面にビアホール２１を露出する絶縁層２３を形成し、更に、絶縁層２３の開口部及びビアホール２１を充填する貫通電極２０を形成する。貫通電極２０と接する各電極パッド同士は電気的に接続される。

ここで、図７（ａ）及び図７（ｂ）に示す工程の詳細を図８〜図１３を用いて説明する。なお、説明の便宜上、図８〜図１３では、図７（ａ）及び図７（ｂ）に示す構造体の一部分（電極パッド１５近傍）のみを拡大して示す。

まず、図８に示す工程では、半導体基板１１_２、半導体基板１１_３及び半導体基板１１_４を貫通し、半導体基板１１_１の電極パッド１５_１の上面を露出するビアホール２１（貫通孔）を形成する。具体的には、所望の位置にビアホール２１を形成するために、絶縁層１４_４上にパターニングされたレジスト膜５２０を形成する。レジスト膜５２０は、開口部１５ｘ_４の内側の絶縁層１４_４を露出し、電極パッド１５_４の外側の絶縁層１４_４を被覆するようにパターニングする。つまり、レジスト膜５２０の開口部の側壁は、電極パッド１５_４上に位置している。

そして、レジスト膜５２０をマスクとして、半導体基板１１_１の電極パッド１５_１の上面が露出するまで各半導体基板等をエッチング（例えば、フッ素系のガスを用いたプラズマエッチング）する。その後、レジスト膜５２０を除去し、更に洗浄する。

なお、土台基板に近い側に積層される半導体基板の電極パッドの開口部の開口面積は、土台基板から遠い側に積層される半導体基板の電極パッドの開口部の開口面積よりも小さく形成されている。そのため、ビアホール２１を形成する工程では、夫々の電極パッドをマスクとして、電極パッドの開口部内に露出する半導体基板等がエッチングにより除去され、ビアホール２１が一括で形成される。

例えば、図８のような、断面形状が階段状のビアホール２１が形成される。但し、図８では、図７（ａ）の破線Ｃで挟まれた領域の一番右側のビアホール近傍を図示しているが、図７（ａ）の破線Ｃで挟まれた領域の他のビアホールのように、電極パッドが形成されていない部分では階段状のビアホールとはならない。

次に、図９に示す工程では、ビアホール２１内、電極パッド１５_４上及び絶縁層１４_４上に絶縁層２２を成膜する。ビアホール２１の側壁における絶縁層２２の厚さは、例えば、５０〜１００ｎｍ程度とすることができる。次に、図１０に示す工程では、ビアホール２１の側壁以外に成膜された絶縁層２２を、例えばＲＩＥ（Reactive Ion Etching）により除去する。これにより、ビアホール２１内において、半導体基板１１_２、半導体基板１１_３及び半導体基板１１_４の側壁が絶縁層２２で被覆され、電極パッド１５_１、電極パッド１５_２及び電極パッド１５_３の上面が部分的に露出する。又、電極パッド１５_４の上面全体が露出する。

例えば、開口部１５ｘ_４、１５ｘ_３及び１５ｘ_２の平面形状が径が段階的に小さくなる円形状であれば、平面視において、内側から各半導体基板の絶縁層２２の上端部が略同心の円環状に配される。又、平面視において、各絶縁層２２で分離されて内側から円形の電極パッド１５_１、円環状の電極パッド１５_２、円環状の電極パッド１５_３及び円環状の電極パッド１５_４が配される。

絶縁層２２に被覆されていない円形の電極パッド１５_１、円環状の電極パッド１５_２、円環状の電極パッド１５_３及び円環状の電極パッド１５_４が最終的に金属層２４及び２５と接触して導通する部分となる。従って、導通する部分の抵抗値を均一にするために、絶縁層２２に被覆されていない円形の電極パッド１５_１、円環状の電極パッド１５_２及び円環状の電極パッド１５_３は、略等面積としておくことが好ましい。後述の図１１において絶縁層２３から環状に露出する部分の電極パッド１５_４の面積についても同様である。

次に、図１１に示す工程では、電極パッド１５_４上及び絶縁層１４_４上に、電極パッド１５_４の上面の内縁部を環状（例えば、円環状）に露出する絶縁層２３を形成する。そして、ビアホール２１内、電極パッド１５_４上、及び絶縁層２３上に、Ｃｕ等の金属を２００ｎｍ〜５００ｎｍ程度スパッタ法等により成膜し、給電層となる金属層２４を形成する。なお、金属層２４の下層にＴｉ／ＴｉＮ、Ｔａ等の金属を５０〜１００ｎｍ程度スパッタ法等により成膜し、バリア層を形成してもよい。

次に、図１２に示す工程では、金属層２４を給電層とする電解めっき法等によりビアホール２１内にＣｕ等の金属を充填し、絶縁層２３の上面より突出した金属層２５を形成する。次に、図１３に示す工程では、金属層２４及び２５の絶縁層２３の上面より突出した部分をＣＭＰ等により除去して、ビアホール２１内及び絶縁層２３内において金属層２４の内側に金属層２５が充填された貫通電極２０を作製する。貫通電極２０の上面（金属層２４の上端面及び金属層２５の上面）と絶縁層２３の上面とは、例えば、面一とすることができる。

次に、図１４（ａ）に示す工程では、必要に応じ、半導体基板１１_１の背面側の基板本体１２_１の一部をグラインダー等で研削して半導体基板１１_１を薄化する。薄化後の半導体基板１１_１の厚さは、薄化後の半導体基板１１_２〜半導体基板１１_４と同程度としてもよいが、半導体基板１１_１は土台基板なので、積層基板である半導体基板１１_２〜半導体基板１１_４より厚くしても構わない。又、半導体基板１１_１は薄化しなくても構わない。

次に、図１４（ｂ）に示す工程では、図１４（ａ）に示す構造体をダイシングブレード等により切断位置Ｃで切断して個片化することで、図１に示す半導体装置１０が複数個作製される。

このようにして、土台となる半導体基板上に複数の半導体基板を積層後、積層された半導体基板を一気に貫通するビアホールを形成し、ビアホール内に貫通電極を形成して、各半導体基板の電極パッドに接続できる。積層する半導体基板を更に増やしてもよい。これにより、製造工程の簡略化が可能となり、製造される半導体装置の低コスト化を実現できる。

又、各半導体基板において電極パッドを形成するか否かを仕様に合わせて任意に決定するため、積層した半導体基板中の所望の半導体基板のみに各貫通電極を接続することができる。例えば、同じ信号を３層目の半導体基板を素通りして４層目の半導体基板や２層目の半導体基板に供給したり、異なる信号を各層の半導体基板に供給したりできる。

又、上層の電極パッドの開口径を下層の電極パッドの開口径よりも大きくすることで、電極パッドと貫通電極の金属層とが接触する部分の面積を大きくできるため、確実な接触を可能にすると共に、接触部分の抵抗値を低減できる。

なお、本実施の形態では、各層の半導体基板の電極パッドを任意に接続する際に、接続する必要のない部分には電極パッドを設けない設計とする例を示した（図１等参照）。しかし、これには限定されず、電極パッドに貫通電極と絶縁するための分離溝（電気的分離）を設ける設計としてもよい。

例えば、図１５（ａ）及び図１５（ｂ）に示す電極パッド１５_３には、平面視で貫通電極２０を囲むように、電極パッド１５_３を貫通する分離溝４１が設けられている。分離溝４１内に絶縁性樹脂を充填してもよい。４２は、電極パッド１５_３に接続される配線を示している。なお、図１５（ａ）は断面図、図１５（ｂ）は図１５（ａ）の電極パッド１５_３近傍のみを示す平面図である。

分離溝４１を設けることにより、貫通電極２０と電極パッド１５_３及び配線４２とが電気的に分離される。このように、接続する必要のない部分にも電極パッドを設け、更に電極パッドと貫通電極とを分離する分離溝を設ける方法によれば、図１のように接続する必要のない部分に電極パッドを設けない方法に比べ、電極パッドの占める面積が大きくなるため、電極パッド上の絶縁層を平坦化するような場合に、平坦化が容易になるという利点が得られる。

〈第２の実施の形態〉
第２の実施の形態では、ビアホール２１の内壁（側壁）に絶縁層２２を形成しない例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。

図１６は、第２の実施の形態に係る半導体装置を例示する断面図である。図１７は、図１６の貫通電極周辺部のみを例示する部分拡大断面図である。なお、図１６と図１７では、便宜上、各部位の寸法比率を適宜変更している。又、図１６では、便宜上、図１７に示す部位の一部が省略されている。

図１６及び図１７を参照するに、第２の実施の形態に係る半導体装置１０Ａは、土台を除く半導体チップ１１０において絶縁層１４が絶縁層１４Ａに置換された点が第１の実施の形態に係る半導体装置１０（図１及び図２参照）と相違する。

絶縁層１４Ａは、絶縁層１４（図１及び図２参照）とは異なり、基板本体１２及び半導体集積回路１３内の貫通電極２０の周囲にも形成されている。つまり、絶縁層１４Ａは、半導体集積回路１３と電極パッド１５とを絶縁すると共に、基板本体１２及び半導体集積回路１３と貫通電極２０とを絶縁する層である。絶縁層１４Ａは、絶縁層１４と同様に、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等から構成されている。

なお、絶縁層１４Ａの各半導体チップ１１０の電極パッド１５の下方を貫通する部分は、各半導体チップ１１０の電極パッド１５に形成された開口部のうち最大の開口部の径よりも大きくされている。平面視において、絶縁層１４Ａの各半導体チップ１１０の電極パッド１５の下方を貫通する部分を、電極パッド１５より大きくしてもよい。

図１８及び図１９は、第２の実施の形態に係る半導体装置の製造工程を例示する図である。まず、図１８（ａ）に示す工程では、図３（ａ）の工程と同様にして、複数の半導体チップ１１０が形成された薄化されていない半導体基板１１_４（ウェハ）を準備する。絶縁層１４Ａ_４は、半導体集積回路１３_４の上面のみではなく、基板本体１２_４内のビアホール２１が形成される領域にも形成しておく（絶縁層１４Ａ_４は、半導体集積回路１３_４の形成前に形成しておく）。

なお、絶縁層１４Ａ_４において、半導体集積回路１３_４の上面に形成する絶縁層と、基板本体１２_４内に形成する絶縁層とは一体に形成されたものでなくてもよい（別工程で形成されてよい）。又、絶縁層１４Ａ_４は、基板本体１２_４が後の工程で薄化された際に残存する部分まで形成しておけば、基板本体１２_４の裏面側まで形成しなくてもよい。

次に、図１８（ｂ）に示す工程では、図３（ｂ）及び図４（ａ）の工程と同様にして、支持体５１０を準備し、図１８（ａ）に示す半導体基板１１_４の外縁部の不要部分をグラインダー等を用いて除去して上下反転させ、支持体５１０の一方の面にフェイスダウン状態で接合する。そして、半導体基板１１_４の背面側の基板本体１２_４の一部をグラインダー等で研削して半導体基板１１_４を薄化する。これにより、基板本体１２_４の裏面側に絶縁層１４Ａ_４が露出する。なお、研削後の基板本体１２_４の背面に、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等からなり、厚さが０．１μｍ〜２．０μｍ程度の絶縁層（バリア層）を、例えばプラズマＣＶＤ法等により形成することができる。

次に、図１９（ａ）に示す工程では、図４（ｂ）〜図７（ａ）の工程と同様にして、土台基板となる半導体基板１１_１上に、基板積層体（半導体基板１１_２、半導体基板１１_３及び半導体基板１１_４が順次積層された積層体）を形成する。但し、半導体基板１１_２には絶縁層１４Ａ_４と同様の絶縁層１４Ａ_２が形成され、半導体基板１１_３には絶縁層１４Ａ_４と同様の絶縁層１４Ａ_３が形成されている。そして、半導体基板１１_２の絶縁層１４Ａ_２、半導体基板１１_３の絶縁層１４Ａ_３及び半導体基板１１_４の絶縁層１４Ａ_４を貫通し、半導体基板１１_１の電極パッド１５_１の上面を露出するビアホール２１（貫通孔）を形成する。

次に、図１９（ｂ）に示す工程では、半導体基板１１_４の主面にビアホール２１を露出する絶縁層２３を形成し、更に、絶縁層２３の開口部及びビアホール２１を充填する貫通電極２０を形成する。貫通電極２０と接する各電極パッド同士は電気的に接続される。又、貫通電極２０と各半導体基板とは絶縁層１４Ａにより絶縁される。その後、図１４（ａ）及び図１４（ｂ）の工程と同様にして、必要に応じて半導体基板１１_１の背面側の基板本体１２_１の一部をグラインダー等で研削して半導体基板１１_１を薄化し、ダイシングブレード等により切断位置Ｃで切断して個片化することで、図１６に示す半導体装置１０Ａが複数個作製される。

このように、第２の実施の形態では、土台基板を除く各半導体基板の絶縁層１４Ａを基板本体１２及び半導体集積回路１３内のビアホール２１が設けられる領域にも形成するので、図１９（ａ）に示す工程でビアホール２１を形成した際に、各半導体基板のビアホール２１の側壁に絶縁層１４Ａが露出する。そのため、第１の実施の形態の図９及び図１０のように絶縁層２２を形成及び加工する工程を省略できる。その結果、製造工程の一層の簡略化が可能となり、製造される半導体装置の一層の低コスト化を実現できる。なお、その他の効果については、第１の実施の形態と同様である。

〈第３の実施の形態〉
第３の実施の形態では、第１の実施の形態に係る半導体装置の他の製造方法（チップオンウェハ：ＣＯＷ）の例を示す。なお、第３の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。

図２０及び図２１は、第３の実施の形態に係る半導体装置の製造工程を例示する図である。まず、図２０（ａ）に示す工程では、図３（ａ）〜図５（ｂ）の工程と同様にして、支持体５１０上に、半導体基板１１_４、半導体基板１１_３及び半導体基板１１_２が順次積層された基板積層体を作製する。そして、作製した基板積層体をダイアタッチフィルム等の支持フィルム５３０上に配置し、切断位置Ｃで切断して半導体チップ１１０が積層された領域ごとに個片化し、半導体チップ１１０の積層体を複数個作製する。

次に、図２０（ｂ）に示す工程では、土台基板となる半導体基板１１_１の主面の所定位置に半導体チップ１１０の積層体を積層する。この際、半導体チップ１１０の積層体の主面を、土台基板となる半導体基板１１_１の主面と同一方向に向ける。具体的には、半導体チップ１１０の積層体を支持フィルム５３０から取り外し、半導体チップ１１０の積層体の背面側を表面活性化接合等により土台基板となる半導体基板１１_１の主面上の所定位置に接合する。半導体チップ１１０の積層体の電極パッド１５が、土台基板となる半導体基板１１_１の電極パッド１５_１と対応する位置にくるようにアライメントされた後に接合される。

次に、図２１（ａ）に示す工程では、半導体チップ１１０の積層体の側面を被覆する樹脂層３０を形成する。具体的には、例えば、ディスペンサー等を用いて半導体チップ１１０の積層体の側面に樹脂層３０となる樹脂を充填し、充填した樹脂を所定の温度に加熱して硬化させる。この際、半導体基板１１_１の外周側に形成される樹脂層３０の形状を規定するための枠部材を用意し、半導体基板１１_１の外周側に配置してもよい。

次に、図７（ａ）〜図１４（ｂ）と同様の工程を実行することにより、図２１（ｂ）に示す半導体装置１０Ｂが複数個作製される。なお、半導体装置１０Ｂは、樹脂層３０が形成されている点で図１に示す半導体装置１０と相違するが、図１に示す半導体装置１０でも図２１（ｂ）に示す半導体装置と同様に樹脂層３０を形成してもよい。

このように、土台基板となる半導体基板１１_１の主面上に、個片化された半導体チップ１１０の積層体を接合し、その後、ビアホール２１や貫通電極２０を形成する工程としてもよい。この場合にも、半導体チップ１１０の積層体を一気に貫通するビアホールを形成し、ビアホール内に貫通電極を形成するため、第１の実施の形態と同様に、製造工程の簡略化が可能となり、製造される半導体装置の低コスト化を実現できる。

なお、第３の実施の形態において、絶縁層１４に代えて、第２の実施の形態で説明した絶縁層１４Ａを用いてもよい。この場合は、製造工程の一層の簡略化が可能となり、製造される半導体装置の一層の低コスト化を実現できる。

以上、好ましい実施の形態について詳説した。しかし、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

例えば、上記実施の形態では、便宜上、積層される各半導体基板（半導体チップ）を同一符号としているが、積層される各半導体基板（半導体チップ）は同一機能であっても異なる機能であってもよい。例えば、土台となる半導体基板１１_１をＭＰＵ（Micro-Processing Unit）とし、その上に積層される各半導体基板１１をＤＲＡＭ（Dynamic Random Access Memory）とすることができる。

又、上記実施の形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いても構わない。

又、半導体チップを有する半導体基板に代えて、半導体チップを有しない構造層を含む基板を一部に積層してもよい。

又、半導体基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いても構わない。

１０、１０Ａ、１０Ｂ半導体装置
１１半導体基板（ウェハ）
１２基板本体
１３半導体集積回路
１４、１４Ａ、２２、２３絶縁層
１５電極パッド
１５ｘ開口部
２０貫通電極
２１ビアホール
２４、２５金属層
３０樹脂層
４１分離溝
４２配線
１１０半導体チップ
５１０支持体
５２０レジスト膜
５３０支持フィルム

Claims

複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、
複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に積層される複数の積層基板と、を準備し、夫々の前記積層基板に電極パッドを選択的に形成する工程と、
背面側を薄化した複数の前記積層基板が主面を互いに同一方向に向けて積層された基板積層体を作製する工程と、
前記基板積層体を半導体チップが積層された領域ごとに個片化する工程と、
個片化された夫々の前記基板積層体の主面を前記土台基板の主面と同一方向に向けて、前記土台基板の主面に個片化された夫々の前記基板積層体を積層する工程と、
前記基板積層体を貫通するビアホールを形成する工程と、
前記ビアホール内に貫通電極を形成し、選択的に形成された前記電極パッドと前記貫通電極とを導通させる工程と、を有する半導体装置の製造方法。
前記電極パッドを選択的に形成する工程では、前記積層基板は前記貫通電極が形成される領域に電極パッドが形成される部分と電極パッドが形成されない部分を有しており、前記電極パッドが形成される部分において、前記土台基板に近い側に積層される前記積層基板の前記電極パッドの開口部の開口面積が、前記土台基板から遠い側に積層される前記積層基板の前記電極パッドの開口部の開口面積よりも小さくなるように、夫々の前記積層基板に前記貫通電極が貫通する開口部を備えた電極パッドを選択的に形成し、
前記ビアホールを形成する工程では、夫々の前記電極パッドをマスクとして、前記電極パッドの開口部内に露出する積層基板をエッチングにより除去することで、前記基板積層体を貫通するビアホールであって、前記電極パッドが形成された部分において、前記土台基板に近い側に積層された前記積層基板の前記ビアホールの開口面積が、前記土台基板から遠い側に積層された前記積層基板の前記ビアホールの開口面積よりも小さくなり、前記電極パッドが形成されていない部分において、前記ビアホールの開口面積が変わらないビアホールを、一括で形成する請求項１記載の半導体装置の製造方法。
前記基板積層体を作製する工程では、接合される対象物の各接合面を活性状態とし、真空雰囲気中で前記各接合面を直接接合する請求項１又は２記載の半導体装置の製造方法。
前記基板積層体を作製する工程よりも前に、夫々の前記積層基板の前記ビアホールが形成される領域に絶縁層を形成する工程を有し、
前記貫通電極を形成する工程では、前記貫通電極と前記積層基板とが前記絶縁層により絶縁されるように前記貫通電極を形成する請求項１乃至３の何れか一項記載の半導体装置の製造方法。
前記ビアホールを形成する工程と前記貫通電極を形成する工程との間に、前記ビアホールの内壁に絶縁層を形成する工程を有し、
前記貫通電極を形成する工程では、前記貫通電極と前記積層基板とが前記絶縁層により絶縁されるように前記貫通電極を形成する請求項１乃至３の何れか一項記載の半導体装置の製造方法。
前記基板積層体を作製する工程は、
支持体を準備し、主面を前記支持体側に向けて前記積層基板を前記支持体に接合し、前記支持体に接合された前記積層基板の背面側を薄化する工程と、
背面側を薄化した前記積層基板に、他の前記積層基板を同一方向に積層して背面側を薄化する工程と、
前記支持体を除去する工程と、を含む請求項１乃至５の何れか一項記載の半導体装置の製造方法。