JP2012069736A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】裏面研磨等により半導体ウエハの厚みを減少させる際に、各半導体ウエハにナイフエッジ部が形成されるのを防止する積層型半導体装置の製造方法を提供する。
【解決手段】基盤１３の一面上に半導体ウエハ１１を積層し、半導体ウエハの周辺部に形成されている面取り部を除去するように周辺部を除去し、その後半導体ウエハの厚みを減少させて、基盤と半導体ウエハを含む中間体。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、複数の半導体チップを積層した積層型半導体装置の製造方法に関する。

積層型半導体装置は、例えば、複数のデバイスが配列形成された２以上の半導体ウエハを互いに積層し、その後、ダイシングにより個片化することによって製造される（例えば、特許文献１参照）。

各半導体ウエハは、他の半導体ウエハに積層された後、適切な厚みを持つように裏面研削される。ここで、半導体ウエハの周辺部（外周縁部）には、搬送時における欠け防止等のため、面取り部が形成されている。このため、裏面研削によって半導体ウエハの厚みを減少させると、その周辺部の残りの部分がナイフエッジ状になることが知られている（例えば、特許文献２参照）。

特開平９−１４８２０７号公報 特開２０００−１７３９６１号公報

半導体装置の小型薄型化の要請により、積層型半導体装置では、積層される各半導体ウエハの厚みが減少する傾向にある。このため、製造時の裏面研磨等により半導体ウエハの厚みを減少させる際に、周辺部の形状がナイフエッジ状になるという問題が顕在化してきた。

特許文献２に記載された方法は、単一の半導体ウエハに適用されるものであるため、積層型半導体装置の製造にそのまま適用すると、各半導体ウエハを一枚一枚処理しなければならず、製造工程が複雑になるという問題点がある。

また、特許文献２に記載された方法によって処理された半導体ウエハは、外形寸法に加工誤差が生じ、その後の積層が困難になる等の問題点もある。

本発明は上記問題点の少なくとも一つを解決した半導体装置の製造方法を提供する。

本発明の一実施の形態に係る半導体装置の製造方法は、基盤の一面上に半導体ウエハを積層し、前記半導体ウエハの周辺部に形成されている面取り部を除去するように前記周辺部を除去し、その後、前記半導体ウエハの厚みを減少させて、前記基盤と前記半導体ウエハとを含む中間体を得る、ことを特徴とする。

基盤の一面上に半導体ウエハを積層した後、半導体ウエハの周辺部を除去するようにしたことで、工程を複雑にすることなく半導体ウエハの周辺部の形状がナイフエッジ状になるのを防止できる。

本発明が適用される積層型半導体装置の製造方法を説明するための図であって、（ａ）は、一面側にデバイスが形成された半導体ウエハの概略構成を示す断面図、（ｂ）は、基盤となる半導体ウエハの上に（ａ）に示す半導体ウエハを積層した状態を示す断面図、（ｃ）は、積層した半導体ウエハの他面側を研削することによりその厚みを減少させた状態を示す断面図、（ｄ）は、積層した半導体装置にビアを形成した状態を示す断面図、（ｅ）は、半導体ウエハの積層、厚み減少、ビア形成の各工程を繰り返した後の状態を示す断面図、（ｆ）は、ダイシングにより個片化された状態を示す断面図である。 半導体ウエハの周辺部の断面形状及びＳＥＭＩ規格による各部の寸法を示す図である。 （ａ）は、接着層を介して積層された２枚の半導体ウエハの周辺部を示す部分断面図、（ｂ）は、一方の半導体ウエハの厚みを研削により減少させた場合に生じる問題点を説明するための部分断面図である。 本発明の第１の実施の形態に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、接着層を介して積層された２枚の半導体ウエハの周辺部を示す部分断面図、（ｂ）は、最初の面取り部除去工程を終えた後の状態を示す部分断面図、（ｃ）は、一方の半導体ウエハの厚みを研削により減少させた状態を示す部分断面図である。 本発明の第１の実施の形態に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、図４（ｃ）に示すウエハ積層体の上に別の半導体ウエハを積層した状態を示す部分断面図、（ｂ）は、積層した半導体ウエハの面取り部を除去し、かつ厚みを減少させた状態を示す部分断面図、（ｃ）は、最初の基盤である半導体ウエハの厚みを減少させた状態を示す部分断面図である。 本発明の第２の実施の形態に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、接着層を介して積層された２枚の半導体ウエハの周辺部を示す部分断面図、（ｂ）は、最初の面取り部除去工程を終えた後の状態を示す部分断面図、（ｃ）は、一方の半導体ウエハの厚みを研削により減少させた状態を示す部分断面図である。 本発明の第２の実施の形態に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、図６（ｃ）に示すウエハ積層体の上に別の半導体ウエハを積層した状態を示す部分断面図、（ｂ）は、積層した半導体ウエハの面取り部を除去し、かつ厚みを減少させた状態を示す部分断面図、（ｃ）は、最初の基盤となった半導体ウエハの厚みを減少させた状態を示す部分断面図である。 本発明の実施例に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、一面側に絶縁膜及び金属配線層が形成された半導体ウエハの概略構成を示す部分断面図、（ｂ）は、（ａ）に示す半導体ウエハの部分平面図、（ｃ）は、基盤となる半導体ウエハの上に（ａ）に示す半導体ウエハを積層した状態を示す断面図、（ｄ）は、一方の半導体ウエハの厚みを研削により減少させた状態を示す断面図である。 本発明の実施例に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、図８（ｄ）に示すウエハ積層体の一方の半導体ウエハに貫通電極穴を形成した状態を示す部分断面図、（ｂ）は、（ａ）に示すウエハ積層体の部分平面図、（ｃ）は、貫通電極穴の内表面に絶縁膜を形成し、金属配線層を露出させた状態を示す部分断面図、（ｄ）は、貫通電極穴をＣｕで充填し貫通電極を形成した状態を示す部分断面図である。 本発明の実施例に係る積層型半導体装置の製造方法を説明するための図であって、（ａ）は、図９（ｄ）のウエハ積層体の上に別の半導体ウエハをさらに積層し、厚みを減少させた状態を示す部分断面図、（ｂ）は、別の半導体ウエハに貫通電極を形成した状態を示す部分断面図、（ｃ）は、貫通電極の先端にはんだバンプを形成した状態を示す部分断面図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

初めに、図１（ａ）〜（ｆ）を参照して、積層型半導体装置の製造工程の概略について説明する。

まず、積層される３枚以上の半導体ウエハを用意する。

次に、用意された半導体ウエハのうち基盤として用いられる１枚の半導体ウエハを除く残りの半導体ウエハ１１に、図１（ａ）に示すように、一面側（図の上側、表面とも呼ばれる）に複数のデバイス１２を配列形成する。また、デバイス１２が形成された半導体ウエハ１１の一面上に、デバイス１２と後述するビアとの間を電気的に接続する配線層（図示せず）を形成する。なお、図１（ａ）では、簡略化のために、形成されるデバイス１２が２つしか示されていないが、通常、多数（数十〜数百）のデバイス１２が配列形成される。デバイス１２は、例えば集積回路である。

次に、基盤となる半導体ウエハ１３の一面上に、デバイス１２が形成された半導体ウエハ１１の一つを積層する（貼り合わせる）。この積層は、図１（ｂ）に示すように、半導体ウエハ１１の一面側、即ちデバイス１２が形成された面が、基盤１３の一面側に対向するように行う。つまり、半導体ウエハ１１は、図１（ａ）に示す状態から上下反転されて、半導体ウエハ１３上に積層されている。

次に、積層した半導体ウエハ１１の他面側（裏面とも呼ばれる）全面を研削（裏面研削）し、図１（ｃ）に示すように、半導体ウエハ１１の厚みを減少させる。

次に、図１（ｄ）に示すように、半導体ウエハ１１を貫通して半導体ウエハ１３に達するビア（貫通電極）１４を形成する。ビア１４は、半導体ウエハ１１に形成された配線層に接続されるように形成される。その結果、ビア１４は、配線層を介してデバイス１２に電気的に接続される。

以上により、２枚の半導体ウエハ１１，１３が積層されたウエハ積層体が中間体として得られる。

この後、中間体を新たな基盤として用い、その上にデバイス１２が形成された別の半導体ウエハ１１−１を積層する。続いて、積層した半導体ウエハ１１−１の裏面研削を行い、さらに半導体ウエハ１１−１を貫通して下層の半導体ウエハ１１に達するビア１４の形成を行う。その後、同様の工程を繰り返して、図１（ｅ）に示すように、所定枚数（ここでは３枚）の半導体ウエハ１１〜１１−２を積層する。

次に、所定枚数の半導体ウエハ１１〜１１−２が積層されたウエハ積層体（中間体）をダイシングし、図１（ｆ）に示すように個片化し積層型デバイスを得る。なお、ダイシングの前に最初の基盤である半導体ウエハ１３の他面側を研削し、その厚みを減少させるようにしてもよい。

その後、個片化された積層型デバイスに対してテストやパッケージングの工程を行い、積層型半導体装置が完成する。

さて、上述したような積層型半導体装置の製造に用いられる半導体ウエハ（例えば、Ｓｉウエハ）は、加工処理中、特に搬送中に、接触や衝突によって周辺部（外周縁部又はエッジ部）に欠けが発生するのを防止するため、その周辺部に、図２に示すように面取り部２１が形成されている。この面取り部２１の寸法は、ＳＥＭＩ（Semiconductor Equipment and Materials Institute）規格により標準化（SEMI Standard M1 Cy）されている。なお、図２には、３００ｍｍウエハについてのＳＥＭＩ規格による各部の寸法をも表した。

このような面取り部２１を有する２枚の半導体ウエハを積層する（貼り合わせる）と、図３（ａ）のようになる。

図３（ａ）は、同一の半導体ウエハ３１−１，３１−２を接着層３２を介して接着した状態の周辺部を示している。このような状態から、一方の半導体ウエハ３１−１の他面側を全面研削（裏面研削）して、その厚みを数十μｍ以下まで減少させたとする。するとその周辺部は、図３（ｂ）に示すようになる。即ち、裏面研削された半導体ウエハ３１−１の周辺部は、図３（ｂ）に示すように、ナイフエッジ状部３３となっている。このナイフエッジ部３３の存在は、その後の工程において欠けが発生する可能性を増大させる。

そこで、本発明の第１の実施の形態では、図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）に示すように、積層される半導体ウエハの裏面研削を行う前に、その周辺部を除去（研削）することにより、欠けが発生する可能性を低減させる。以下、詳述する。

図４（ａ）は、基盤となる半導体ウエハ４１の一面上に、別の半導体ウエハ４２を接着層４３により貼り合わせた状態を示す部分断面図である。半導体ウエハ４１及び４２は各々一面側及び他面側にそれぞれ面取り部４４〜４７を有している。

図４（ａ）に示しように、半導体ウエハ４１上に別の半導体ウエハ４２を積層した状態で、半導体ウエハ４２の他面側（図の上側）を研削（裏面研削）したとき、半導体ウエハ４２の周辺部がナイフエッジ状とならないように、裏面研削に先立って半導体ウエハ４２の周辺部（外周縁部）を除去する。

半導体ウエハ４２の周辺部の除去は、加工刃や砥石を用い、半導体ウエハ４２の他面側（図の上方）から半導体ウエハ４１の他面側（図の下方）に向かって、半導体ウエハ４２及び４１の周辺部を部分的に研削又は切削することで行うことができる。これにより、半導体ウエハ４２の面取り部４７，４６を除去し、さらに、半導体ウエハ４１の一面側の面取り部４４を除去することができる。面取り部４７，４６及び４４を除去した後の状態を図４（ｂ）に示す。

半導体ウエハ４１，４２が、それぞれ図２に示す寸法を有し、接着層４３の厚みが１０μｍの場合、面取り部４７，４６及び４４を完全に除去するには、径方向（図の左右方向）に関しては、外周端から３２０μｍ（＝面取り部の径方向寸法の最大値）以上研削する必要がある。また、半導体ウエハ４２の面取り部４７，４６のみならず、基盤である半導体ウエハ４１の一面側の面取り部４４をも完全に除去するには、厚み方向に関して、半導体ウエハ４２の他面側から１０５０μｍ（＝半導体ウエハ４２の厚み８００μｍ＋接着層４３の厚み１０μｍ＋面取り部４４の厚み方向寸法の最大値２４０μｍ）以上研削する必要がある。

半導体ウエハ４２の周辺部を除去した後、半導体ウエハ４２の他面側を全面研削すれば、図４（ｃ）に示すように、半導体ウエハ４１の周辺部形状はナイフエッジ状にはならない。

この後、半導体ウエハ４１，４２を含むウエハ積層体の上に、さらに別の半導体ウエハを積層した状態を図５（ａ）に示す。図示のように、裏面研削された半導体ウエハ４２の上に、さらに別の半導体ウエハ５１が接着層５２を介して積層すると、今度は、半導体ウエハ５１の面取り部５４，５５を除去するように、その半導体ウエハ５１の周辺部を除去する。この場合、加工時の位置決め誤差、積層誤差等を考慮して、図５（ａ）に破線で示すように研削量を前回の研削量よりも増やすことが望ましい。例えば、径方向の研削量を、外周端から３２０μｍ＋αとする。ここで、αは、径方向最大許容誤差（ウエハの張り合わせ誤差）であって、例えば、５０μｍ以上である。また、厚み方向の研削量は、半導体ウエハ４２の厚みを５０μｍ、接着層５２の厚みを１０μｍとして、半導体ウエハ５１の裏面から１１６０μｍ（＝半導体ウエハ５１の厚み８００μｍ＋接着層５２の厚み１０μｍ＋半導体ウエハ４２の厚み５０μｍ＋接着層４３の厚み１０μｍ＋半導体ウエハ４１の研削量２４０μｍ＋βとする。ここで、βは、厚み方向最大許容誤差（位置決め誤差）である。

図５（ｂ）に、半導体ウエハ５１の他面側を全面研削し、厚みを減少させた状態を示す。半導体ウエハ５１もまた、その周辺部形状はナイフエッジ状にはならない。

以上のようにして、本実施の形態では、半導体ウエハ４２，５１，・・・を積層する毎に、その積層された半導体ウエハ周辺部を裏面研削の前の除去（研削）し、ナイフエッジ部の形成を防止する。上記例では、半導体ウエハを２枚（半導体ウエハ４１と合わせて３枚）積層する場合について説明したが、３枚以上の半導体ウエハを積層してもよい。この場合、半導体ウエハを積層する毎にその周辺部を除去するようにする。

本実施の形態では、半導体ウエハの外周部の研削量は、以下の数１で表すことができる。

（数１）
径方向の研削量＝ｒ＋α（ｎ−１）
厚さ方向の研削量＝ｑ＋ｔ＋ａ×ｎ＋（ｕ＋β）（ｎ−１）
ここで、ｒ：面取り部の径方向寸法の最大値、ｎ：積層される半導体ウエハの数、ｑ：面取り部の厚さ方向寸法の最大値、α：ウエハの貼り合わせ誤差、β：位置決め誤差、ｔ：裏面研削前のウエハ厚、ｕ：裏面研削後のウエハ厚、ａ：接着層の厚さ、である。

最初に基盤として用いられた半導体ウエハ４１は、必要な枚数の半導体ウエハを積層した後、その他面側を全面研削することにより、図５（ｃ）に示すように、その厚みを減少させてもよい。半導体ウエハ４１の他面側を全面研削する場合、ウエハ積層体がその研削による機械的ストレスに耐えられる十分な厚み（一般的には３００μｍ以上）を持つように行う。例えば、半導体ウエハ４１上に半導体ウエハ４２、５１を（２枚）積層した場合、半導体ウエハ４１の厚みは２００μｍ程度必要である。半導体ウエハを５枚積層した場合は、半導体ウエハ４１の厚みを５０μｍ程度にすることができる。

次に、本発明の第２の実施の形態について図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）を参照して説明する。

上述した第１の実施の形態では、半導体ウエハを積層する毎に、径方向と厚さ方向の研削量をともに一定量ずつ増加させるようにした。これに対して、本実施の形態では、厚さ方向の研削量を一定にして、半導体ウエハを積層する毎に径方向の研削量を一定量ずつ増加させる。

詳述すると、まず、第１の実施の形態と同様に、２枚の半導体ウエハを積層する。即ち、図６（ａ）に示すように、基盤となる半導体ウエハ４１の上に、デバイスが形成された半導体ウエハ４２を接着層４３介して積層する。

次に、半導体ウエハ４２の面取り部４６，４７と基盤である半導体ウエハ４１の一面側の面取り部４４とを除去するために、半導体ウエハ４２の他面側から半導体ウエハ４１の他面側に向かって周辺部を研削する。研削により周辺部を除去した後のウエハ積層体を図６（ｂ）に示す。

次に、半導体ウエハ４２の他面側を全面研削し、図６（ｃ）に示すように、その厚みを減少させる。

次に、図７（ａ）に示すように、ウエハ積層体の上に、別の半導体ウエハ５１を接着層５２を介して積層する。ここまでは、第１の実施の形態と同じ工程である。

次に、同図に破線で示すように、径方向の研削量を一定量増加させるとともに、厚み方向研削量を、半導体ウエハ５１の厚みと接着層５２の厚みの和に等しい量（一定量）に設定して、半導体ウエハ５１の周辺部を研削する。その結果、図７（ｂ）に示すように、ウエハ積層体の外周部には段差７１が形成される。

この後、必要な枚数の半導体ウエハを１枚ずつ積層し、積層の度に、積層した半導体ウエハの周辺部を研削する。各半導体ウエハの周辺部の研削の際、厚さ方向の研削量は、積層した半導体ウエハの厚みとその積層に使用した接着層の厚みの和に等しい量とし、径方向の研削量は、半導体ウエハが積層される毎に一定量ずつ増加させる。この研削により、上は積層体の周辺部断面は階段状となる。

必要枚数の半導体ウエハを積層した後、最初の基盤となった半導体ウエハ４１の他面側を全面研削し、図７（ｃ）に示すように、その厚みを減少させる。その後、テスト及びパッケージングを行って積層型半導体装置が完成する。

本実施の形態によれば、周辺部を研削する際に、第１の実施の形態に比べて厚み方向の研削量が少なくなるので、第１の実施の形態に係る方法よりも、加工時間を短縮することができる。

次に、本発明の実施例について説明する。ここでは、一面側に能動素子が作り込まれた半導体ウエハを積層して三次元ＬＳＩを製造する例について説明する。

まず、積層される半導体ウエハを用意する。

図８（ａ）は、積層される半導体ウエハ８００の一例を示す部分断面図である。図示のように、半導体ウエハ８００は、シリコンウエハ８０１とその一面側（図の下側）に形成された絶縁膜８０２と金属配線層（多層配線層）８０３を含む。シリコンウエハ８０１の一面側には図示しない能動素子（図１のデバイス１２に相当）が作り込まれており、金属配線層８０３は、これら能動素子に接続されている。

図８（ｂ）は、図８（ａ）に示すシリコンウエハ８０１の（一面側から見た）部分平面図である。金属配線層８０３の最上層は、絶縁層８０２の表面上に形成され、外部に露出している。外部に露出した金属配線層８０３の最上層は、複数（ここでは３個）の接続用電極８０４を形成する。これら接続用電極８０４には、後述する貫通電極（ビア）に対応する位置に開口８０５が形成されている。なお、図８（ｂ）におけるＡ−Ａ線断面が、図８（ａ）に対応している。

次に、図８（ｃ）に示すように、半導体ウエハ８００を、基盤となる別の半導体ウエハ（基盤ウエハ）８１０の上に積層し、ウエハ積層体とする。基盤ウエハ８１０上への半導体ウエハ８００の積層は、シリコンウエハ８０１の能動素子が形成された面を基盤ウエハ８１０の一面側に向けた状態で行われる。また、シリコンウエハ８０１と基盤ウエハ８１０との間には、接着層８１１が設けられる。これにより、半導体ウエハ８００と基盤ウエハ８１０とが貼り合わされる。

なお、基盤ウエハ８１０としては、半導体ウエハ８００に用いられたシリコンウエハ８０１と同じシリコンウエハを用いることができる。それらの厚みは、例えば、７７５μｍ（３００ｍｍウエハ）とすることができる。

また、接着層８１１としては、ＰＩ（Polyimide）やＢＣＢ（Benzocyclobutene）樹脂を用いることができる。この場合、これらの樹脂を一方のウエハ表面に塗布し、両ウエハを重ね合わせた後、加圧及び加熱することより両ウエハを接着することができる。あるいは、両ウエハの対向面に二酸化シリコン膜を形成して、接着層としてもよい。この場合、二酸化シリコン膜が形成されたウエハ表面を、真空中でアルゴンプラズマ処理し、互いに張り合わせて加圧及び加熱する等により両ウエハを接着することができる。

この後、半導体ウエハ８００の周辺部と基盤ウエハ８１０の周辺部の一部を研削し、各ウエハの面取り部を除去する。その後、半導体ウエハ８００（シリコンウエハ８０１）の他面側を全面研削し、図８（ｄ）に示すように、シリコンウエハ８０１の厚みを減少させる。シリコンウエハ８０１の厚みは、例えば、５０μｍとすることができる。

次に、図９（ａ）及び図９（ｂ）に示すように、シリコンウエハ８０１、絶縁膜８０２及び接着層８１１に貫通電極穴９０１を形成する。貫通電極穴９０１は、接続用電極８０４に形成された開口８０５を通じて、基盤ウエハ８１０の表面に達するよう形成される。貫通電極穴９０１の形成には、レジストとドライエッチングを利用することができる。

詳述すると、まず、シリコンウエハ８０１の露出面（図の上面）にレジストを塗布し、露光・現像を行って、レジストに貫通電極穴９０１に対応するパターンを形成する。パターンの開口部寸法（内径）は、図９（ｂ）から理解されるように、接続用電極８０４に形成された開口８０５の内径よりも大きく、接続用電極８０４の短辺長より小さいものとする。次に、パターン形成されたレジストをマスクとして、シリコンウエハ８０１、絶縁膜８０２及び接着層８１１を順番にエッチングする。

エッチングには、エッチングの対象が接続用電極８０４に対して大きな選択比を持つようにエッチングガスを選択する。例えば、シリコンウエハ８０１に対してはフッ素系のガスが使用できる。また、絶縁膜８０２が二酸化シリコンである場合にもフッ素系のガスが使用できる。接着層８１１が有機物である場合には、酸素ガスが使用できる。

次に、図９（ｃ）に示すように、貫通電極穴９０１の内表面を絶縁膜９０２で覆い、その後、スパッタエッチングによって、貫通電極穴９０１内に接続用電極８０４の一部を露出させる。絶縁膜９０２としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法で形成した二酸化シリコン膜を利用することができる。

次に、積層ウエハのシリコンウエハ８０１側の表面全面に、スパッタによりチタン（Ｔｉ）膜と銅（Ｃｕ）膜の積層膜（Ｔｉ／Ｃｕ膜）を形成する。続いて、形成したＴｉ／Ｃｕ膜を電気供給用のシード膜として用いたＣｕの電気めっきを行い、貫通電極穴９０１をＣｕで充填する。その後、積層ウエハの表面に析出した余分なＣｕをＣＭＰ（Chemical Mechanical Polishing）法等を用いて除去して、図９（ｄ）に示すように、貫通電極穴９０１内にＣｕからなる貫通電極９０３が形成された積層ウエハ（中間体）９１０を得る。

この後、得られた積層ウエハ９１０を新たな基盤として用い、その上に、上述した工程と同様の工程によって別の半導体ウエハを積層して新たな積層ウエハとする。別の半導体ウエハは、図８（ａ）及び図８（ｂ）に示す半導体ウエハ８００と同一構成であってもよいし、異なる構成であってもよい。ただし、所定位置に貫通電極（ビア）が形成されるものでなければならない。

図１０（ａ）は、積層ウエハ９１０の上に別の半導体ウエハ１０００を積層し、裏面研削を行ってその厚みを減少させた状態を示している。図では分からないが、半導体ウエハ１０００は、積層後に面取り部を除去するために周辺部が除去されている。

その後、半導体ウエハ１０００に貫通電極穴を形成し、上述した工程と同様の工程により、貫通電極穴内に貫通電極を形成する。図１０（ｂ）にその状態を示す。図１０（ｂ）から理解されるように、半導体ウエハ１０００に形成される貫通電極１００１は、ウエハ積層体９１０に形成された貫通電極９０３と連続するように形成される。

次に、半導体ウエハ１０００の他面側（研削面）にバックグラインドフィルムを貼り、最初の基盤である半導体ウエハ８１０の他面側を研削する。この研削は、ウエハ積層体の全体の厚みが所定値を下回らないように行う。所定値は、ウエハ積層体が研削時の機械的ストレスに耐えることができ、かつ後工程において破壊に至ることのない値、例えば、３００μｍとする。

次に、バックグラインドフィルムを剥がし、図１０（ｃ）に示すように、ウエハ積層体の最上層の半導体ウエハの他面側にＣＶＤやスパッタにより絶縁膜１００２を形成する。また、絶縁膜１００２の上に、さらにシード膜としてＴｉ層及びＣｕ層をスパッタで形成する。

次に、シード膜上にレジストを塗布し、ホトリソグラフィによりレジストの貫通電極に対応する位置に開口部を形成する。そして、電気めっきにより、レジストに形成した開口部をＳｎ−３％Ａｇで埋め込む。

この後、レジストを除去し、さらにＣｕ層及びＴｉ層をウエットエッチングにより除去する。それから、Ｓｎ−３％Ａｇの融点以上の温度でリフローすることにより、Ｓｎ-Ａｇ合金を溶融させ、その表面張力により球状のはんだバンプ１００３を形成する。

この後、ウエハ積層体をダイシングして個別の半導体デバイスを得る。

なお、上記説明では、最初の基盤を含め３枚のウエハを積層する場合について説明したが、同様の工程を繰り返すことにより更に多数枚のウエハを積層することが可能である。

以上、本発明についていくつかの実施の形態及び実施例に即して説明したが、本発明は上記実施の形態及び実施例に限定されるものではなく、本発明の主旨から逸脱することなく種々の変形・変更が可能である。

１１，１１−１，１１−２ 半導体ウエハ
１２ デバイス
１３ 半導体ウエハ
１４ ビア
２１ 面取り部
３１−１，３１−２ 半導体ウエハ
３２ 接着層
３３ ナイフエッジ状部
４１ 半導体ウエハ
４２ 半導体ウエハ
４３ 接着層
４４，４５，４６，４７ 面取り部
５１ 半導体ウエハ
５２ 接着層
５４，５５ 面取り部
７１ 段差
８００ 半導体ウエハ
８０１ シリコンウエハ
８０２ 絶縁膜
８０３ 金属配線層
８０４ 接続用電極
８０５ 開口
８１０ 半導体ウエハ
８１１ 接着層
９０１ 貫通電極穴
９０２ 絶縁膜
９０３ 貫通電極
９１０ ウエハ積層体
１０００ 半導体ウエハ
１００１ 貫通電極
１００２ 絶縁膜
１００３ はんだバンプ

Claims (8)

1. 基盤の一面上に半導体ウエハを積層し、
   前記半導体ウエハの周辺部に形成されている面取り部を除去するように前記周辺部を除去し、
   その後、前記半導体ウエハの厚みを減少させて、前記基盤と前記半導体ウエハを含む中間体を得る、
   ことを特徴とする半導体装置の製造方法。
2. 前記中間体を新たな基盤として用い、半導体ウエハの積層、周辺部の除去、及び厚み減少の各工程を繰り返すことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記周辺部の除去工程は、前記基盤の一部をも除去するように行うことを特徴とする請求項１又は２に記載された半導体装置の製造方法。
4. 前記基盤の一面側に形成されている面取り部を除去するように、前記基盤の一部を除去することを特徴とする請求項３に記載された半導体装置の製造方法。
5. 前記周辺部の除去工程は、前記基盤の一面側の直径よりも前記半導体ウエハの直径が小さくなるように行われることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
6. 前記半導体ウエハは、配列形成された複数のデバイスを有しており、
   前記半導体ウエハの厚みを減少させた後、前記半導体ウエハを貫通するとともに前記複数のデバイスにそれぞれ接続される複数の貫通電極をさらに形成する、ことを特徴とする請求項１乃至５のいずれか一項に記載された半導体装置の製造方法。
7. 前記中間体を得た後に、さらに前記基盤の厚みを減少させる、ことを特徴とする請求項１乃至６のいずれか一項に記載された半導体装置の製造方法。
8. 前記周辺部の除去工程は、前記半導体ウエハの一面側が前記基盤に向かうとき、その他面側から前記基盤の他面側に向かって研削又は切削することにより行われることを特徴とする請求項１乃至７のいずれか一項に記載された半導体装置の製造方法。

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