WO2011052104A1 - 半導体装置及びその製造方法 - Google Patents

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WO2011052104A1
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wafer
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wiring layer
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堂前伸一
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Definitions

  • the present invention relates to a semiconductor device in which a side surface of a substrate is a substantially flat cut surface and a manufacturing method thereof.
  • the thickness of the conventional semiconductor device was about 200 to 250 ⁇ m, but recently, a semiconductor device with a thickness of about 50 ⁇ m has been manufactured, and further reduction in thickness has been promoted. .
  • a plurality of semiconductor devices are collectively formed on the surface (circuit formation surface) of a silicon wafer.
  • a wafer having a plurality of semiconductor devices formed on a circuit forming surface is first subjected to a back grinding process.
  • the thickness of the wafer is reduced by polishing the opposite surface (back surface) of the circuit formation surface formed on the wafer.
  • the wafer is subjected to a mechanical dicing process and separated into semiconductor devices having a predetermined shape.
  • the mechanical dicing process the wafer is cut along a scribe line by a dicing saw and separated into individual semiconductor devices.
  • a half-cut process is performed by etching from the wafer surface side where a plurality of semiconductor devices are formed to the middle of the wafer thickness, and then the wafer surface side After the tape material is affixed to the wafer, the technology includes a step of mechanically polishing the back side of the wafer, and then a separation step of further thinning the wafer by etching or chemical mechanical polishing and separating it into individual semiconductor devices.
  • Patent Document 1 Has been proposed (see, for example, Patent Document 1).
  • a wafer 2 having a plurality of semiconductor devices 12 (see FIG. 11F) formed on the surface 2a is prepared.
  • a resist layer 8 having an opening at a position where each semiconductor device is individually separated (hereinafter, this separation position is referred to as a scribe line) is formed.
  • a scribe line is formed on the surface 2a of the wafer 2.
  • half-cut 3 is formed by performing etching on the scribe line exposed on the wafer 2. Subsequently, the resist layer 8 is removed by ashing.
  • the wafer 2 is turned upside down, and the back grind tape 4 is applied to the entire front surface 2a side of the wafer 2 and the entire back surface 2b side of the wafer 2 is exposed.
  • a mechanical polishing process is performed on the back surface 2 b of the wafer 2.
  • the initial thickness of the wafer 2 is usually about 750 ⁇ m, but by polishing the back surface 2b side of the wafer 2 (hereinafter, this mechanical polishing process is referred to as back grinding)
  • the thickness is reduced to about 150 ⁇ m.
  • the back grind tape 4 protects the circuit forming surface.
  • the thickness of the wafer 2 is not polished to the final thickness (desired thickness) of the semiconductor device, and the back grinding is performed with a thickness (h) larger by 10 to 50 ⁇ m, for example, than the desired thickness. stop.
  • the semiconductor devices are connected by the remaining portion 5 of the wafer 2.
  • the wafer 2, that is, each semiconductor device is etched to a desired thickness.
  • the remaining portion 5 is removed, and the wafer 2 is separated into individual semiconductor devices 12 as shown in FIG.
  • the semiconductor devices can be individually separated with less damage than mechanical dicing.
  • an overlay pattern, a dimension management pattern, an electrical characteristic measurement pattern, etc. in the scribe line (hereinafter, each of the above-described each formed in the scribe line).
  • the pattern is referred to as a scribe accessory) cannot be completely removed. Therefore, in reality, the depth of each half cut varies, and as a result, the wafer cannot be cut smoothly even after the back surface etching shown in FIG. Micro cracks or micro chipping or the like occurs in the part.
  • the back surface polishing and the back surface etching are performed in a state where the inside of the half cut is hollow, so that the local area on the wafer is exposed immediately before the half cut portion is exposed. Cracks occur because of stress.
  • the present invention not only avoids cracks, chipping and excessive stress caused by mechanical dicing, but also generates minute cracks that may also occur in the prior art that forms a half cut from the wafer surface side to the scribe line.
  • Another object of the present invention is to provide a semiconductor device and a manufacturing method thereof that can avoid even minute chipping and minute stress.
  • a method for manufacturing a first semiconductor device includes a step (a) of preparing a wafer on which a plurality of first semiconductor devices having at least one semiconductor element are mounted, A step (b) of forming a first groove in a scribe line region that separates adjacent first semiconductor devices in a wafer; and filling the first groove with a material different from the constituent material of the wafer.
  • a filling portion (c) Forming a filling portion (c), forming a wiring layer on the wafer including the filling portion (d), and attaching a holding member to the wafer so as to cover the wiring layer ( e), a step (f) of polishing the back side of the wafer to which the holding member is not attached, exposing the end of the filling portion, and the back side of the wafer after the step (f) Remove the filling part from A step (g) of exposing a part of the wiring layer in the first groove, and a second groove that penetrates the wiring layer and is connected to the first groove after the step (g).
  • the step (b) includes a step of forming at least one through-via forming hole in a region of the wafer where the first semiconductor device is formed.
  • the step (c) includes a step of filling the material into the through via forming hole to form a through via
  • the step (f) includes a step of exposing an end of the through via. May be included.
  • a step (l) for removing the protective film may be further provided between the step (h) and the step (i).
  • the method for manufacturing a second semiconductor device includes a step (a) of preparing a wafer on which a plurality of first semiconductor devices having at least one semiconductor element are mounted, and a step of forming a wiring layer on the wafer. (B), a step (c) of attaching a holding member to the wafer so as to cover the wiring layer, and a step of polishing the back side of the wafer to which the holding member is not attached to thin the wafer ( d) and after the step (d), a first groove reaching the wiring layer from the back side of the wafer is formed in a scribe line region separating the adjacent first semiconductor devices in the wafer.
  • At least one through via forming hole reaching the wiring layer from the back surface side of the wafer is formed in a region of the wafer where the first semiconductor device is formed.
  • the holding member is peeled off to separate each of the plurality of first semiconductor devices into individual pieces.
  • the back side of the wafer is polished between the step (f) and the step (g), and the filling portion and the through via are respectively polished.
  • a step (m) for removing the protective film may be further provided between the step (h) and the step (i).
  • the first groove extends in the length direction of the scribe line region at each of both ends in the width direction of the scribe line region. It may be formed.
  • the height difference of the unevenness on the side wall surface of the first groove may be 0.05 ⁇ m or less.
  • the material may be a conductive material containing Cu.
  • the filling portion sequentially forms a silicon oxide film and a barrier film on a wall surface of the first groove, and then the material is transferred to the first groove. It may be formed by filling.
  • the semiconductor device includes a substrate on which at least one semiconductor element is formed, and a wiring layer formed on the substrate, and the height difference of the unevenness on the side surface of the substrate is 0.05 ⁇ m or less.
  • the semiconductor device according to the present invention may further include a through via penetrating the substrate.
  • the end portion of the through via may be exposed on the back side of the substrate where the wiring layer is not formed, and another semiconductor device may be connected to the end portion of the through via.
  • the present invention not only can cracks, chipping, and excessive stress caused by mechanical dicing be generated in a semiconductor device, but also micro cracks, minute chipping, and minute stress can be avoided in a semiconductor device. it can. Therefore, a highly reliable semiconductor device can be provided with a high yield.
  • FIGS. 1A to 1D are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the first embodiment.
  • 2A to 2D are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the first embodiment.
  • FIGS. 3A to 3D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a first modification of the first embodiment.
  • 4A to 4D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a first modification of the first embodiment.
  • FIGS. 5A to 5D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second modification of the first embodiment.
  • FIGS. 6A to 6D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a second modification of the first embodiment.
  • FIGS. 7A to 7C are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to a second modification of the first embodiment.
  • 8A to 8D are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the second embodiment.
  • FIGS. 9A to 9C are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the second embodiment.
  • FIGS. 10A to 10C are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the second embodiment.
  • 11A to 11F are cross-sectional views showing respective steps of a conventional method for manufacturing a semiconductor device.
  • FIGS. 1A to 1D and FIGS. 2A to 2D are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the first embodiment.
  • a wafer 100 made of, for example, silicon, on which a plurality of semiconductor devices in which a plurality of semiconductor elements (not shown) are integrated on the surface is mounted is prepared.
  • first grooves 102 having a width of 5 ⁇ m and a depth of 50 ⁇ m, for example, are formed at both ends in the width direction of each scribe line region 101 on the surface 100a side of the wafer 100 by using a dry etching technique.
  • the first groove 102 extends in the length direction of the scribe line region 101.
  • the height difference of the unevenness on the side wall surface of the first groove 102 is 0.05 ⁇ m or less.
  • the filling portion 103 is formed by embedding Cu in the first groove 102, for example.
  • the width of the first groove 102 can be arbitrarily set within the range of 60 ⁇ m to 80 ⁇ m, for example, which is the width of the scribe line 101. However, when the width of the first groove 102 is increased, Cu embedding is performed. Since time becomes long, it is appropriate to reduce the width of the first groove 102 from the viewpoint of cost.
  • an insulating film (hereinafter referred to as a multilayer wiring layer) 104 having a multilayer wiring 105 is formed on the surface 100 a of the wafer 100 including the filling portion 103.
  • the wiring 105 is laminated in a wall shape so as to be connected to the filling portion 103.
  • Such a structure includes a step of forming a groove in a portion located on the filling portion 103 simultaneously with the formation of a via hole connecting the lower wiring layer and the upper wiring layer, and embedding a wiring material in the groove and the via hole. It can be formed by repeating each wiring layer.
  • the part located on the filling part 103 in the multilayer wiring layer 104 may be an insulating film.
  • a carrier (holding member) 106 made of, for example, single crystal silicon having a thickness of about 750 ⁇ m is formed over the entire surface 100 a side of the wafer 100 so as to cover the multilayer wiring layer 104. Affix.
  • the back surface 100b side of the wafer 100 is polished until the filling portion 103 is exposed.
  • the wafer 100 having an initial thickness of about 750 ⁇ m is polished until the thickness reaches about 50 ⁇ m, and the tip of the filling portion 103 is protruded by about 0.05 ⁇ m from the back surface 100 b of the polished wafer 100.
  • the filling portion 103 is removed from the back surface 100b side of the wafer 100 by wet etching. As a result, a part of the multilayer wiring layer 104 is exposed in the first groove 102.
  • wet etching is performed on the multilayer wiring layer 104 exposed in the first groove 102 from the back surface 100 b side of the wafer 100, thereby penetrating the multilayer wiring layer 104.
  • a second groove 107 connected to the first groove 102 is formed.
  • the individual semiconductor device 110 in which the multilayer wiring layer 104 is provided on the substrate 108 obtained by dividing the wafer 100 is separated. Can be obtained.
  • the semiconductor device 110 can be separated and obtained with lower damage than when mechanical dicing is used. As a result, cracks, chipping and excessive stress due to mechanical dicing can be avoided.
  • the wafer 100 can be cut by lithography and dry etching. Further, by etching only both end portions in the width direction of the scribe line region 101, non-uniform etching due to the influence of the scribe accessory formed in the scribe line region 101 can be avoided. The height difference of the unevenness on the side surface can be suppressed to 0.05 ⁇ m or less.
  • the scribe accessory serves as a mask at the time of half cut formation and the etching becomes uneven or the etching residue is generated. As a result, the height difference of the unevenness on the side surface of the chip cannot be suppressed to 0.05 ⁇ m or less.
  • the back surface of the wafer 100 is polished with Cu embedded in the first groove 102 for cutting the wafer 100, local stress is applied to the wafer 100. There is no.
  • the height difference of the unevenness on the side surface of the semiconductor device 110 can be suppressed to 0.05 ⁇ m or less, and no local stress is applied when the wafer is cut. Even minute cracks, minute chipping, and minute stresses that may occur in examples can be avoided. Therefore, the highly reliable semiconductor device 110 can be provided with a high yield.
  • wet etching was used in the removal process of the filling portion 103 shown in FIG. 2B and the formation process of the second groove 107 shown in FIG. 2C of this embodiment. Etching may be used.
  • Cu which is a conductive material
  • the present invention is not limited to this, and a material different from the constituent material of the wafer 100 (silicon in the present embodiment), preferably Alternatively, a material having a high etching selection ratio with respect to silicon, for example, an alloy material containing Cu as a main component, another conductive material containing W or Al, an insulating material such as polyimide, or the like may be used.
  • the carrier 106 made of single crystal silicon is used as the holding member for the wafer 100, but it goes without saying that the holding member for the wafer 100 is not limited to this.
  • FIGS. 4 (a) to 4 (d) are cross-sectional views showing the respective steps of the semiconductor device manufacturing method according to the present modification.
  • a wafer 100 made of, for example, silicon, on which a plurality of semiconductor devices having a plurality of semiconductor elements (not shown) integrated and formed on the surface is prepared.
  • a through via forming hole 111 having a diameter of, for example, 5 ⁇ m and a depth of 50 ⁇ m is formed in the region where the above-described semiconductor device is formed on the surface 100a side of the wafer 100 by using a dry etching method.
  • first grooves 102 having a width of, for example, 5 ⁇ m and a depth of 50 ⁇ m are formed at both ends in the width direction of each scribe line region 101 on the surface 100a side of the wafer 100 by using a dry etching method.
  • the first groove 102 extends in the length direction of the scribe line region 101.
  • the height difference of the unevenness on the side wall surface of the first groove 102 is 0.05 ⁇ m or less.
  • the through via 112 and the filling portion 103 are formed by embedding, for example, Cu in the through via forming hole 111 and the first groove 102.
  • the through via 112 and the wafer 100 that is, the substrate
  • the through via forming hole 111 and the first groove 102 For example, a silicon oxide film having a thickness of 0.1 ⁇ m and a tantalum nitride film having a thickness of 0.05 ⁇ m are sequentially formed, and then Cu is embedded in the through-via forming hole 111 and the first groove 102.
  • the tantalum nitride film is formed as a barrier film for preventing diffusion of Cu into the silicon oxide film, but it goes without saying that the barrier film material is not limited to the tantalum nitride film.
  • the width of the first groove 102 can be arbitrarily set within the range of 60 ⁇ m to 80 ⁇ m, for example, which is the width of the scribe line 101. However, when the width of the first groove 102 is increased, Cu is embedded. Since time becomes long, it is appropriate to reduce the width of the first groove 102 from the viewpoint of cost.
  • an insulating film having a multilayered wiring 105 (hereinafter referred to as a multilayer wiring layer) on the surface 100a of the wafer 100 including the through via 112 and the filling portion 103. 104 is formed.
  • the wiring 105 is laminated in a wall shape so as to be connected to the filling portion 103.
  • Such a structure includes a step of forming a groove in a portion located on the filling portion 103 simultaneously with the formation of a via hole connecting the lower wiring layer and the upper wiring layer, and embedding a wiring material in the groove and the via hole. It can be formed by repeating each wiring layer.
  • the part located on the filling part 103 in the multilayer wiring layer 104 may be an insulating film.
  • a carrier (holding member) 106 made of, for example, single crystal silicon having a thickness of about 750 ⁇ m is formed over the entire surface 100 a side of the wafer 100 so as to cover the multilayer wiring layer 104. Affix.
  • the back surface 100b side of the wafer 100 is polished until the through via 112 and the filling portion 103 are exposed.
  • the wafer 100 having an initial thickness of about 750 ⁇ m is polished to a thickness of about 50 ⁇ m, and the leading end portions of the through via 112 and the filling portion 103 are about 0.05 ⁇ m from the back surface 100 b of the polished wafer 100. Let it stick out.
  • a filling portion is formed from the back surface 100 b side of the wafer 100 using the resist film 121 as a mask. 103 is removed by wet etching. As a result, a part of the multilayer wiring layer 104 is exposed in the first groove 102.
  • wet etching is performed on the multilayer wiring layer 104 exposed in the first groove 102 from the back surface 100b side of the wafer 100 using the resist film 121 as a mask. Then, a second groove 107 that penetrates the multilayer wiring layer 104 and is connected to the first groove 102 is formed. As a result, although the semiconductor devices including the multilayer wiring layer 104 are connected via the carrier 106, the semiconductor devices are substantially separated from each other.
  • the resist film 121 and the carrier 106 are peeled and removed, whereby the wafer 100 is divided and the multilayer wiring layer 104 is provided on the substrate 108 having the through vias 112.
  • the individual semiconductor devices 110 can be obtained separately.
  • the semiconductor device 110 can be separated and obtained with lower damage than in the case of using mechanical dicing. As a result, cracks, chipping and excessive stress due to mechanical dicing can be avoided.
  • the wafer 100 can be cut by lithography and dry etching. Further, by etching only both end portions in the width direction of the scribe line region 101, non-uniform etching due to the influence of the scribe accessory formed in the scribe line region 101 can be avoided. The height difference of the unevenness on the side surface can be suppressed to 0.05 ⁇ m or less.
  • the scribe accessory serves as a mask at the time of half cut formation and the etching becomes uneven or the etching residue is generated. As a result, the height difference of the unevenness on the side surface of the chip cannot be suppressed to 0.05 ⁇ m or less.
  • the back surface of the wafer 100 is polished in a state where, for example, Cu is embedded in the first groove 102 for cutting the wafer 100, so that local stress is applied to the wafer 100. There is no.
  • the height difference of the unevenness on the side surface of the semiconductor device 110 can be suppressed to 0.05 ⁇ m or less, and no local stress is applied when the wafer is cut. Even minute cracks, minute chipping, and minute stresses that may occur in examples can be avoided. Therefore, the highly reliable semiconductor device 110 can be provided with a high yield.
  • the side surface of the semiconductor device 110 that is, the side surface of the substrate 108 is covered with the silicon oxide film formed when the through via 112 is formed, so that micro cracks, micro chipping, and micro stress are generated. Since generation
  • wet etching is used in the removal process of the filling portion 103 shown in FIG. 4B and the formation process of the second groove 107 shown in FIG. 4C. Etching may be used.
  • Cu which is a conductive material
  • the material is not limited to this, and the constituent material of the wafer 100 (silicon in this modification).
  • the carrier 106 made of single crystal silicon is used as the holding member for the wafer 100, but it goes without saying that the holding member for the wafer 100 is not limited to this.
  • FIGS. 5A to 5D, FIGS. 6A to 6D, and FIGS. 7A to 7C are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the present modification. .
  • first semiconductor devices each having a plurality of semiconductor elements (not shown) integrated on the surface are mounted.
  • a wafer 100 is prepared.
  • a through-via forming hole 111 having a diameter of 5 ⁇ m and a depth of 50 ⁇ m, for example, is formed in the region where the above-described first semiconductor device is formed on the surface 100a side of the wafer 100 using a dry etching technique.
  • first grooves 102 having a width of, for example, 5 ⁇ m and a depth of 50 ⁇ m are formed at both ends in the width direction of each scribe line region 101 on the surface 100a side of the wafer 100 by using a dry etching method.
  • the first groove 102 extends in the length direction of the scribe line region 101.
  • the height difference of the unevenness on the side wall surface of the first groove 102 is 0.05 ⁇ m or less.
  • the through via 112 and the filling portion 103 are formed by embedding Cu in the through via forming hole 111 and the first groove 102, for example.
  • the through via 112 and the wafer 100 that is, the substrate
  • the through via forming hole 111 and the first groove 102 For example, a silicon oxide film having a thickness of 0.1 ⁇ m and a tantalum nitride film having a thickness of 0.05 ⁇ m are sequentially formed, and then Cu is embedded in the through-via forming hole 111 and the first groove 102.
  • the tantalum nitride film is formed as a barrier film for preventing diffusion of Cu into the silicon oxide film, but it goes without saying that the barrier film material is not limited to the tantalum nitride film.
  • the width of the first groove 102 can be arbitrarily set within the range of 60 ⁇ m to 80 ⁇ m, for example, which is the width of the scribe line 101. However, when the width of the first groove 102 is increased, Cu is embedded. Since time becomes long, it is appropriate to reduce the width of the first groove 102 from the viewpoint of cost.
  • an insulating film having a multilayer wiring 105 (hereinafter referred to as a multilayer wiring layer) on the surface 100 a of the wafer 100 including the through via 112 and the filling portion 103. 104 is formed.
  • the wiring 105 is laminated in a wall shape so as to be connected to the filling portion 103.
  • Such a structure includes a step of forming a groove in a portion located on the filling portion 103 simultaneously with the formation of a via hole connecting the lower wiring layer and the upper wiring layer, and embedding a wiring material in the groove and the via hole. It can be formed by repeating each wiring layer.
  • the part located on the filling part 103 in the multilayer wiring layer 104 may be an insulating film.
  • a carrier (holding member) 106 made of, for example, single crystal silicon having a thickness of about 750 ⁇ m is formed on the entire surface 100a side of the wafer 100 so as to cover the multilayer wiring layer 104. Affix.
  • the back surface 100b side of the wafer 100 is polished until the through via 112 and the filling portion 103 are exposed.
  • the wafer 100 having an initial thickness of about 750 ⁇ m is polished to a thickness of about 50 ⁇ m, and the leading end portions of the through via 112 and the filling portion 103 are about 0.05 ⁇ m from the back surface 100 b of the polished wafer 100. Let it stick out.
  • the second semiconductor device 150 is bonded to the end portion of the through via 112 exposed on the back surface 100b side of the wafer 100 (that is, the first semiconductor device). Thereby, the first semiconductor device and the second semiconductor device 150 are electrically connected via the through via 112.
  • the entire periphery of the second semiconductor device 150 including the connection portion between the through via 112 and the second semiconductor device 150 is covered with a protective film 151 made of, for example, a resist.
  • the filling portion 103 is removed from the back surface 100b side of the wafer 100 by wet etching. As a result, a part of the multilayer wiring layer 104 is exposed in the first groove 102.
  • the through via 112 is masked by the protective film 151 when the filling portion 103 is etched.
  • wet etching is performed on the multilayer wiring layer 104 exposed in the first groove 102 from the back surface 100 b side of the wafer 100 to penetrate the multilayer wiring layer 104.
  • a second groove 107 connected to the first groove 102 is formed.
  • the protective film 151 covering and protecting the second semiconductor device 150 is removed by, for example, ashing.
  • the carrier 106 is peeled and removed, whereby the multilayer wiring layer 104 is provided on the substrate 108 obtained by dividing the wafer 100 and the through via 112 penetrating the substrate 108 is formed.
  • the individual first semiconductor device 110 electrically connected to the second semiconductor device 150 can be obtained separately.
  • the first semiconductor device 110 can be separated and obtained with lower damage than when mechanical dicing is used. As a result, cracks, chipping and excessive stress due to mechanical dicing can be avoided.
  • the wafer 100 can be cut by lithography and dry etching. Further, by etching only both end portions in the width direction of the scribe line region 101, non-uniform etching due to the influence of the scribe accessory formed in the scribe line region 101 can be avoided, so that the side surface of the first semiconductor device 110, that is, The height difference of the unevenness on the side surface of the substrate 108 can be suppressed to 0.05 ⁇ m or less.
  • the scribe accessory serves as a mask at the time of half cut formation and the etching becomes uneven or the etching residue is generated. As a result, the height difference of the unevenness on the side surface of the chip cannot be suppressed to 0.05 ⁇ m or less.
  • the back surface of the wafer 100 is polished in a state where, for example, Cu is embedded in the first groove 102 for cutting the wafer 100, so that local stress is applied to the wafer 100. There is no.
  • the height difference of the unevenness on the side surface of the first semiconductor device 110 can be suppressed to 0.05 ⁇ m or less, and no local stress is applied when the wafer is cut. Micro cracks, micro chipping, and micro stress that may occur in the above-described conventional example can be avoided. Therefore, the first semiconductor device 110 with high reliability can be provided with a high yield.
  • the side surface of the first semiconductor device 110 that is, the side surface of the substrate 108 is covered with the silicon oxide film formed when the through via 112 is formed. Since the generation of stress is further suppressed, the reliability can be further improved.
  • the following effects can be obtained. That is, when bonding semiconductor devices, generally, the bonding portion is likely to be weakened. On the other hand, when the manufacturing method according to the present modification is used, no mechanical pressure is applied when the first semiconductor device 110 is separated, so that the bonding between the first semiconductor device 110 and the second semiconductor device 150 is performed. It can suppress that a part weakens.
  • wet etching is used in the removal process of the filling portion 103 shown in FIG. 6D and the formation process of the second groove 107 shown in FIG. 7A.
  • dry etching is used. Etching may be used.
  • Cu which is a conductive material
  • the material is not limited to this, and the constituent material of the wafer 100 (silicon in this modification).
  • the carrier 106 made of single crystal silicon is used as the holding member for the wafer 100, but it goes without saying that the holding member for the wafer 100 is not limited to this.
  • a resist is used as the protective film 151 of the second semiconductor device 150.
  • a filling polymer (after-filling) between stacked chips may be used.
  • the protective film 151 photosensitive polyimide that can be patterned by lithography may be used instead of the resist. In this case, it can be used as a chip protection polymer (overcoat) without removing the protective film 151 made of polyimide.
  • FIGS. 8A to 8D, FIGS. 9A to 9C, and FIGS. 10A to 10C are cross-sectional views showing respective steps of the semiconductor device manufacturing method according to the present embodiment. .
  • a semiconductor device in which a plurality of semiconductor elements (not shown) are formed on the surface and a multilayer wiring layer 204 and a surface protective film (not shown) are formed thereon.
  • a wafer 200 made of, for example, silicon, on which a plurality of (hereinafter referred to as first semiconductor devices) are mounted is prepared.
  • the multilayer wiring layer 204 is an insulating film including the wiring 105 having a multilayer structure.
  • a carrier (holding member) 206 made of, for example, single crystal silicon having a thickness of about 750 ⁇ m is pasted over the entire surface 200 a side of the wafer 200 so as to cover the multilayer wiring layer 204.
  • the back surface 200b side of the wafer 200 is polished until the initial thickness of about 750 ⁇ m becomes about 100 ⁇ m.
  • a through via forming hole having a diameter of, for example, 30 ⁇ m is formed in the region where the above-described first semiconductor device is formed on the back surface 200a side of the wafer 200 by using a dry etching technique. 211 is formed to reach the multilayer wiring layer 204.
  • the first groove 202 having a width of, for example, 5 ⁇ m is made to reach the multilayer wiring layer 204 at both ends in the width direction of each scribe line region 201 on the back surface 200b side of the wafer 200 by using a dry etching method.
  • the first groove 202 extends in the length direction of the scribe line region 201.
  • the height difference of the unevenness on the side wall surface of the first groove 202 is 0.05 ⁇ m or less.
  • wiring 205 is laminated in a wall shape in a portion of the multilayer wiring layer 204 located on the first groove 202.
  • a groove is formed in a portion located on the first groove 202 at the same time as the formation of the via hole that connects the lower wiring layer and the upper wiring layer, and the wiring material is embedded in the groove and the via hole. It can be formed by repeating the process in each wiring layer.
  • a portion of the multilayer wiring layer 204 located on the first groove 202 may be an insulating film.
  • the through via 212 and the filling portion 203 are formed by filling the through via forming hole 211 and the first groove 202 with Cu, for example.
  • the through via 212 and the wafer 200 that is, the substrate
  • the Cu on the inner wall surfaces of the through via forming hole 211 and the first groove 202.
  • a silicon oxide film having a thickness of 0.1 ⁇ m a portion of the silicon oxide film formed in the through-via forming hole 211 and the multilayer wiring layer 204 in the first groove 202 is removed. To do.
  • a tantalum nitride film having a thickness of, for example, 0.05 ⁇ m is formed on the inner wall surfaces of the through via formation hole 211 and the first groove 202 via the silicon oxide film, and then the through via formation is performed.
  • Cu is embedded in the hole 211 and the first groove 202.
  • the tantalum nitride film is formed as a barrier film for preventing diffusion of Cu into the silicon oxide film, but it goes without saying that the barrier film material is not limited to the tantalum nitride film.
  • the width of the first groove 202 can be arbitrarily set within the range of 60 ⁇ m to 80 ⁇ m, for example, which is the width of the scribe line 201. However, when the width of the first groove 202 is increased, Cu is embedded. Since the time becomes longer, it is appropriate to reduce the width of the first groove 202 from the viewpoint of cost.
  • the back surface 200b side of the wafer 200 is polished until the respective leading end portions of the through via 212 and the filling portion 203 protrude about 0.05 ⁇ m.
  • the second semiconductor device 250 is bonded to the end portion of the through via 212 exposed on the back surface 200b side of the wafer 200 (that is, the first semiconductor device). Thereby, the first semiconductor device and the second semiconductor device 250 are electrically connected via the through via 212.
  • the entire periphery of the second semiconductor device 250 including the connection portion between the through via 212 and the second semiconductor device 250 is covered with a protective film 251 made of, for example, a resist.
  • the filling portion 203 is removed from the back surface 200b side of the wafer 200 by wet etching. As a result, a part of the multilayer wiring layer 204 is exposed in the first groove 202.
  • the through via 212 is masked by the protective film 251 when the filling portion 203 is etched.
  • the protective film 251 that covers and protects the second semiconductor device 250 is removed by, for example, ashing.
  • the carrier 206 is peeled and removed, whereby the multilayer wiring layer 204 is provided on the substrate 208 formed by dividing the wafer 200 and the through via 212 penetrating the substrate 208 is formed.
  • the first semiconductor device 210 that is electrically connected to the second semiconductor device 250 can be obtained separately.
  • the first semiconductor device 210 can be separated and obtained with lower damage than in the case of using mechanical dicing. As a result, cracks, chipping and excessive stress due to mechanical dicing can be avoided.
  • the wafer 200 can be cut by lithography and dry etching. Further, by etching only both end portions in the width direction of the scribe line region 201, non-uniform etching due to the influence of the scribe accessory formed in the scribe line region 201 can be avoided, so that the side surface of the first semiconductor device 210, that is, The height difference of the unevenness on the side surface of the substrate 208 can be suppressed to 0.05 ⁇ m or less.
  • the scribe accessory serves as a mask at the time of half cut formation and the etching becomes uneven or the etching residue is generated. As a result, the height difference of the unevenness on the side surface of the chip cannot be suppressed to 0.05 ⁇ m or less.
  • the backside polishing of the wafer 200 is performed in a state where, for example, Cu is embedded in the first groove 202 for cutting the wafer 200, so that local stress is applied to the wafer 200. There is no.
  • the height difference of the unevenness on the side surface of the first semiconductor device 210 can be suppressed to 0.05 ⁇ m or less, and no local stress is applied when the wafer is cut. Micro cracks, micro chipping, and micro stress that may occur in the above-described conventional example can be avoided. Therefore, the first semiconductor device 210 having high reliability can be provided with a high yield.
  • the side surface of the first semiconductor device 210 that is, the side surface of the substrate 208 is covered with the silicon oxide film formed when the through via 212 is formed, there are minute cracks, minute chipping, and minute amounts. Since the generation of stress is further suppressed, the reliability can be further improved.
  • the bonding portion is likely to be weakened.
  • the manufacturing method according to the present embodiment when used, no mechanical pressure is applied when the first semiconductor device 210 is separated, so that the bonding between the first semiconductor device 210 and the second semiconductor device 250 is performed. It can suppress that a part weakens.
  • the through via forming hole 211 and the first groove 202 are formed after the formation of the multilayer wiring layer 204 and the surface protective film (not shown). For this reason, the process development cost can be greatly reduced because it can be implemented simply by adding the formation process of the through via forming hole 211 and the first groove 202 to the conventional semiconductor manufacturing process.
  • wet etching was used in the removal process of the filling portion 203 shown in FIG. 9C and the formation process of the second groove 207 shown in FIG. 10A of this embodiment. Etching may be used.
  • Cu which is a conductive material
  • the present invention is not limited to this, and the constituent material of the wafer 200 (silicon in this embodiment).
  • a conductive material different from the above preferably a conductive material having a high etching selectivity to silicon, for example, an alloy material containing Cu as a main component, or another conductive material containing W or Al, etc. may be used. .
  • the carrier 206 made of single crystal silicon is used as the holding member for the wafer 200, but it goes without saying that the holding member for the wafer 200 is not limited to this.
  • a resist is used as the protective film 251 of the second semiconductor device 250.
  • an interchip polymer (afterfilling) may be used.
  • the protective film 251 photosensitive polyimide that can be patterned by lithography may be used instead of the resist. In this case, it can be used as a chip protection polymer (overcoat) without removing the protective film 251 made of polyimide.
  • the manufacturing process may be completed in a state where the tip end portion of the through via 212 of the first semiconductor device 210 is exposed.
  • the semiconductor device and the manufacturing method thereof according to the present invention not only avoids cracks, chipping, and excessive stress caused by mechanical dicing, but also includes micro cracks, micro chipping, and micro stress. It can be prevented from occurring in the device, and is particularly useful as a semiconductor device in which the side surface of the substrate is a substantially flat cut surface and a manufacturing method thereof.

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Abstract

　ウエハ（１００）におけるスクライブライン領域（１０１）に第１の溝（１０２）を形成した後、第１の溝（１０２）に、ウエハ構成材料とは異なる材料を充填して充填部（１０３）を形成する。ウエハ（１００）上に形成した配線層（１０４）を覆うように保持部材（１０６）を貼付した後、ウエハ裏面側を研磨し、充填部（１０３）の端部を露出させる。その後、充填部（１０３）を除去した後、配線層（１０４）を貫通すると共に第１の溝（１０２）と接続する第２の溝（１０７）を形成する。保持部材（１０６）を剥離して個片の半導体装置（１１０）を得る。

Description

半導体装置及びその製造方法
　本発明は、基板側面がほぼ平坦な切断面である半導体装置及びその製造方法に関するものである。
　電子機器の小型化、薄型化が進むなかで、電子機器に使用される半導体装置に対してもより一層の薄型化が要求されていると共に、複数の半導体装置を積層して一つのパッケージに収容した積層型半導体装置の開発が進められている。具体的には、従来の半導体装置の厚さは２００～２５０μｍ程度であったが、最近では５０μｍ程度の厚さの半導体装置が作製されるようになっており、さらなる薄型化も進められている。
　一般に、半導体装置は、シリコンウエハの表面（回路形成面）上に複数個まとめて形成される。回路形成面に複数個の半導体装置が形成されたウエハは、まずバックグラインディング工程にかけられる。バックグラインディング工程では、ウエハに形成された回路形成面の反対面（裏面）を研磨することにより、ウエハの厚さを減少させる。ウエハの厚さが所定の厚さまで薄くなった後、ウエハはメカニカルダイシング工程にかけられ、所定形状の半導体装置に分離される。メカニカルダイシング工程では、ウエハはスクライブラインに沿ってダイシングソーにより切削されて、個々の半導体装置に分離される。
　しかしながら、メカニカルダイシング工程では、ウエハはその厚さ方向にダイシングソーによって削られるため、その切断面には約０．１μｍの高低差を持つ凹凸が発生する。この凹凸が起点となって、半導体装置の基板側部に微小なクラック又はチッピングが発生したり、半導体装置に対して過大な応力が発生したりする。
　この問題を解決するために、従来、複数個の半導体装置が形成されたウエハの表面側からウエハの厚さの途中までエッチングを行うことによってハーフカットを形成する工程と、その後、ウエハの表面側にテープ材を貼付した後、ウエハの裏面側を機械的に研磨する工程と、　その後、さらにエッチング又は化学的機械的研磨によりウエハを薄くして個々の半導体装置に分離する分離工程とを有する技術が提案されている（例えば特許文献１参照）。
　以下、従来の半導体装置の製造方法について、図１１（ａ）～（ｆ）を参照しながら説明する。
　まず、図１１（ａ）に示すように、その表面２ａに複数の半導体装置１２（図１１（ｆ）参照）が形成されたウエハ２を用意する。次に、図１１（ｂ）に示すように、ウエハ２の表面２ａ上に、各半導体装置を個々に分離する位置（以下、この分離位置をスクライブラインと称する）が開口されたレジスト層８を形成する。次に、図１１（ｃ）に示すように、ウエハ２上に露出するスクライブラインに対してエッチングを実施することにより、ハーフカット３を形成する。続いて、アッシングによりレジスト層８を除去する。
　次に、図１１（ｄ）に示すように、ウエハ２の上下を逆転し、ウエハ２の表面２ａ側の全体にバックグラインドテープ４を貼付すると共に、ウエハ２の裏面２ｂ側の全体を露出させる。次に、図１１（ｅ）に示すように、ウエハ２の裏面２ｂに対して機械的研磨処理工程を実施する。ウエハ２の初期厚さは通常７５０μｍ程度であるが、ウエハ２の裏面２ｂ側を研磨する（以下、この機械的研磨処理をバックグラインドと称する）ことにより、ウエハ２つまり各半導体装置は例えば２０～１５０μｍ程度の厚さまで薄型化される。このとき、バックグラインドテープ４は回路形成面を保護する。このバックグラインドでは、ウエハ２の厚さを半導体装置の最終の厚さ（所望の厚さ）までは研磨せず、所望の厚さよりも例えば１０～５０μｍだけ大きい厚さ（ｈ）でバックグラインドを止める。これにより、各半導体装置はウエハ２の残部５により繋がった状態となる。続いて、ウエハ２つまり各半導体装置を所望の厚さまでエッチングする。これにより、残部５が除去されて、図１１（ｆ）に示すように、ウエハ２は個々の半導体装置１２に分離される。
　以上のような処理工程を行うことにより、メカニカルダイシングに比べて低ダメージで半導体装置を個々に分離することができる。
特開２００３－１７９００５号公報
　しかしながら、ウエハの表面側からスクライブラインにハーフカットを形成する従来の手法では、スクライブライン内の重ね合わせパターン、寸法管理パターン又は電気特性測定パターン等（以下、スクライブライン内に形成された前述の各パターンをスクライブアクセサリと称する）を完全には除去できない。このため、現実には各ハーフカットの深さがばらついてしまい、その結果、従来例の図１１（ｆ）に示す裏面エッチング後においてもウエハを滑らかに切断できないので、個々の半導体装置の基板側部に微小クラック又は微小チッピング等が発生する。
　さらに、ウエハの表面側からスクライブラインにハーフカットを形成する従来の手法では、ハーフカット内を中空にした状態で裏面研磨及び裏面エッチングを行うため、ハーフカット部が露出する直前において、ウエハに局所的ストレスがかかってしまうので、クラックが発生する。
　前記に鑑み、本発明は、メカニカルダイシングに起因するクラック、チッピング及び過大な応力を回避できるだけではなく、ウエハの表面側からスクライブラインにハーフカットを形成する従来技術でも生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる半導体装置及びその製造方法を提供することを目的とする。
　前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に第１の溝を形成する工程（ｂ）と、前記第１の溝に、前記ウエハの構成材料とは異なる材料を充填して充填部を形成する工程（ｃ）と、前記充填部上を含む前記ウエハ上に配線層を形成する工程（ｄ）と、前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｅ）と、前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記充填部の端部を露出させる工程（ｆ）と、前記工程（ｆ）の後、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えている。
　本発明に係る第１の半導体装置の製造方法において、前記工程（ｂ）は、前記ウエハにおける前記第１の半導体装置が形成された領域に、少なくとも１つの貫通ビア形成用ホールを形成する工程を含み、前記工程（ｃ）は、前記貫通ビア形成用ホール内に前記材料を充填して貫通ビアを形成する工程を含み、前記工程（ｆ）は、前記貫通ビアの端部を露出させる工程を含んでいてもよい。この場合、前記工程（ｆ）と前記工程（ｇ）との間に、前記工程（ｆ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｊ）と、前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｋ）とをさらに備えていてもよい。また、前記工程（ｈ）と前記工程（ｉ）との間に、前記保護膜を除去する工程（ｌ）をさらに備えていてもよい。
　本発明に係る第２の半導体装置の製造方法は、少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、前記ウエハ上に配線層を形成する工程（ｂ）と、前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｃ）と、前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記ウエハを薄くする工程（ｄ）と、前記工程（ｄ）の後、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に、前記ウエハの前記裏面側から前記配線層に達する第１の溝を形成すると共に、前記ウエハにおける前記第１の半導体装置が形成された領域に、前記ウエハの前記裏面側から前記配線層に達する少なくとも１つの貫通ビア形成用ホールを形成する工程（ｅ）と、前記第１の溝及び貫通ビア形成用ホールにそれぞれ、前記ウエハの構成材料とは異なる材料を充填して充填部及び貫通ビアを形成する工程（ｆ）と、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えている。
　本発明に係る第２の半導体装置の製造方法において、前記工程（ｆ）と前記工程（ｇ）との間に、前記ウエハの前記裏面側を研磨し、前記充填部及び前記貫通ビアのそれぞれの端部をさらに露出させる工程（ｊ）と、前記工程（ｊ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｋ）と、前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｌ）とをさらに備えていてもよい。この場合、前記工程（ｈ）と前記工程（ｉ）との間に、前記保護膜を除去する工程（ｍ）をさらに備えていてもよい。
　本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の溝は、前記スクライブライン領域における幅方向の両端部にそれぞれ、前記スクライブライン領域の長さ方向に延伸するように形成されてもよい。
　本発明に係る第１又は第２の半導体装置の製造方法において、前記第１の溝の側壁面における凹凸の高低差は０．０５μｍ以下であってもよい。
　本発明に係る第１又は第２の半導体装置の製造方法において、前記材料は、Ｃｕを含む導電性材料であってもよい。
　本発明に係る第１又は第２の半導体装置の製造方法において、前記充填部は、前記第１の溝の壁面上に酸化シリコン膜及びバリア膜を順次形成した後に前記材料を前記第１の溝に充填することにより形成されてもよい。
　本発明に係る半導体装置は、少なくとも１つの半導体素子が形成された基板と、前記基板上に形成された配線層とを備え、前記基板の側面における凹凸の高低差は０．０５μｍ以下である。
　本発明に係る半導体装置において、前記基板を貫通する貫通ビアをさらに備えていてもよい。この場合、前記基板における前記配線層が形成されていない裏面側に前記貫通ビアの端部が露出しており、前記貫通ビアの前記端部に他の半導体装置が接続されていてもよい。
　本発明によると、メカニカルダイシングに起因するクラック、チッピング及び過大な応力が半導体装置に生じることを回避できるだけではなく、さらに微小なクラック、微小なチッピング及び微小な応力が半導体装置に生じることをも回避できる。従って、高信頼性を持つ半導体装置を高歩留まりで提供することができる。
図１（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）～（ｄ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）～（ｄ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）～（ｄ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）～（ｄ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図７（ａ）～（ｃ）は、第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）～（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）～（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１０（ａ）～（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１１（ａ）～（ｆ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１（ａ）～（ｄ）及び図２（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
　まず、図１（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
　次に、図１（ｂ）に示すように、第１の溝１０２に例えばＣｕを埋め込むことにより、充填部１０３を形成する。尚、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
　次に、図１（ｃ）に示すように、充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
　次に、図１（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
　次に、図２（ａ）に示すように、ウエハ１００の裏面１００ｂ側を充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、充填部１０３の先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
　次に、図２（ｂ）に示すように、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。
　次に、図２（ｃ）に示すように、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これによって、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
　最後に、図２（ｄ）に示すように、キャリア１０６を剥離除去することにより、ウエハ１００が分割されてなる基板１０８上に多層配線層１０４が設けられた個片の半導体装置１１０を分離して得ることができる。
　以上のように、本実施形態の製造方法によると、メカニカルダイシングを用いる場合と比べて、半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
　また、本実施形態の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
　また、本実施形態の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
　このように、本実施形態の製造方法においては、半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ半導体装置１１０を高歩留まりで提供することができる。
　尚、本実施形態の図２（ｂ）に示す充填部１０３の除去工程及び図２（ｃ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
　また、本実施形態において、第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本実施形態ではシリコン）とは異なる材料、好ましくは、シリコンに対するエッチング選択比が大きい材料、例えば、Ｃｕを主成分とする合金材料、Ｗ若しくはＡｌなどを含む他の導電性材料、又はポリイミドなどの絶縁性材料等を用いてもよい。
　また、本実施形態において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
　（第１の実施形態の第１変形例）
　以下、本発明の第１の実施形態の第１変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図３（ａ）～（ｄ）及び図４（ａ）～（ｄ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
　まず、図３（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における前述の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径５μｍ、深さ５０μｍの貫通ビア形成用ホール１１１を形成する。このとき、同時に、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
　次に、図３（ｂ）に示すように、貫通ビア形成用ホール１１１及び第１の溝１０２に例えばＣｕを埋め込みことにより、貫通ビア１１２及び充填部１０３を形成する。ここで、貫通ビア１１２とウエハ１００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール１１１及び第１の溝１０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜と厚さ０．０５μｍの窒化タンタル膜とを順次形成し、その後、貫通ビア形成用ホール１１１内及び第１の溝１０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
　次に、図３（ｃ）に示すように、貫通ビア１１２上及び充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
　次に、図３（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
　次に、図４（ａ）に示すように、ウエハ１００の裏面１００ｂ側を貫通ビア１１２及び充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、貫通ビア１１２及び充填部１０３のそれぞれの先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
　次に、図４（ｂ）に示すように、ウエハ１００の裏面１００ｂ上に貫通ビア１１２を覆うレジスト膜１２１を形成した後、当該レジスト膜１２１をマスクとして、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。
　次に、図４（ｃ）に示すように、レジスト膜１２１をマスクとして、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これにより、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
　最後に、図４（ｄ）に示すように、レジスト膜１２１及びキャリア１０６を剥離除去することにより、ウエハ１００が分割されてなり且つ貫通ビア１１２を有する基板１０８上に多層配線層１０４が設けられた個片の半導体装置１１０を分離して得ることができる。
　以上のように、本変形例の製造方法によると、メカニカルダイシングを用いる場合と比べて、半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
　また、本変形例の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
　また、本変形例の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
　このように、本変形例の製造方法においては、半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ半導体装置１１０を高歩留まりで提供することができる。
　さらに、本変形例によると、半導体装置１１０の側面つまり基板１０８の側面が、貫通ビア１１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
　尚、本変形例の図４（ｂ）に示す充填部１０３の除去工程及び図４（ｃ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
　また、本変形例において、貫通ビア形成用ホール１１１及び第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本変形例ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
　また、本変形例において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
　（第１の実施形態の第２変形例）
　以下、本発明の第１の実施形態の第２変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図５（ａ）～（ｄ）、図６（ａ）～（ｄ）及び図７（ａ）～（ｃ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。
　まず、図５（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成された半導体装置（以下、第１の半導体装置と称する）を複数搭載した、例えばシリコンよりなるウエハ１００を用意する。続いて、ウエハ１００の表面１００ａ側における前述の第１の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径５μｍ、深さ５０μｍの貫通ビア形成用ホール１１１を形成する。このとき、同時に、ウエハ１００の表面１００ａ側における各スクライブライン領域１０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍ、深さ５０μｍの第１の溝１０２を形成する。第１の溝１０２は、スクライブライン領域１０１の長さ方向に延伸している。ここで、第１の溝１０２の側壁面における凹凸の高低差は０．０５μｍ以下である。
　次に、図５（ｂ）に示すように、貫通ビア形成用ホール１１１及び第１の溝１０２に例えばＣｕを埋め込みことにより、貫通ビア１１２及び充填部１０３を形成する。ここで、貫通ビア１１２とウエハ１００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール１１１及び第１の溝１０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜と厚さ０．０５μｍの窒化タンタル膜とを順次形成し、その後、貫通ビア形成用ホール１１１内及び第１の溝１０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝１０２の幅はスクライブライン１０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝１０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝１０２の幅を小さくしておくことが適切である。
　次に、図５（ｃ）に示すように、貫通ビア１１２上及び充填部１０３上を含むウエハ１００の表面１００ａ上に、多層構造の配線１０５を有する絶縁膜（以下、多層配線層と称する）１０４を形成する。ここで、充填部１０３上に位置する部分の多層配線層１０４中には、充填部１０３と接続するように配線１０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に充填部１０３上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層１０４における充填部１０３上に位置する部分が絶縁膜であってもよい。
　次に、図５（ｄ）に示すように、多層配線層１０４を覆うようにウエハ１００の表面１００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）１０６を貼付する。
　次に、図６（ａ）に示すように、ウエハ１００の裏面１００ｂ側を貫通ビア１１２及び充填部１０３が露出するまで研磨する。具体的には、初期厚さ約７５０μｍのウエハ１００を厚さ約５０μｍになるまで研磨し、貫通ビア１１２及び充填部１０３のそれぞれの先端部を研磨後のウエハ１００の裏面１００ｂから約０．０５μｍ突き出させる。
　次に、図６（ｂ）に示すように、ウエハ１００（つまり第１の半導体装置）の裏面１００ｂ側に露出した貫通ビア１１２の端部に第２の半導体装置１５０をボンディングする。これにより、貫通ビア１１２を介して第１の半導体装置と第２の半導体装置１５０とが電気的に接続される。
　次に、図６（ｃ）に示すように、貫通ビア１１２と第２の半導体装置１５０との接続部を含む第２の半導体装置１５０の周囲全体を例えばレジストからなる保護膜１５１によって被覆する。
　次に、図６（ｄ）に示すように、ウエハ１００の裏面１００ｂ側から充填部１０３をウェットエッチングにより除去する。これにより、第１の溝１０２内に多層配線層１０４の一部が露出する。ここで、充填部１０３のエッチング時には貫通ビア１１２は保護膜１５１によってマスクされている。
　次に、図７（ａ）に示すように、ウエハ１００の裏面１００ｂ側から、第１の溝１０２内に露出した多層配線層１０４に対してウェットエッチングを行うことにより、多層配線層１０４を貫通すると共に第１の溝１０２と接続する第２の溝１０７を形成する。これによって、多層配線層１０４を含む各半導体装置はキャリア１０６を介してつながっているものの、実質的には個々に分離された状態となる。
　次に、図７（ｂ）に示すように、第２の半導体装置１５０を被覆、保護していた保護膜１５１を例えばアッシングにより除去する。
　最後に、図７（ｃ）に示すように、キャリア１０６を剥離除去することにより、ウエハ１００が分割されてなる基板１０８上に多層配線層１０４が設けられ且つ基板１０８を貫通する貫通ビア１１２を介して第２の半導体装置１５０と電気的に接続された個片の第１の半導体装置１１０を分離して得ることができる。
　以上のように、本変形例の製造方法によると、メカニカルダイシングを用いる場合と比べて、第１の半導体装置１１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
　また、本変形例の製造方法によると、リソグラフィーとドライエッチングとによりウエハ１００を切断することができる。さらに、スクライブライン領域１０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域１０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、第１の半導体装置１１０の側面つまり基板１０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
　また、本変形例の製造方法によると、ウエハ１００を切断するための第１の溝１０２内に例えばＣｕを埋め込んだ状態でウエハ１００の裏面研磨を行うため、ウエハ１００に局所的ストレスがかかることがない。
　このように、本変形例の製造方法においては、第１の半導体装置１１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ第１の半導体装置１１０を高歩留まりで提供することができる。
　また、本変形例によると、第１の半導体装置１１０の側面つまり基板１０８の側面が、貫通ビア１１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
　さらに、本変形例によると、次のような効果を得ることができる。すなわち、半導体装置同士をボンディングする場合、一般的に、ボンディング部が脆弱化しやすい。それに対して、本変形例の製造方法を用いれば、第１の半導体装置１１０を分離する際に機械的な圧力が全くかからないため、第１の半導体装置１１０と第２の半導体装置１５０とのボンディング部が脆弱化することを抑制することができる。
　尚、本変形例の図６（ｄ）に示す充填部１０３の除去工程及び図７（ａ）に示す第２の溝１０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
　また、本変形例において、貫通ビア形成用ホール１１１及び第１の溝１０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ１００の構成材料（本変形例ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
　また、本変形例において、ウエハ１００の保持部材として単結晶シリコンからなるキャリア１０６を用いたが、ウエハ１００の保持部材がこれに限定されないことは言うまでもない。
　また、本変形例において、第２の半導体装置１５０の保護膜１５１としてレジストを用いたが、レジストの代わりに、積層チップ間充填ポリマー（アフターフィリング）を用いてもよい。この場合、本変形例の図７（ｂ）に示す保護膜１５１の除去工程を省略できるのみならず、本変形例では図示していない、積層チップ間にボンディング部保護用ポリマーを充填する工程を省略できる。また、保護膜１５１として、レジストの代わりに、リソグラフィーによるパターニングが可能な感光性ポリイミドを用いてもよい。この場合、ポリイミドからなる保護膜１５１を除去することなくチップ保護ポリマー（オーバーコート）として用いることができる。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図８（ａ）～（ｄ）、図９（ａ）～（ｃ）及び図１０（ａ）～（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
　まず、図８（ａ）に示すように、表面に複数の半導体素子（図示省略）が集積して形成され且つその上に多層配線層２０４及び表面保護膜（図示省略）が形成された半導体装置（以下、第１の半導体装置と称する）を複数搭載した、例えばシリコンよりなるウエハ２００を用意する。ここで、多層配線層２０４は、多層構造の配線１０５を有する絶縁膜である。続いて、多層配線層２０４を覆うようにウエハ２００の表面２００ａ側の全体に亘って、例えば厚さ７５０μｍ程度の単結晶シリコンからなるキャリア（保持部材）２０６を貼付する。
　次に、図８（ｂ）に示すように、ウエハ２００の裏面２００ｂ側を、初期厚さ約７５０μｍが厚さ約１００μｍになるまで研磨する。
　次に、図８（ｃ）に示すように、ウエハ２００の裏面２００ａ側における前述の第１の半導体装置が形成された領域に、ドライエッチング手法を用いて、例えば直径３０μｍの貫通ビア形成用ホール２１１を多層配線層２０４に達するように形成する。このとき、同時に、ウエハ２００の裏面２００ｂ側における各スクライブライン領域２０１の幅方向の両端部に、ドライエッチング手法を用いて、例えば幅５μｍの第１の溝２０２を多層配線層２０４に達するように形成する。第１の溝２０２は、スクライブライン領域２０１の長さ方向に延伸している。ここで、第１の溝２０２の側壁面における凹凸の高低差は０．０５μｍ以下である。また、第１の溝２０２上に位置する部分の多層配線層２０４中には、配線２０５が壁状に積層されている。このような構造は、下側の配線層と上側の配線層とを接続するビアホールの形成と同時に第１の溝２０２上に位置する部分に溝を形成し、当該溝及びビアホールに配線材料を埋め込む工程を、各配線層において繰り返し行うことによって形成することができる。尚、多層配線層２０４における第１の溝２０２上に位置する部分が絶縁膜であってもよい。
　次に、図８（ｄ）に示すように、貫通ビア形成用ホール２１１及び第１の溝２０２に例えばＣｕを埋め込みことにより、貫通ビア２１２及び充填部２０３を形成する。ここで、貫通ビア２１２とウエハ２００（つまり基板）との電気的短絡を防止するために、Ｃｕの埋め込み前に、貫通ビア形成用ホール２１１及び第１の溝２０２のそれぞれの内壁面上に、例えば、厚さ０．１μｍの酸化シリコン膜を形成した後、当該酸化シリコン膜のうち貫通ビア形成用ホール２１１内及び第１の溝２０２内の多層配線層２０４上に形成されている部分を除去する。続いて、貫通ビア形成用ホール２１１及び第１の溝２０２のそれぞれの内壁面上に前記酸化シリコン膜を介して、例えば厚さ０．０５μｍの窒化タンタル膜を形成し、その後、貫通ビア形成用ホール２１１内及び第１の溝２０２内にＣｕを埋め込む。尚、窒化タンタル膜は、Ｃｕの酸化シリコン膜中への拡散を防止するためのバリア膜として形成するが、バリア膜材料が窒化タンタル膜に限られないことは言うまでもない。また、第１の溝２０２の幅はスクライブライン２０１の幅である例えば６０μｍから８０μｍまでの範囲で任意に設定することが可能であるが、第１の溝２０２の幅を広げると、Ｃｕの埋め込み時間が長くなるため、コストの観点からは第１の溝２０２の幅を小さくしておくことが適切である。
　次に、図９（ａ）に示すように、ウエハ２００の裏面２００ｂ側を、貫通ビア２１２及び充填部２０３のそれぞれの先端部が約０．０５μｍ突き出るまで研磨する。続いて、ウエハ２００（つまり第１の半導体装置）の裏面２００ｂ側に露出した貫通ビア２１２の端部に第２の半導体装置２５０をボンディングする。これにより、貫通ビア２１２を介して第１の半導体装置と第２の半導体装置２５０とが電気的に接続される。
　次に、図９（ｂ）に示すように、貫通ビア２１２と第２の半導体装置２５０との接続部を含む第２の半導体装置２５０の周囲全体を例えばレジストからなる保護膜２５１によって被覆する。
　次に、図９（ｃ）に示すように、ウエハ２００の裏面２００ｂ側から充填部２０３をウェットエッチングにより除去する。これにより、第１の溝２０２内に多層配線層２０４の一部が露出する。ここで、充填部２０３のエッチング時には貫通ビア２１２は保護膜２５１によってマスクされている。
　次に、図１０（ａ）に示すように、ウエハ２００の裏面２００ｂ側から、第１の溝２０２内に露出した多層配線層２０４に対してウェットエッチングを行うことにより、多層配線層２０４を貫通すると共に第１の溝２０２と接続する第２の溝２０７を形成する。これによって、多層配線層２０４を含む各半導体装置はキャリア２０６を介してつながっているものの、実質的には個々に分離された状態となる。
　次に、図１０（ｂ）に示すように、第２の半導体装置２５０を被覆、保護していた保護膜２５１を例えばアッシングにより除去する。
　最後に、図１０（ｃ）に示すように、キャリア２０６を剥離除去することにより、ウエハ２００が分割されてなる基板２０８上に多層配線層２０４が設けられ且つ基板２０８を貫通する貫通ビア２１２を介して第２の半導体装置２５０と電気的に接続された個片の第１の半導体装置２１０を分離して得ることができる。
　以上のように、本実施形態の製造方法によると、メカニカルダイシングを用いる場合と比べて、第１の半導体装置２１０を低ダメージで分離して得ることができる。これにより、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避が可能となる。
　また、本実施形態の製造方法によると、リソグラフィーとドライエッチングとによりウエハ２００を切断することができる。さらに、スクライブライン領域２０１の幅方向の両端部のみをエッチングすることにより、スクライブライン領域２０１内に形成されたスクライブアクセサリの影響による不均一エッチングを回避できるため、第１の半導体装置２１０の側面つまり基板２０８の側面における凹凸の高低差を０．０５μｍ以下に抑えることができる。一方、ウエハの表面側からスクライブラインにハーフカットを形成する従来例では、ハーフカット形成時にスクライブアクセサリがマスクとなってエッチングが不均一となったり、又はエッチング残渣が発生したりする等の不具合が発生する結果、チップ側面の凹凸の高低差を０．０５μｍ以下に抑えることはできない。
　また、本実施形態の製造方法によると、ウエハ２００を切断するための第１の溝２０２内に例えばＣｕを埋め込んだ状態でウエハ２００の裏面研磨を行うため、ウエハ２００に局所的ストレスがかかることがない。
　このように、本実施形態の製造方法においては、第１の半導体装置２１０の側面における凹凸の高低差を０．０５μｍ以下に抑えることができると共にウエハ切断時に局所的ストレスがかかることがないので、前述の従来例で生じてしまうような微小なクラック、微小なチッピング及び微小な応力をも回避できる。従って、高信頼性を持つ第１の半導体装置２１０を高歩留まりで提供することができる。
　また、本実施形態によると、第１の半導体装置２１０の側面つまり基板２０８の側面が、貫通ビア２１２の形成時に形成した酸化シリコン膜によって被覆されているため、微小なクラック、微小なチッピング及び微小な応力の発生がさらに抑制されるため、信頼性をより一層向上させることができる。
　また、本実施形態によると、次のような効果を得ることができる。すなわち、半導体装置同士をボンディングする場合、一般的に、ボンディング部が脆弱化しやすい。それに対して、本実施形態の製造方法を用いれば、第１の半導体装置２１０を分離する際に機械的な圧力が全くかからないため、第１の半導体装置２１０と第２の半導体装置２５０とのボンディング部が脆弱化することを抑制することができる。
　さらに、本実施形態によると、多層配線層２０４及び表面保護膜（図示省略）の形成後に貫通ビア形成用ホール２１１及び第１の溝２０２を形成する。このため、従来の半導体製造プロセスに、貫通ビア形成用ホール２１１及び第１の溝２０２の形成工程を追加するだけで実施可能であるので、プロセス開発コストを大きく低減することができる。
　尚、本実施形態の図９（ｃ）に示す充填部２０３の除去工程及び図１０（ａ）に示す第２の溝２０７の形成工程において、ウェットエッチングを用いたが、これに代えて、ドライエッチングを用いてもよい。
　また、本実施形態において、貫通ビア形成用ホール２１１及び第１の溝２０２に埋め込む材料として導電性材料のＣｕを用いたが、これに限られず、ウエハ２００の構成材料（本実施形態ではシリコン）とは異なる導電性材料、好ましくは、シリコンに対するエッチング選択比が大きい導電性材料、例えば、Ｃｕを主成分とする合金材料、又はＷ若しくはＡｌなどを含む他の導電性材料等を用いてもよい。
　また、本実施形態において、ウエハ２００の保持部材として単結晶シリコンからなるキャリア２０６を用いたが、ウエハ２００の保持部材がこれに限定されないことは言うまでもない。
　また、本実施形態において、第２の半導体装置２５０の保護膜２５１としてレジストを用いたが、レジストの代わりに、積層チップ間充填ポリマー（アフターフィリング）を用いてもよい。この場合、本実施形態の図１０（ｂ）に示す保護膜２５１の除去工程を省略できるのみならず、本実施形態では図示していない、積層チップ間にボンディング部保護用ポリマーを充填する工程を省略できる。また、保護膜２５１として、レジストの代わりに、リソグラフィーによるパターニングが可能な感光性ポリイミドを用いてもよい。この場合、ポリイミドからなる保護膜２５１を除去することなくチップ保護ポリマー（オーバーコート）として用いることができる。
　また、本実施形態において、第１の半導体装置２１０の裏面側に露出した貫通ビア２１２を介して第２の半導体装置２５０を第１の半導体装置２１０にボンディングした例を説明したが、これに代えて、第１の実施形態の第１変形例のように、第１の半導体装置２１０の貫通ビア２１２の先端部を露出させた状態で製造工程を完了させてもよい。
　以上に説明したように、本発明に係る半導体装置及びその製造方法は、メカニカルダイシングに起因するクラック、チッピング及び過大な応力の回避だけではなく、微小なクラック、微小なチッピング及び微小な応力が半導体装置に生じることを防止できるものであり、特に、基板側面がほぼ平坦な切断面である半導体装置及びその製造方法として有用である。
　１００、２００　　ウエハ
　１００ａ、２００ａ　　ウエハ表面
　１００ｂ、２００ｂ　　ウエハ裏面
　１０１、２１０　　スクライブライン領域
　１０２、２０２　　第１の溝
　１０３、２０３　　充填部
　１０４、２０４　　多層配線層
　１０５、２０５　　配線
　１０６、２０６　　キャリア
　１０７、２０７　　第２の溝
　１０８、２０８　　基板
　１１０、２１０　　半導体装置（第１の半導体装置）
　１１１、２１１　　貫通ビア形成用ホール
　１１２、２１２　　貫通ビア
　１２１　　　　　　レジスト膜
　１５０、２５０　　第２の半導体装置
　１５１、２５１　　保護膜

Claims (14)

  1. 　少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、
    　前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に第１の溝を形成する工程（ｂ）と、
    　前記第１の溝に、前記ウエハの構成材料とは異なる材料を充填して充填部を形成する工程（ｃ）と、
    　前記充填部上を含む前記ウエハ上に配線層を形成する工程（ｄ）と、
    　前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｅ）と、
    　前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記充填部の端部を露出させる工程（ｆ）と、
    　前記工程（ｆ）の後、前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、
    　前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、
    　前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　前記工程（ｂ）は、前記ウエハにおける前記第１の半導体装置が形成された領域に、少なくとも１つの貫通ビア形成用ホールを形成する工程を含み、
    　前記工程（ｃ）は、前記貫通ビア形成用ホール内に前記材料を充填して貫通ビアを形成する工程を含み、
    　前記工程（ｆ）は、前記貫通ビアの端部を露出させる工程を含むことを特徴とする半導体装置の製造方法。
  3. 　請求項２に記載の半導体装置の製造方法において、
    　前記工程（ｆ）と前記工程（ｇ）との間に、
    　前記工程（ｆ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｊ）と、
    　前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｋ）とをさらに備えていることを特徴とする半導体装置の製造方法。
  4. 　請求項３に記載の半導体装置の製造方法において、
    　前記工程（ｈ）と前記工程（ｉ）との間に、
    　前記保護膜を除去する工程（ｌ）をさらに備えていることを特徴とする半導体装置の製造方法。
  5. 　少なくとも１つの半導体素子を有する第１の半導体装置を複数搭載したウエハを用意する工程（ａ）と、
    　前記ウエハ上に配線層を形成する工程（ｂ）と、
    　前記配線層を覆うように前記ウエハに保持部材を貼付する工程（ｃ）と、
    　前記ウエハにおける前記保持部材が貼付されていない裏面側を研磨し、前記ウエハを薄くする工程（ｄ）と、
    　前記工程（ｄ）の後、前記ウエハにおける隣接する前記第１の半導体装置間を分離するスクライブライン領域に、前記ウエハの前記裏面側から前記配線層に達する第１の溝を形成すると共に、前記ウエハにおける前記第１の半導体装置が形成された領域に、前記ウエハの前記裏面側から前記配線層に達する少なくとも１つの貫通ビア形成用ホールを形成する工程（ｅ）と、
    　前記第１の溝及び貫通ビア形成用ホールにそれぞれ、前記ウエハの構成材料とは異なる材料を充填して充填部及び貫通ビアを形成する工程（ｆ）と、
    　前記ウエハの前記裏面側から前記充填部を除去し、前記第１の溝内に前記配線層の一部を露出させる工程（ｇ）と、
    　前記工程（ｇ）の後、前記配線層を貫通すると共に前記第１の溝と接続する第２の溝を形成する工程（ｈ）と、
    　前記工程（ｈ）の後、前記保持部材を剥離して前記複数の第１の半導体装置のそれぞれを個片に分離する工程（ｉ）とを備えていることを特徴とする半導体装置の製造方法。
  6. 　請求項５に記載の半導体装置の製造方法において、
    　前記工程（ｆ）と前記工程（ｇ）との間に、
    　前記ウエハの前記裏面側を研磨し、前記充填部及び前記貫通ビアのそれぞれの端部をさらに露出させる工程（ｊ）と、
    　前記工程（ｊ）で露出させた前記貫通ビアの端部に第２の半導体装置を接続することにより、前記貫通ビアを介して前記第１の半導体装置と前記第２の半導体装置とを電気的に接続する工程（ｋ）と、
    　前記充填部の端部を露出させたまま、前記貫通ビアと前記第２の半導体装置との接続部を含む前記第２の半導体装置の周囲を保護膜によって被覆する工程（ｌ）とをさらに備えていることを特徴とする半導体装置の製造方法。
  7. 　請求項６に記載の半導体装置の製造方法において、
    　前記工程（ｈ）と前記工程（ｉ）との間に、
    　前記保護膜を除去する工程（ｍ）をさらに備えていることを特徴とする半導体装置の製造方法。
  8. 　請求項１～７のうちのいずれか１項に記載の半導体装置の製造方法において、
    　前記第１の溝は、前記スクライブライン領域における幅方向の両端部にそれぞれ、前記スクライブライン領域の長さ方向に延伸するように形成されることを特徴とする半導体装置の製造方法。
  9. 　請求項１～７のうちのいずれか１項に記載の半導体装置の製造方法において、
    　前記第１の溝の側壁面における凹凸の高低差は０．０５μｍ以下であることを特徴とする半導体装置の製造方法。
  10. 　請求項１～７のうちのいずれか１項に記載の半導体装置の製造方法において、
    　前記材料は、Ｃｕを含む導電性材料であることを特徴とする半導体装置の製造方法。
  11. 　請求項１～７のうちのいずれか１項に記載の半導体装置の製造方法において、
    　前記充填部は、前記第１の溝の壁面上に酸化シリコン膜及びバリア膜を順次形成した後に前記材料を前記第１の溝に充填することにより形成されることを特徴とする半導体装置の製造方法。
  12. 　少なくとも１つの半導体素子が形成された基板と、
    　前記基板上に形成された配線層とを備え、
    　前記基板の側面における凹凸の高低差は０．０５μｍ以下であることを特徴とする半導体装置。
  13. 　請求項１２に記載の半導体装置において、
    　前記基板を貫通する貫通ビアをさらに備えていることを特徴とする半導体装置。
  14. 　請求項１３に記載の半導体装置において、
    　前記基板における前記配線層が形成されていない裏面側に前記貫通ビアの端部が露出しており、
    　前記貫通ビアの前記端部に他の半導体装置が接続されていることを特徴とする半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6391294B2 (ja) * 2014-05-15 2018-09-19 株式会社ディスコ ウェーハ、及びウェーハの製造方法、並びにデバイスチップの製造方法
JP7229641B2 (ja) * 2019-04-25 2023-02-28 株式会社ディスコ パッケージデバイスチップの製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213661A (ja) * 1996-01-31 1997-08-15 Toshiba Corp 半導体装置の製造方法
JP2005050997A (ja) * 2003-07-28 2005-02-24 Matsushita Electric Ind Co Ltd 半導体素子分離方法
JP2005260059A (ja) * 2004-03-12 2005-09-22 Renesas Technology Corp 半導体装置、半導体ウェハおよび半導体装置の製造方法
JP2009224659A (ja) * 2008-03-18 2009-10-01 Disco Abrasive Syst Ltd ワークの分割方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213661A (ja) * 1996-01-31 1997-08-15 Toshiba Corp 半導体装置の製造方法
JP2005050997A (ja) * 2003-07-28 2005-02-24 Matsushita Electric Ind Co Ltd 半導体素子分離方法
JP2005260059A (ja) * 2004-03-12 2005-09-22 Renesas Technology Corp 半導体装置、半導体ウェハおよび半導体装置の製造方法
JP2009224659A (ja) * 2008-03-18 2009-10-01 Disco Abrasive Syst Ltd ワークの分割方法

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