JP2022034898A - 半導体装置の製造方法および半導体装置 - Google Patents

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semiconductor wafer
semiconductor device
semiconductor chip
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天頌 大野
Takanobu Ono
圭介 徳渕
Keisuke Tokubuchi
章 友野
Akira Tomono
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Kioxia Corp
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Abstract

Figure 2022034898000001
【課題】半導体ウェハに設けられる接着フィルムをより適切に分割することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体装置の製造方法において、第１面と第１面の反対側にある第２面とを有し、第１面に半導体素子２０ａおよび該半導体素子２０ａと電気的に接続されるバンプを有する半導体ウェハの第１面に接着フィルム８０を設け、半導体ウェハの分割領域としてのダイシング領域Ｒｄに沿って、接着フィルム側から切り込み部Ｃを形成し、切り込み部Ｃに沿って、半導体ウェハを半導体チップ２０に個片化し、半導体チップ２０の第１面を配線基板に対向させて、バンプを接着フィルム内で配線基板に接続させる。
【選択図】図３Ｇ

Description

本実施形態は、半導体装置の製造方法および半導体装置に関する。
半導体チップを配線基板へ実装する方法として、フリップチップ接続が知られている。フリップチップ接続では、接続部分の信頼性のために、半導体チップと配線基板との間に樹脂が充填される。充填される樹脂として、例えば、ＮＣＦ（Non Conductive Film）等の接着フィルムが用いられる場合がある。例えば、ＮＣＦを貼り付けた半導体ウェハをダイシングすることにより、ＮＣＦ付きの個片化された半導体チップが得られる。また、ダイシング後の半導体ウェハにＮＣＦを貼り付け、ＮＣＦを切断することによっても、ＮＣＦ付きの個片化された半導体チップが得られる。
しかし、半導体ウェハ上の一部において、例えば、ＮＣＦが完全に分割されない、または、ＮＣＦが蛇行して分割される等の、ＮＣＦの分割不良が発生する場合があった。
米国特許公開第２０１２／００７４５６５号公報 国際公開第２０１７／０７７９５７号 国際公開第２０１７／０７７９５８号
半導体ウェハに設けられる接着フィルムをより適切に分割することができる半導体装置の製造方法および半導体装置を提供する。
本実施形態による半導体装置の製造方法は、第１面と該第１面の反対側にある第２面とを有し、第１面に半導体素子および該半導体素子と電気的に接続されるバンプを有する半導体ウェハの第１面に接着フィルムを設けることを具備する。また、本製造方法は、半導体ウェハの分割領域に沿って、接着フィルム側から切り込み部を形成することを具備する。また、本製造方法は、切り込み部に沿って、半導体ウェハを半導体チップに個片化することを具備する。また、本製造方法は、半導体チップの第１面を配線基板に対向させて、バンプを接着フィルム内で配線基板に接続させる、ことを具備する。
第１実施形態による半導体装置の構成例を示す断面図。 第１実施形態による半導体ウェハの一例を示す概略平面図。 第１実施形態による半導体装置の製造方法の一例を示す断面図。 図３Ａに続く、半導体装置の製造方法の一例を示す断面図。 図３Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図３Ｃに続く、半導体装置の製造方法の一例を示す断面図。 図３Ｄに続く、半導体装置の製造方法の一例を示す断面図。 図３Ｅに続く、半導体装置の製造方法の一例を示す断面図。 図３Ｆに続く、半導体装置の製造方法の一例を示す断面図。 第２実施形態による半導体装置の製造方法の一例を示す断面図。 第３実施形態による半導体装置の製造方法の一例を示す断面図。 図５Ａに続く、半導体装置の製造方法の一例を示す断面図。 図５Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図５Ｃに続く、半導体装置の製造方法の一例を示す断面図。 第４実施形態による半導体装置の製造方法の一例を示す断面図。 第５実施形態による半導体装置の構成例を示す断面図。 第５実施形態による半導体装置の製造方法の一例を示す断面図。 図８Ａに続く、半導体装置の製造方法の一例を示す断面図。 第６実施形態による半導体装置の製造方法の一例を示す断面図。 第７実施形態による半導体装置の製造方法の一例を示す断面図。 図１０Ａに続く、半導体装置の製造方法の一例を示す断面図。 第８実施形態による半導体装置の製造方法の一例を示す断面図。 第９実施形態による半導体装置の製造方法の一例を示す断面図。 図１２Ａに続く、半導体装置の製造方法の一例を示す断面図。 変形例による半導体装置の製造方法の一例を示す断面図。 図１３Ａに続く、半導体装置の製造方法の一例を示す断面図。 図１３Ｂに続く、半導体装置の製造方法の一例を示す断面図。 図１３Ｃに続く、半導体装置の製造方法の一例を示す断面図。 図１３Ｄに続く、半導体装置の製造方法の一例を示す断面図。 図１３Ｅに続く、半導体装置の製造方法の一例を示す断面図。 図１３Ｆに続く、半導体装置の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。半導体装置１は、配線基板１０と、半導体チップ２０、３０、３１と、接着層４０、４１と、スペーサチップ５０と、接着層６０と、金属材料７０と、接着フィルム（接着層）８０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
配線基板１０は、配線層１１と絶縁層１５とを含むプリント基板やインタポーザでよい。配線層１１には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属が用いられる。絶縁層１５には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。図では、絶縁層１５の表面と裏面のみに配線層１１が設けられている。しかし、配線基板１０は、複数の配線層１１および複数の絶縁層１５を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極１２を有してもよい。
配線基板１０の表面には、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４は、金属材料７０から配線層１１を保護し、ショート不良を抑制するための絶縁層である。ソルダレジスト層１４には、開口部（図示せず）が設けられており、配線層１１の一部および絶縁層１５は開口部から露出されている。
配線基板１０の裏面にも、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４から露出された配線層１１には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
半導体チップ２０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ２０の裏面には、半導体素子２０ａが設けられている。半導体素子２０ａは、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ２０の裏面には、半導体素子２０ａと電気的に接続される電極ピラー２１が設けられている。電極ピラー２１には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。
より詳細には、半導体チップ２０は、面Ｆ１と該面Ｆ１の反対側にある面Ｆ２とを有し、面Ｆ１に半導体素子２０ａおよび該半導体素子２０ａと電気的に接続される電極ピラー２１を有する。また、半導体チップ２０は、面Ｆ１側において、電極ピラー２１を介して配線基板１０と接続される。半導体チップ２０は、半導体素子２０ａと、半導体基板２０ｂと、を含む。半導体基板２０ｂは、例えば、シリコン基板である。尚、シリコンに限られず、シリコン以外の半導体が用いられてもよい。
バンプとしての電極ピラー２１の周囲には、金属材料７０が設けられている。電極ピラー２１は、金属材料７０を介して配線層１１と電気的に接続される。金属材料７０には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。
半導体チップ２０の周囲、および、半導体チップ２０と配線基板１０との間には、樹脂層（アンダフィル）である接着フィルム８０が設けられている。接着フィルム８０は、例えば、ＮＣＦ（Non Conductive Film）等の接着フィルムを硬化させたものであり、半導体チップ２０の周囲を被覆して保護する。尚、接着フィルム８０は、ＮＣＦに限られず、熱硬化性樹脂を含む接着フィルムであればよい。
より詳細には、接着フィルム８０は、半導体チップ２０と配線基板１０との間において電極ピラー２１および金属材料７０を被覆する。
半導体チップ２０の上には、接着層４０を介して半導体チップ３０が接着されている。半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面に半導体素子３０ａを有する。半導体素子３０ａは、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。また、半導体チップ３０上には、接着層４１介して半導体チップ３１が接着されている。半導体チップ３１は、例えば、半導体チップ３０と同様に、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０、３１は、同一のメモリチップでもよい。図では、コントローラチップとしての半導体チップ２０の他、２つのメモリチップとしての半導体チップ３０、３１が積層されている。しかし、半導体チップの積層数は、１段でも、３段以上であってもよい。
より詳細には、半導体チップ３０、３１は、半導体素子３０ａ、３１ａと、半導体基板３０ｂ、３１ｂと、を含む。半導体基板３０ｂ、３１ｂは、例えば、シリコン基板である。尚、シリコンに限られず、シリコン以外の半導体が用いられてもよい。
半導体チップ２０の周囲において、半導体チップ３０と配線基板１０のソルダレジスト層１４との間には、スペーサチップ５０が設けられている。スペーサチップ５０は、接着層６０を介してソルダレジスト層１４上に接着されている。また、スペーサチップ５０の上面には接着層４０が接着されており、半導体チップ３０は、スペーサチップ５０の上面に接着層４０を介して接着されている。
ボンディングワイヤ９０は、配線基板１０、半導体チップ３０、３１の任意のパッドに接続されている。ボンディングワイヤ９０で接続するために、半導体チップ３０、３１は、パッドの分だけずらされて積層されている。尚、半導体チップ２０は、電極ピラー２１によってフリップチップ接続されているので、ワイヤボンディングはされていない。しかし、半導体チップ２０も、電極ピラー２１による接続に加えて、ワイヤボンディングしても構わない。
さらに、封止樹脂９１が、半導体チップ２０、３０、３１、スペーサチップ５０、接着フィルム８０、ボンディングワイヤ９０等を封止している。これにより、半導体装置１は、複数の半導体チップ２０、３０、３１を配線基板１０上において１つの半導体パッケージとして構成されている。
次に、半導体装置１の製造方法について説明する。
図２は、第１実施形態による半導体ウェハＷの一例を示す概略平面図である。半導体ウェハＷは、複数のチップ領域Ｒｃｈｉｐと、複数のダイシング領域Ｒｄと、を備えている。チップ領域Ｒｃｈｉｐおよびダイシング領域Ｒｄは、半導体ウェハＷの表面上の領域である。
半導体チップ領域としてのチップ領域Ｒｃｈｉｐには、トランジスタ、メモリセルアレイ等の半導体素子（例えば、図１に示す２０ａ、３０ａ、３１ａ）が設けられている。
分割領域としてのダイシング領域Ｒｄは、隣接するチップ領域Ｒｃｈｉｐ間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Ｒｄは、ダイシングラインとも呼ばれる。ダイシング領域Ｒｄに沿って半導体ウェハＷを切断することにより、半導体ウェハＷがチップ領域Ｒｃｈｉｐごとに個片化され、半導体チップとなる。
図３Ａ～図３Ｇは、第１実施形態による半導体装置１の製造方法の一例を示す断面図である。図３Ａ～図３Ｇは、図２に示す半導体ウェハＷの断面を示す図でもある。Ｗａは個片化前の半導体ウェハＷにおける半導体素子を示し、Ｗｂは個片化前の半導体ウェハＷ内の半導体基板を示す。
まず、図３Ａに示すように、半導体ウェハＷの面Ｆ１に半導体素子Ｗａおよび電極ピラー２１を形成する。すなわち、半導体ウェハＷは、面Ｆ１と該面Ｆ１の反対側にある面Ｆ２とを有し、面Ｆ１に半導体素子Ｗａおよび該半導体素子Ｗａと電気的に接続される電極ピラー２１を有する。半導体ウェハＷの厚みは、例えば、約３０μｍである。電極ピラー２１の高さは、例えば、約６０μｍである。金属材料７０の高さは、例えば、約６０μｍである。
次に、図３Ｂに示すように、半導体ウェハＷの面Ｆ１に保護テープＰＴを貼り付ける。
次に、図３Ｃに示すように、ステルスダイシング（登録商標）を行う。すなわち、半導体ウェハＷに接着フィルム８０を設ける前に、半導体ウェハＷの面Ｆ２側からレーザ光Ｌを照射することにより、ダイシング領域Ｒｄに沿って半導体ウェハＷ内に改質部（改質層）ＬＭを形成する。改質部ＬＭは、例えば、半導体基板Ｗｂ内に形成される。また、改質部ＬＭから面Ｆ１、Ｆ２に垂直な方向に亀裂Ｗｃが広がる。尚、亀裂Ｗｃは、後で行われる裏面研削で広がってもよい。
次に、図３Ｄに示すように、半導体ウェハＷの裏面研削を行い、半導体ウェハＷをダイシングテープＤＴにマウントする。裏面研削は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により行われる。半導体ウェハＷの面Ｆ２は、例えば、改質部ＬＭが除去されるまで研磨される。
次に、図３Ｅに示すように、半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付ける。すなわち、半導体ウェハＷの面Ｆ１に接着フィルム８０を設ける。接着フィルム８０の厚さは、例えば、約３０μｍ～約６０μｍである。
次に、図３Ｆに示すように、半導体ウェハＷのダイシング領域Ｒｄに沿って、接着フィルム８０側から切り込み部（溝）Ｃを形成する。より詳細には、半導体ウェハＷのダイシング領域Ｒｄに沿って、接着フィルム８０側から、半導体ウェハＷの面Ｆ１（接着フィルム８０の厚さ）よりも浅い切り込み部Ｃを形成する。すなわち、切り込み部Ｃは、半導体ウェハＷには達しない。ダイシング領域Ｒｄ上の接着フィルム８０の一部を切断することにより、後の工程における接着フィルム８０の分割を補助することができる。この結果、半導体チップ２０に設けられる接着フィルム８０をより適切に分割することができる。また、切り込み部Ｃの深さは、例えば、接着フィルム８０の厚さの約３分の１以上であればよい。また、ブレードＢにより、切り込み部Ｃを形成する。
次に、図３Ｇに示すように、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。より詳細には、改質部ＬＭを起点として半導体ウェハＷを劈開することにより、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。より詳細には、半導体ウェハＷの面Ｆ２と接着する接着層を有するダイシングテープＤＴが押圧部材（図示せず）によって、図３Ｇの下方から押し上げられることにより、ダイシングテープＤＴを引っ張る（エキスパンドする）。各半導体チップ２０がダイシング領域Ｒｄ内の亀裂Ｗｃに沿って劈開するように分離するため、半導体ウェハＷが半導体チップ２０に個片化される。
また、より詳細には、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化するとともに、接着フィルム８０を分割する。すなわち、ダイシングテープＤＴをエキスパンドすることにより、半導体チップ２０の個片化とほぼ同時に、接着フィルム８０を分割させることができる。上記のように、切り込み部Ｃによって一部の接着フィルム８０が切断されているため、接着フィルム８０をより容易に分割することができる。
その後、半導体チップ２０を、配線基板１０に実装する。すなわち、半導体チップ２０の面Ｆ１を配線基板１０に対向させて、電極ピラー２１を接着フィルム８０内で配線基板１０に接続させる。尚、接着フィルム８０に硬化処理が行われる。また、スペーサチップ５０を配線基板１０にマウントし、半導体チップ３０、３１をスペーサチップ５０および半導体チップ２０にマウントする。さらに、ボンディングワイヤ９０を半導体チップ３０、３１にボンディングする。これにより、図１に示す半導体装置１が完成する。
以上のように、第１実施形態によれば、半導体ウェハＷのダイシング領域Ｒｄに沿って、接着フィルム８０側から切り込み部Ｃを形成する。また、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。従って、半導体チップ２０の個片化前に、接着フィルム８０の分割を補助する切り込み部Ｃが接着フィルム８０に形成される。また、切り込み部Ｃは、半導体ウェハＷの面Ｆ１の上方から見て、チップ領域Ｒｃｈｉｐの外形に対応して形成される。これにより、半導体チップ２０の個片化時に、半導体ウェハＷに貼り付けられる接着フィルム８０をより適切に分割することができる。
もし、接着フィルム８０に切り込み部Ｃが設けられない場合、図３Ｇの工程において、接着フィルム８０が未分割になってしまう可能性がある。この場合、接着フィルム８０の不良として、半導体チップ２０を廃棄することになる可能性がある。
これに対して、第１実施形態では、接着フィルム８０に切り込み部Ｃを設けることにより、接着フィルム８０の未分割を抑制することができ、不良の発生を抑制することができる。
また、第１実施形態では、半導体チップ２０の個片化はステルスダイシングにより行われる。この場合、改質部ＬＭの形成後、かつ、接着フィルム８０を設ける前に、改質部ＬＭから半導体ウェハＷの面Ｆ１または面Ｆ２に伸びるクラック（亀裂Ｗｃ）の状態を検査してもよい。従って、図３Ｃの工程の後、図３Ｅの工程までの間に、ダイシング検査を行ってもよい。ダイシング検査は、ダイシング後の半導体ウェハＷの切断状態を検査することである。ステルスダイシングが行われる場合、ダイシング検査では、例えば、亀裂Ｗｃに対して、存在の有無、表出の位置、真直の具合、および、むしれの有無等の確認が行われる。
接着フィルム８０を貼り付けた後に半導体チップ２０に個片化する場合、ブレードダイシング、レーザアブレーションおよびプラズマダイシング等の他のダイシングでは、通常、接着フィルム８０の貼り付け後にダイシングが行われる。例えば、ブレードダイシングでは、半導体チップ２０に機械的にダメージが入り、チッピングが発生する可能性がある。しかし、接着フィルム８０が既に貼り付けられている場合、ダイシング検査が困難になってしまう。
これに対して、第１実施形態では、接着フィルム８０の貼り付け前にステルスダイシングが行われるため、接着フィルム８０を貼り付ける前に亀裂Ｗｃを確認することでダイシング検査を行うことができる。従って、半導体チップ２０の品質を保ちやすくすることができる。
また、第１実施形態では、ステルスダイシングを用いるため、劈開により半導体ウェハＷを切断する。従って、切りしろ（ダイシング幅）がブレードダイシング、レーザアブレーションおよびプラズマダイシング等の他のダイシングよりも小さく、ほぼゼロである。
ダイシング検査のために、半導体チップ２０の個片化後に半導体ウェハＷに貼り付けた接着フィルム８０を分割する場合、他のダイシングでは、例えば、ステルスダイシングのようにダイシングテープＤＴをエキスパンドすることにより、接着フィルム８０を分割すればよい。しかし、切りしろが大きい場合、切りしろ内において、接着フィルム８０が蛇行して分割（分割蛇行）されてしまう可能性がある。この場合、半導体チップ２０の外周部における接着フィルム８０の形状等が安定せず、接着フィルム８０の分割不良となってしまう。
これに対して、第１実施形態では、ステルスダイシングにより、切りしろを小さくすることができる。これにより、接着フィルム８０の分割蛇行を抑制することができる。従って、接着フィルム８０の分割不良の発生を抑制することができる。
また、第１実施形態では、ブレードＢにより形成される切り込み部Ｃは半導体ウェハＷには達しない。従って、ダイシング時に半導体チップ２０へのダメージとなり得る要因は、ステルスダイシングのみである。ステルスダイシングは、半導体チップ２０へのダメージが他のダイシングに比べて少なく、チッピングが発生しづらい。また、ステルスダイシングでは、チッピングが発生しづらいため、抗折強度を向上させることができる。このように、半導体チップ２０へのダメージが大きくならないようにしつつ、接着フィルム８０をより適切に分割することができる。
（第２実施形態）
図４は、第２実施形態による半導体装置１の製造方法の一例を示す断面図である。第２実施形態は、ブレードＢに代えて、レーザアブレーションにより切り込み部Ｃが形成される点で、第１実施形態と異なる。尚、第２実施形態では、ステルスダイシングにより半導体チップ２０の個片化が行われる。従って、図４の工程は、第１実施形態における図３Ａ～図３Ｅと同様の工程の後に行われる。
半導体ウェハＷにＮＣＦを貼り付けた後（図３Ｅを参照）、図４に示すように、レーザアブレーションにより、切り込み部Ｃを形成する。レーザアブレーションは、材料表面に光子密度の高いレーザ光を照射することにより、材料表面を溶融および蒸発させる方法である。すなわち、切り込み部Ｃの形成方法は、いずれであってもよい。図４より後の工程は、第１実施形態における図３Ｇの工程と同様でよい。
第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図５Ａ～図５Ｄは、第３実施形態による半導体装置１の製造方法の一例を示す断面図である。第３実施形態は、ステルスダイシングに代えて、他の方法により半導体チップ２０の個片化が行われる点で、第１実施形態と異なる。尚、図５Ａ～図５Ｄの工程は、第１実施形態における図３Ａおよび図３Ｂと同様の工程の後に行われる。
半導体ウェハＷの面Ｆ１に保護テープＰＴを貼り付けた後（図３Ｂを参照）、図５Ａに示すように、半導体ウェハＷの裏面研削を行い、半導体ウェハＷをダイシングテープＤＴにマウントする。
次に、図５Ｂに示すように、半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付ける。
次に、図５Ｃに示すように、半導体ウェハＷのダイシング領域Ｒｄに沿って、接着フィルム８０側から切り込み部Ｃを形成する。より詳細には、ブレードＢにより、切り込み部Ｃを形成する。
尚、図５Ａ～図５Ｃの工程は、第１実施形態における図３Ｄ～図３Ｆと同様でよい。
次に、図５Ｄに示すように、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。個片化は、例えば、ブレードダイシング、レーザアブレーション、プラズマダイシング等のダイシングにより半導体ウェハＷを切断することによって行われる。すなわち、個片化の方法は、いずれであってもよい。
第３実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
図６は、第４実施形態による半導体装置１の製造方法の一例を示す断面図である。第４実施形態は、ブレードＢに代えて、レーザアブレーションにより切り込み部Ｃが形成される点で、第３実施形態と異なる。尚、第４実施形態では、ステルスダイシング以外の方法により半導体チップ２０の個片化が行われる。従って、図６の工程は、第１実施形態における図３Ａおよび図３Ｂと同様の工程、並びに、第３実施形態における図５Ａおよび図５Ｂと同様の工程の後に行われる。また、第４実施形態は、第２実施形態および第３実施形態の組み合わせでもある。
半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付けた後（図５Ｂを参照）、図６に示すように、半導体ウェハＷのダイシング領域Ｒｄに沿って、接着フィルム８０側から切り込み部Ｃを形成する。より詳細には、レーザアブレーションにより、切り込み部Ｃを形成する。すなわち、切り込み部Ｃの形成方法は、いずれであってもよい。図６より後の工程は、第３実施形態における図５Ｄの工程と同様でよい。
第４実施形態による半導体装置１のその他の構成は、第３実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第４実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第５実施形態）
図７は、第５実施形態による半導体装置１の構成例を示す断面図である。第５実施形態は、半導体チップ２０の面Ｆ１の外周部に切り欠き部Ｃａが設けられる点で、第１実施形態と異なる。
また、半導体チップ２０は、面Ｆ１と面Ｆ２との間にある半導体チップ２０の側面Ｆｓと、面Ｆ１と、が交差する角部（面Ｆ１の外周部）に設けられる切り欠き部Ｃａを有する。すなわち、面Ｆ１側に設けられる半導体素子２０ａが削れているため、面Ｆ１の面積は、面Ｆ２の面積より小さくなっている。
また、切り欠き部Ｃａにより、実装後のストレス（パッケージストレス）の影響を抑制することができる。
図１に示すように、切り欠き部Ｃａが設けられない場合、半導体素子２０ａの外周端部が半導体チップ２０の端面に位置する。半導体素子２０ａは、一般には多層膜である。従って、例えば、ダイシング等の際に、膜剥がれおよびクラック等のダメージが半導体素子２０ａの外周端面（外周部）に生じ得る。このようなダメージは、例えば、実装後のパッケージストレスによって内部（中心部）に進展してしまう。また、一般に、半導体チップ２０の外周端面付近は、半導体チップ２０のうちパッケージストレスが大きい領域である。従って、半導体素子２０ａの外周端面にあるダメージは、内部に進展しやすい。
これに対して、第５実施形態では、半導体素子２０ａの外周部は、半導体チップ２０の外周端面から、半導体チップ２０の中心側に離れて位置する。これにより、ダイシング等の個片化時に半導体素子２０ａにダメージが生じていても、実装後のパッケージストレスが低いため、ダメージの内部進展を抑制することができる。
また、接着フィルム８０は、切り欠き部Ｃａの切り欠き面ＣＦに接触する。すなわち、図７に示すように、接着フィルム８０は、切り欠き部Ｃａに充填される。これにより、フリップチップ接続時に接着フィルム８０の一部を切り欠き部Ｃａに逃がすことができ、接着フィルム８０が配線基板１０上で広がり過ぎることを抑制することができる。これは、例えば、接着フィルム８０が配線基板１０上のボンディングパッドに接触すると、ボンディングワイヤ９０をボンディングパッドに接続させることが困難になってしまうためである。
より詳細には、切り欠き部Ｃａの切り欠き面ＣＦは、側面Ｆｓとは異なる形状または表面状態を有する。表面状態は、例えば、表面粗さ等を含む。すなわち、切り欠き面ＣＦおよび側面Ｆｓは、互いに切断面が異なっている。これは、後で説明するように、切り欠き面ＣＦおよび側面Ｆｓが異なる切断方法で切断されるためである。
次に、半導体装置１の製造方法について説明する。
図８Ａおよび図８Ｂは、第５実施形態による半導体装置１の製造方法の一例を示す断面図である。尚、第５実施形態では、ステルスダイシングにより半導体チップ２０の個片化が行われる。従って、図８Ａおよび図８Ｂの工程は、第１実施形態における図３Ａ～図３Ｅと同様の工程の後に行われる。
半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付けた後（図３Ｅを参照）、図８Ａに示すように、接着フィルム８０および半導体素子２０ａを切断する切り込み部Ｃを形成する。より詳細には、ダイシング領域Ｒｄに沿って、接着フィルム８０側から、半導体素子Ｗａよりも深く、かつ、半導体ウェハＷの面Ｆ２よりも浅い切り込み部Ｃを形成する。すなわち、切り込み部Ｃは、半導体ウェハＷに達して接着フィルム８０および半導体素子Ｗａを切断するが、半導体ウェハＷ（半導体基板Ｗｂ）を完全には切断しない。従って、第１実施形態に対して、接着フィルム８０をより確実に切断することができる。また、図８Ａに示すブレードＢの幅（ダイシング幅）の半分程度の幅の切り欠き部Ｃａが図７に示す半導体チップ２０に形成される。
次に、図８Ｂに示すように、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。尚、接着フィルム８０および半導体素子Ｗａは図８Ａの工程で既に切断されているため、図８Ｇの工程では、半導体基板Ｗｂが切断される。
また、より詳細には、切断面が切り込み部Ｃの断面とは異なる形状または表面状態を有するように半導体ウェハＷを切断することにより、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。切り込み部Ｃの断面は、ブレードＢによる機械的な切削によって、粗い面を有する。一方、半導体基板Ｗｂの切断面は、半導体基板Ｗｂ（例えば、シリコン基板）の劈開面であるため、シリコン単結晶の結晶面である。従って、半導体基板Ｗｂの切断面は、結晶欠陥が比較的少なく、凹凸のほとんどない鏡面状態の滑らかな面である。また、半導体基板Ｗｂの断面は、面Ｆ１、Ｆ２に対して略垂直である。
尚、図７に示す切り欠き部Ｃａを形成するため、半導体チップ２０の個片化におけるダイシング幅は、切り込み部Ｃより狭いことが好ましい。
以上のように、第５実施形態によれば、接着フィルム８０側から、半導体素子Ｗａよりも深い切り込み部Ｃを形成する。これにより、切り込み部Ｃによって接着フィルム８０をより確実に切断することができる。この結果、接着フィルム８０の分割不良および分割蛇行を抑制することができ、接着フィルム８０をより適切に分割することができる。
また、第５実施形態では、半導体素子２０ａが切り込み部Ｃにより切断されている。
ステルスダイシングでは、半導体ウェハＷ内部の結晶を改質し、改質された箇所から伸びる亀裂によって半導体ウェハＷが劈開される。ここで、ダイシング領域Ｒｄにおける半導体素子Ｗａには、例えば、ＴＥＧ（Test Element Group）パッド等を含む、デバイスパターンおよび配線パターンが設けられているため、亀裂Ｗｃは面Ｆ１の表面に進展しづらくなる。この場合、面Ｆ１の表面に現れる亀裂Ｗｃが、上記のパターンの領域で蛇行してしまう可能性がある。亀裂Ｗｃが蛇行した状態では、ダイシングテープＤＴによるエキスパンドの際に、半導体チップ２０を適切に分割できない可能性がある。さらに、蛇行した亀裂Ｗｃが図２に示すチップ領域Ｒｃｈｉｐに進展すると、半導体チップ２０の破壊につながる可能性がある。これらのように、面Ｆ１の亀裂Ｗｃが蛇行すると、ダイシング不良が発生してしまう可能性がある。
これに対して、第５実施形態では、切り込み部Ｃにより、亀裂Ｗｃが蛇行し得る半導体素子２０ａが取り除かれている。これにより、亀裂Ｗｃの蛇行を抑制し、ダイシング不良の発生を抑制することができる。
第５実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第５実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第６実施形態）
図９は、第６実施形態による半導体装置１の製造方法の一例を示す断面図である。第６実施形態は、ブレードＢに代えて、レーザアブレーションにより切り込み部Ｃが形成される点で、第５実施形態と異なる。尚、第６実施形態では、ステルスダイシングにより半導体チップ２０の個片化が行われる。従って、尚、図９の工程は、第１実施形態における図３Ａ～図３Ｅと同様の工程の後に行われる
半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付けた後（図３Ｅを参照）、図９に示すように、接着フィルム８０および半導体素子２０ａを切断する切り込み部Ｃを形成する。より詳細には、レーザアブレーションにより、切り込み部Ｃを形成する。すなわち、切り込み部Ｃの形成方法は、いずれであってもよい。図９より後の工程は、第５実施形態における図８Ｂの工程と同様でよい。
また、切り込み部Ｃの断面は、レーザアブレーションにより、熱による溶解痕を含む面を有する。一方、半導体基板Ｗｂの切断面は、劈開面であるため、滑らかな面である。
第６実施形態による半導体装置１のその他の構成は、第５実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第６実施形態による半導体装置１は、第５実施形態と同様の効果を得ることができる。
（第７実施形態）
図１０Ａおよび図１０Ｂは、第７実施形態による半導体装置１の製造方法の一例を示す断面図である。第７実施形態は、ステルスダイシングに代えて、他の方法により半導体チップ２０の個片化が行われる点で、第５実施形態と異なる。尚、図１０Ａおよび図１０Ｂの工程は、第１実施形態における図３Ａおよび図３Ｂと同様の工程、並びに、第３実施形態における図５Ａおよび図５Ｂと同様の工程の後に行われる。
半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付けた後（図５Ｂを参照）、図１０Ａに示すように、接着フィルム８０および半導体素子２０ａを切断する切り込み部Ｃを形成する。より詳細には、ブレードＢにより、切り込み部Ｃを形成する。
次に、図１０Ｂに示すように、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。個片化は、例えば、ブレードダイシング、レーザアブレーション、プラズマダイシング等のダイシングにより半導体ウェハＷを切断することによって行われる。すなわち、個片化の方法は、いずれであってもよい。尚、半導体チップ２０の個片化がブレードダイシングで行われる場合、切り込み部Ｃの形成に用いられるブレードＢよりも幅の狭いブレードが用いられることが好ましい。
また、切り込み部Ｃの断面は、ブレードＢによる機械的な切削によって、粗い面を有する。一方、半導体基板Ｗｂの切断面は、上記のダイシング方法によって変化する。尚、プラズマダイシングでは、非接触で化学的エッチングにより切断が行われる。従って、半導体基板Ｗｂの切断面は、ブレードダイシングの場合の切断面よりも滑らかであるが、ステルスダイシングの切断面よりは粗くなる。
第７実施形態による半導体装置１のその他の構成は、第５実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第７実施形態による半導体装置１は、第５実施形態と同様の効果を得ることができる。
（第８実施形態）
図１１は、第８実施形態による半導体装置１の製造方法の一例を示す断面図である。第８実施形態は、ブレードＢに代えて、レーザアブレーションにより切り込み部Ｃが形成される点で、第７実施形態と異なる。尚、第８実施形態では、ステルスダイシング以外の方法により半導体チップ２０の個片化が行われる。従って、図１１の工程は、第１実施形態における図３Ａおよび図３Ｂと同様の工程、並びに、第３実施形態における図５Ａおよび図５Ｂと同様の工程の後に行われる。また、第８実施形態は、第６実施形態および第７実施形態の組み合わせでもある。
半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付けた後（図５Ｂを参照）、図１１に示すように、接着フィルム８０および半導体素子２０ａを切断する切り込み部Ｃを形成する。より詳細には、レーザアブレーションにより、切り込み部Ｃを形成する。すなわち、切り込み部Ｃの形成方法は、いずれであってもよい。図１１より後の工程は、第７実施形態における図１０Ｂの工程と同様でよい。
第８実施形態による半導体装置１のその他の構成は、第７実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第８実施形態による半導体装置１は、第７実施形態と同様の効果を得ることができる。
（第９実施形態）
図１２Ａおよび図１２Ｂは、第９実施形態による半導体装置１の製造方法の一例を示す断面図である。第９実施形態は、切り込み部Ｃを形成するブレードＢの先端形状がＶ字状である点で、第５実施形態と異なる。尚、第９実施形態では、ステルスダイシングにより半導体チップ２０の個片化が行われる。従って、図１２Ａおよび図１２Ｂの工程は、第１実施形態における図３Ａ～図３Ｅと同様の工程の後に行われる。
半導体ウェハＷの面Ｆ１に接着フィルム８０を貼り付けた後（図３Ｅを参照）、図１２Ａに示すように、接着フィルム８０および半導体素子２０ａを切断する切り込み部Ｃを形成する。より詳細には、先端がＶ字状のブレードＢａにより、切り込み部Ｃを形成する。この場合、図７に示す切り欠き面ＣＦの形状は、側面Ｆｓに対して傾斜する形状となる。
次に、図１２Ｂに示すように、切り込み部Ｃに沿って、半導体ウェハＷを半導体チップ２０に個片化する。尚、図１２Ｂの工程では、第５実施形態における図８Ｂとほぼ同様の工程が行われる。
このように、ブレードＢの先端形状は、略ラウンド状に限られず、異なっていてもよい。尚、図１２Ｂに示す半導体チップ２０の個片化において、ブレードダイシングが行われてもよい。この場合、切り欠き面ＣＦは、図７および図１２Ｂに示すように、側面Ｆｓと同じ表面粗さを有するが、側面Ｆｓとは異なる形状を有することになる。
第９実施形態による半導体装置１のその他の構成は、第５実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第９実施形態による半導体装置１は、第５実施形態と同様の効果を得ることができる。
（変形例）
図１３Ａ～図１３Ｇは、変形例による半導体装置１の製造方法の一例を示す断面図である。変形例は、レーザグルービングにより図７に示す切り欠き部Ｃａが形成される点で、第５実施形態と異なる。
また、変形例では、切り欠き部Ｃａが、レーザグルービングで形成されるため、切り込み部Ｃは、第５実施形態のように半導体ウェハＷに達していてもよく、第１実施形態のように半導体ウェハＷに達していなくてもよい。以下では、第１実施形態の工程にレーザグルービングの工程を加える例について、説明する。従って、図１３Ａ～図１３Ｇの工程は、第１実施形態における図３Ａと同様の工程の後に行われる。
半導体ウェハＷの面Ｆ１に半導体素子Ｗａおよび電極ピラー２１を形成した後（図３Ａを参照）、図１３Ａに示すように、レーザ光Ｌにより、半導体素子Ｗａから半導体基板Ｗｂを露出させる溝Ｇを形成する。すなわち、半導体ウェハＷに接着フィルム８０を設ける前に、ダイシング領域Ｒｄに沿って、半導体ウェハＷの面Ｆ１側から、半導体素子２０ａよりも深く、かつ、半導体ウェハＷの面Ｆ２よりも浅い溝Ｇを形成する。
溝Ｇは、切り込み部Ｃを形成する前に、切断しづらい半導体素子Ｗａを切断することができる。従って、溝Ｇは、第５実施形態における図８Ａに示す、半導体素子Ｗａを切断する切り込み部Ｃとほぼ同様に機能する。従って、この溝Ｇの一部が、図７に示す切り欠き部Ｃａに対応する。
図１３Ｂ～図１３Ｇの工程では、第１実施形態における図３Ｂ～図３Ｇとほぼ同様の工程が行われる。図１３Ｆに示す例では、切り込み部Ｃは半導体ウェハＷに達していないが、半導体素子Ｗａを取り除くように溝Ｇが形成されている。
尚、レーザグルービングに限られず、他の方法により溝Ｇが形成されてもよい。
変形例による半導体装置１のその他の構成は、第５実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。変形例による半導体装置１は、第５実施形態と同様の効果を得ることができる。また、変形例による半導体装置１に第１実施形態～第４実施形態および第６実施形態～第９実施形態を組み合わせてもよい。すなわち、切り込み部Ｃは、半導体ウェハＷに達していなくてもよく、半導体ウェハＷに達していてもよい。さらに、切り込み部Ｃの形成および半導体チップ２０の個片化の方法は、いずれでもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、２１ 電極ピラー、８０ 接着フィルム、２０ 半導体チップ、２０ａ 半導体素子、Ｃ 切り込み部、Ｃａ 切り欠き部、ＣＦ 切り欠き面、Ｆ１ 面、Ｆ２ 面、Ｆｓ 側面、Ｇ 溝、ＬＭ 改質部、Ｒｄ ダイシング領域、Ｗ 半導体ウェハ、Ｗｃ 亀裂

Claims (9)

  1. 第１面と該第１面の反対側にある第２面とを有し、前記第１面に半導体素子および該半導体素子と電気的に接続されるバンプを有する半導体ウェハの前記第１面に接着フィルムを設け、
    前記半導体ウェハの分割領域に沿って、前記接着フィルム側から切り込み部を形成し、
    前記切り込み部に沿って、前記半導体ウェハを半導体チップに個片化し、
    前記半導体チップの前記第１面を配線基板に対向させて、前記バンプを前記接着フィルム内で前記配線基板に接続させる、ことを具備する、半導体装置の製造方法。
  2. 前記半導体ウェハの分割領域に沿って、前記接着フィルム側から、前記半導体ウェハの前記第１面よりも浅い前記切り込み部を形成し、
    前記切り込み部に沿って、前記半導体ウェハを前記半導体チップに個片化するとともに、前記接着フィルムを分割する、ことをさらに具備する、請求項１に記載の半導体装置の製造方法。
  3. 前記分割領域に沿って、前記接着フィルム側から、前記半導体素子よりも深く、かつ、前記半導体ウェハの前記第２面よりも浅い前記切り込み部を形成し、
    切断面が前記切り込み部の断面とは異なる形状または表面状態を有するように前記半導体ウェハを切断することにより、前記切り込み部に沿って、前記半導体ウェハを前記半導体チップに個片化する、ことを具備する、請求項１に記載の半導体装置の製造方法。
  4. 前記半導体ウェハに前記接着フィルムを設ける前に、前記半導体ウェハの前記第２面側からレーザ光を照射することにより、前記分割領域に沿って前記半導体ウェハ内に改質部を形成し、
    前記改質部を起点として前記半導体ウェハを劈開することにより、前記切り込み部に沿って、前記半導体ウェハを前記半導体チップに個片化する、ことをさらに具備する、請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記改質部の形成後、かつ、前記接着フィルムを設ける前に、前記改質部から前記半導体ウェハの前記第１面または前記第２面に伸びるクラックの状態を検査する、ことをさらに具備する、請求項４に記載の半導体装置の製造方法。
  6. 前記半導体ウェハに前記接着フィルムを設ける前に、前記分割領域に沿って、前記半導体ウェハの前記第１面側から、前記半導体素子よりも深く、かつ、前記半導体ウェハの前記第２面よりも浅い溝を形成する、ことをさらに具備する、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
  7. 配線基板と、
    第１面と該第１面の反対側にある第２面とを有し、前記第１面に半導体素子および該半導体素子と電気的に接続されるバンプを有する半導体チップであって、前記第１面側において、前記バンプを介して前記配線基板と接続される半導体チップと、
    前記半導体チップと前記配線基板との間において前記バンプを被覆する接着フィルムと、を備え、
    前記半導体チップは、前記第１面と前記第２面との間にある前記半導体チップの側面と、前記第１面と、が交差する角部に設けられる切り欠き部を有する、半導体装置。
  8. 前記切り欠き部の切り欠き面は、前記側面とは異なる形状または表面状態を有する、請求項７に記載の半導体装置。
  9. 前記接着フィルムは、前記切り欠き部の切り欠き面に接触する、請求項７または請求項８に記載の半導体装置。
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