JP2008028325A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体ウェハの反りを低減でき、かつ製造の信頼性を確保することができる。
【解決手段】半導体ウェハ２の裏面研削時に、裏面２ｂの周縁部の突出部２ｃに、その外周側から内周側に向けて突出部２ｃの高さが低くなるように傾斜するテーパ面２ｄが形成されるように研削することにより、レジスト塗布工程でスピンコートによってレジスト２２を塗布する際に、余分なレジスト２２が突出部２ｃのテーパ面２ｄを介して外側に抜けるため、半導体ウェハ２の裏面２ｂに均一な膜厚のレジスト２２を形成することができ、半導体装置（ＳＩＰ）の製造における信頼性を確保することができる。
【選択図】図１２

Description

本発明は、半導体装置の製造技術に関し、特に、薄型化された半導体ウェハを用いる半導体装置の製造に適用して有効な技術に関する。

複数の半導体素子が形成された第１の表面と該第１の表面とは反対側の第２の表面とを有するシリコンウエハの該第２の表面を、中央部分と該中央部分より厚い周辺部分とが形成されるように、削る工程と、シリコンウエハを複数の半導体素子に分離する工程とを備えた技術がある（例えば、特許文献１参照）。
特開２００３−１２４１４７号公報（図１）

近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高速・高機能なシステムを短期間で実現するＳＩＰ（System In Package)技術が注目されており、各社から多様な実装構造が提案されている。特に複数の半導体チップを三次元的に積層し、これらチップ間の配線を三次元的に接続する構造（以降、この構造を三次元積層構造ともいう）のパッケージの開発が盛んに進められている。

三次元積層構造を実現するためには、半導体ウェハの薄型化が要求される。しかしながら、半導体ウェハが薄型化されると、反りや割れの問題が発生する。この反りや割れの対策として、ガラスのようなハード基板を接着テープや接着剤を介して半導体ウェハに貼り付けてサポートする方式が知られているが、この方式では、材料費が高くなる。

そこで、前記特許文献１（特開２００３−１２４１４７号公報）に記載されているような中央部より周辺部分を厚く形成した半導体ウェハを用いる技術がある。この技術によれば、周辺部分の強度が高められるため、半導体ウェハの反りを抑制することができ、かつ外周部を研削しないため、半導体ウェハのエッジが欠けるナイフエッジ現象を抑制することができる。

ところが、前記特許文献１に記載されている技術の場合、上記したような三次元積層構造を実現するための半導体デバイスを形成するプロセスにて新たな問題が発生する。すなわち、三次元用の貫通電極をウェハ裏面から形成する際、貫通孔を形成するため、エッチング用のレジストを裏面側に形成する。このレジスト形成工程では、スピンコート方式によって行うことが多い。そのため、裏面電極形成のためのエッチング工程が安定して行えるように、ウェハの中心付近に滴下したレジストが回転動作によってウェハの裏面全面にほぼ均一な厚さに形成されなければならないが、半導体ウェハの裏面の周辺部分の肉厚部分がダムとなってしまい、滴下されたレジストが外側に抜けきれず、肉厚部分でレジスト溜まりとなる。

その結果、ウェハの中心付近と周辺付近におけるレジストの厚さにばらつきが生じてしまい、エッチング条件の設定が困難となる。更には、レジスト塗布工程以降の工程での処理が困難になるとともに、信頼性確保が困難になることが問題となる。

本発明の目的は、半導体ウェハの反りを低減できるとともに、製造の信頼性を確保することができる技術を提供することにある。

また、本発明の他の目的は、半導体装置の製造の低コスト化を図ることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。

すなわち、本発明は、半導体ウェハの裏面の周縁部に裏面側に突出する突出部が形成されるように半導体ウェハの裏面を研削する工程を有し、前記研削の際に、突出部に、その外周側から内周側に向けて突出部の高さが低くなるように傾斜するテーパ面が形成されるように研削するものである。

また、本発明は、（ａ）半導体ウェハの裏面の周縁部に突出部が形成されるように、かつ突出部の外周側から内周側に向けて高さが低くなるように傾斜するテーパ面が突出部に形成されるように裏面を研削する工程と、（ｂ）半導体ウェハにレーザーを照射して破砕層を形成する工程と、（ｃ）前記（ｂ）工程の後、半導体ウェハの裏面にレジストを塗布し、さらに裏面をエッチングして貫通電極を形成する工程とを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

半導体ウェハの裏面研削時に、裏面の周縁部の突出部に、その外周側から内周側に向けて突出部の高さが低くなるように傾斜するテーパ面が形成されるように研削することにより、レジスト塗布工程でスピンコートによってレジストを塗布する際に、余分なレジストが突出部のテーパ面を介して外側に抜けるため、半導体ウェハの裏面に均一な膜厚のレジストを形成することができる。また、半導体ウェハの裏面の周縁部に突出部が形成されているため、半導体ウェハの反りやナイフエッジ現象による割れを低減することができ、その結果、半導体装置の製造における信頼性を確保することができる。

さらに、半導体ウェハの裏面の周縁部に突出部が形成されているため、ガラス等を用いずに半導体ウェハの周縁部の強度を高めることができ、ガラス等を用いたサポート方式に比べて材料費を低減して半導体装置の製造の低コスト化を図ることができる。

また、半導体ウェハの裏面を研削して薄型化を図った後、レーザーを照射してレーザーダイシングを行い、その後、レジストを塗布し、かつエッチングを行って貫通電極を形成することにより、貫通電極形成のプロセス工程において搬送時等に半導体ウェハに外力が加わった際にも、半導体ウェハはレーザーダイシングによって形成された破砕層で割れるため、半導体ウェハの全体割れを防止することができる。

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は本発明の実施の形態１の半導体装置の製造方法によって製造される半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置におけるチップ間の接続構造を示す拡大部分断面図、図３は本発明の実施の形態１の半導体装置の製造におけるチップ取得までの製造手順の一例を示す処理フロー図、図４は本発明の実施の形態１の半導体装置の製造におけるＢＧテープ貼り付け後の構造の一例を示す断面図である。また、図５は本発明の実施の形態１の半導体装置の製造における裏面研削後の構造の一例を示す断面図、図６は本発明の実施の形態１の半導体装置の製造における裏面研削時の構造の一例を示す平面図、図７は図６に示す裏面研削時の詳細構造を示す拡大部分断面図、図８は図６に示す裏面研削によって形成された半導体ウェハの構造の一例を示す断面図である。さらに、図９は本発明の実施の形態１の半導体装置の製造におけるストレスリリーフ時の構造の一例を示す断面図、図１０は本発明の実施の形態１の変形例のストレスリリーフ時の構造とその後の洗浄時の構造をそれぞれ示す断面図、図１１は本発明の実施の形態１の半導体装置の製造におけるＢＧテープ剥離後の半導体ウェハの構造の一例を示す断面図である。

また、図１２は本発明の実施の形態１の半導体装置の製造におけるレジスト塗布時の構造の一例を示す断面図、図１３は本発明の実施の形態１の半導体装置の製造における露光処理時の構造の一例を示す断面図、図１４は本発明の実施の形態１の半導体装置の製造におけるエッチング時の構造の一例を示す断面図、図１５は本発明の実施の形態１の半導体装置の製造におけるＤＣテープ貼り付け後の構造の一例を示す断面図である。さらに、図１６は本発明の実施の形態１の半導体装置の製造における突出部切断時の構造の一例を示す断面図、図１７は本発明の実施の形態１の半導体装置の製造におけるウェハマウント時の構造の一例を示す断面図、図１８は本発明の実施の形態１の半導体装置の製造におけるダイシング時の構造の一例を示す断面図である。

本実施の形態１の半導体装置の製造方法は、薄型化された半導体ウェハ２を用いるものであり、主に、半導体ウェハ２の薄型化から半導体チップ形成までの製造方法について説明するものである。

まず、本実施の形態１の薄型化された半導体ウェハ２を用いて形成された複数の半導体チップ１を有する半導体装置の構造について説明する。

本実施の形態１の半導体装置は、複数の半導体チップ１を高密度に実装し、高速・高機能なシステムを実現するＳＩＰ１６であり、配線基板１０上に複数の半導体チップ１が積層されて実装されているとともに、これらチップ間の配線を三次元的に接続する三次元積層構造のものである。三次元積層構造を実現するためには、薄型化された半導体チップ１の実装が必要となるため、半導体チップ１が形成される半導体ウェハ２（図４参照）の薄型化も必要になる。

本実施の形態１の半導体装置の一例である図１及び図２に示すＳＩＰ１６は、配線基板１０の主面上に立体的に積層された複数の半導体チップ１からなるチップ積層体３を有するパッケージ構造になっている。本実施の形態１では、これに限定されないが、例えば、４つの半導体チップ１（（１ａ），（１ｂ），（１ｃ），（１ｄ））が立体的に積層されている。

配線基板１０は、その板厚方向と交差する平面形状が方形状になっており、本実施の形態１では例えば長方形になっている。配線基板１０は、これに限定されないが、例えば、ガラス繊維にエポキシ系もしくはポリイミド系の樹脂を含浸させた樹脂基板からなり、主面１０ａには複数の配線の各々の一部からなる複数のボンディングリード１１が配置され、主面１０ａと反対側の裏面１０ｂには複数の配線の各々の一部からなる複数のバンプランド１２が配置されている。ボンディングリード１１は、配線基板１０に設けられたスルーホール配線を介してバンプランド１２と電気的に接続されている。

複数のバンプランド１２の各々には、外部接続用端子として例えば半田バンプ１５が電気的にかつ機械的に接続されている。

また、半導体チップ１は、厚さ方向と交差する平面形状が方形状になっており、本実施の形態１では、例えば長方形になっている。さらに、図２に示すように互いに反対側に位置する主面（回路形成面、素子形成面）１ｅ及び裏面１ｆを有し、半導体チップ１の主面１ｅ側には集積回路が形成されている。集積回路としては、例えば、メモリ回路の中の１つである不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory)が形成されている。

また、半導体チップ１の主面１ｅには、複数の電極パッド４が形成されている。本実施の形態１において、それぞれの半導体チップ１の複数の電極パッド４は、半導体チップ１の主面１ｅの互いに対向する位置の２辺に沿って配置されている。さらに、複数の電極パッド４の各々は、半導体チップ１の主面１ｅに形成された絶縁膜９の開口部に露出している。

また、半導体チップ１は、複数の電極パッド４に対応して設けられた貫通孔５を有し、さらに複数の貫通電極７を有する構成になっている。貫通孔５は、半導体チップ１の裏面１ｆ側から主面１ｅ側の電極パッド４に達する形状となっている。貫通電極７は、半導体チップ１の主面１ｅに設けられた電極パッド４と、貫通孔５の内壁面に沿って形成され、かつ電極パッド４と電気的に接続された接続用電極６とを有する構成になっている。本実施の形態１の接続用電極６は、半導体チップ１の裏面１ｆに引き出されており、さらに主面１ｅ側の電極パッド４と接続しているとともに、貫通孔５の内壁面に沿った凹形状となっている。

また、各々の電極パッド４には、半導体チップ１の主面１ｅから突出する突起状電極として、例えば、Ａｕからなるスタッドバンプ８が配置され、電気的にかつ機械的に接続されている。

また、チップ積層体３において、最下段の半導体チップ１ａは、その主面１ｅが配線基板１０の主面１０ａと対向し、その主面１ｅと配線基板１０の主面１０ａとの間に接着材１３を介在して、配線基板１０の主面１０ａに接着固定されている。接着材１３としては、例えば、エポキシ系の熱硬化型絶縁性樹脂の中に多数の導電性粒子が混入されたシート状の異方性導電樹脂（ＡＣＦ：Anisotropic Conductive Film ）が用いられている。

また、最下段の半導体チップ１ａのスタッドバンプ８は、接着材１３の熱収縮力や、接着材１３の熱硬化収縮力等によって、配線基板１０のボンディングリード１１に圧接され、このボンディングリード１１と電気的に接続されている。

また、チップ積層体３の厚さ方向に沿って互いに隣合う２つの半導体チップ１（１ａと１ｂ、１ｂと１ｃ、１ｃと１ｄ）において、上段側に配置された半導体チップ１のスタッドバンプ８は、その一部が下段側に配置された半導体チップ１の接続用電極６を介在して下段側の半導体チップ１の貫通孔５の中に（接続用電極６の凹部）に挿入され、下段側の半導体チップ１の電極パッド４と電気的に接続されている。このスタッドバンプ８は、その一部が塑性流動を伴う変形によって貫通孔５の中（接続用電極６の凹部）に圧接注入されている。本実施の形態１において、下段側の半導体チップ１の貫通孔５内は、下段側の半導体チップ１の接続用電極６を介在して上段側の半導体チップ１のスタッドバンプ８によって充填されている。

また、各々の半導体チップ１間は、アンダーフィル等の封止用接着材１４によって封止され、機械的な強度を保持すると同時に外部環境から保護されている。

本実施の形態１では、各々の半導体チップ１の電極配置（チップ間接続位置）や、チップサイズが等価な場合の多段積層による実装形態を示しており、例えば、不揮発性メモリの多段積層によって、小型・薄型で、かつ大容量化を実現している。

次に、本実施の形態１の半導体装置の製造方法について説明する。ここでは、図３〜図１８を用いて、主に、半導体ウェハ２の薄型化から半導体チップ形成までを説明する。

まず、図３の処理フローに示すように、ステップＳ１に示すＢＧ（Back Grinding)テープ貼付けを行う。すなわち、図４に示すように半導体ウェハ２の主面２ａにＢＧテープ１７を貼る。その後、ステップＳ２に示すＢＧ研削を行う。すなわち、図５に示すように半導体ウェハ２の裏面２ｂを研削して半導体ウェハ２を薄型化する。図８に示すように三次元積層構造用として用いられる半導体ウェハ２の厚さ（Ｔ）は、例えば、Ｔ＝３０〜５０μｍである。

その際、図６及び図８に示すように、半導体ウェハ２の裏面２ｂ側に突出する突出部２ｃが、半導体ウェハ２の裏面２ｂの周縁部に沿ってリング状に形成されるように半導体ウェハ２の裏面２ｂを研削する。さらに研削時は、図７に示すようにその外周側から内周側に向けて突出部２ｃの高さが低くなるように傾斜するテーパ面２ｄが突出部２ｃに形成されるように研削する。すなわち、突出部２ｃに形成されるテーパ面２ｄは、内側から外側に向かうにつれて裏面２ｂからの高さが高くなるように傾斜した面であり、このテーパ面２ｄは突出部２ｃに形成されるため、テーパ面２ｄも周縁部に沿ってリング状に形成される。

なお、研削の際には、図６及び図７に示すように、突出部２ｃのテーパ面２ｄの傾斜の角度に対応するテーパ付きの研削工具であり、かつ円盤状のＢＧ用砥石１８等を用いて、半導体ウェハ２の周縁部よりも内側の領域を研削する。これにより、周縁部にリング状の突出部２ｃを形成するとともに、テーパ面２ｄも形成できる。その際、テーパ面２ｄの裏面２ｂに対する傾斜角度（θ）は、突出部２ｃの高さが高過ぎても低過ぎてもウェハの製造不良に至る可能性があるため、θ＝３０〜４５°であることが好ましい。詳細に説明すると、例えば傾斜角度（θ）が４５°より大きい場合は、後のストレスリリーフプロセスにおけるエッチング液や裏面電極を形成するために塗布するレジストが、半導体ウェハ２の周辺部から外側に抜けきれず、突出部２ｃにおいて溜まってしまう問題が発生する。また、例えば傾斜角度（θ）が３０°より小さい場合は、突出部２ｃ付近におけるエッチング液溜まりやレジスト溜まりの問題は抑制できるが、反りに対する十分な強度が確保することが困難となり、後のプロセスを搬送することが困難となる。

本実施の形態１の半導体ウェハ２では、裏面２ｂの周縁部に突出部２ｃが形成されることにより、周縁部の強度が高められるため、半導体ウェハ２の反りを抑制することができ、さらに外周端部を研削しないため、半導体ウェハ２のエッジが欠けるナイフエッジ現象を抑制することができる。また、突出部２ｃにテーパ面２ｄが形成されているため、突出部２ｃ付近においてエッチング液やレジストが溜まってしまう問題も解決できる。

その後、ステップＳ３に示すストレスリリーフプロセスを行う。すなわち、図９に示すウェットエッチングや図１０に示すドライポリッシング、あるいはプラズマエッチング等によって半導体ウェハ２の裏面２ｂの仕上げ処理を行う。なお、前記ウェットエッチングでは、エッチング液１９を滴下してスピンエッチを行うが、その際、本実施の形態１の半導体ウェハ２は、その裏面２ｂにおいて周縁部の突出部２ｃにテーパ面２ｄがリング状に形成されており、スピンエッチ時に余分なエッチング液１９が突出部２ｃのテーパ面２ｄを介して外側に抜けるため、半導体ウェハ２の裏面２ｂに均一にエッチング液１９を滴下することができる。

これにより、仕上げ処理（ストレスリリーフ）の安定化を図ることができる。

さらに、図１０に示す研磨材２０を用いた前記ドライポリッシングにおいても、ストレスリリーフ後の洗浄工程で、洗浄液２１を滴下する際に、余分な洗浄液２１が突出部２ｃのテーパ面２ｄを介して外側に抜けるため、半導体ウェハ２の裏面２ｂに均一に洗浄液２１を滴下することができ、洗浄の安定化を図ることができる。

その後、ステップＳ４に示すＢＧテープ剥離を行う。ここでは、図１１に示すように、半導体ウェハ２の主面２ａに貼られていたＢＧテープ１７を剥離する。すなわち、半導体ウェハ２上にＢＧテープ１７が残っていると次工程の貫通電極プロセスでＢＧテープ１７の接着層から異物が発生する可能性が有り、飛散した異物が半導体ウェハ２の裏面２ｂに付着すると裏面電極の形成処理に悪影響を及ぼすため、貫通電極プロセスに入る前に、半導体ウェハ２からＢＧテープ１７を剥がしておく。

その後、ステップＳ５に示す成膜又は貫通電極プロセスを実施する。まず、図１２に示すレジスト塗布を行う。半導体ウェハ２の主面２ａをチャックテーブル２３に吸着固定し、半導体ウェハ２の裏面２ｂ上にスピンコートによってレジスト２２を滴下する。その際、半導体ウェハ２には、その裏面２ｂにおいて周縁部の突出部２ｃにテーパ面２ｄがリング状に形成されており、スピンコート時に余分なレジスト２２が突出部２ｃのテーパ面２ｄを介して外側に抜けるため、半導体ウェハ２の裏面２ｂに均一にレジスト２２を塗布することができる。すなわち、半導体ウェハ２の裏面２ｂにおけるレジスト溜まりを無くすことができる。

その後、図１３に示すように、露光を行う。すなわち、光源２４から所望のパターンが形成されたフォトマスク２５を介して半導体ウェハ２の裏面２ｂに光を照射し、前記パターンを露光する。この時、半導体ウェハ２の裏面２ｂ側における中心付近と周辺付近に形成されたレジスト２２の膜厚は、ほぼ均一に形成されているため、光を照射した後のパターニングに、ばらつきが生じ難くなる。その後、図１４に示すように、ウェットエッチングによってＳｉエッチを行い、さらにレジスト除去を行う。その際、エッチング液２６を滴下してスピンエッチによってエッチングを行うが、本実施の形態１の半導体ウェハ２は、その裏面２ｂにおいて周縁部の突出部２ｃにテーパ面２ｄがリング状に形成されており、スピンエッチ時に余分なエッチング液２６が突出部２ｃのテーパ面２ｄを介して外側に抜けるため、半導体ウェハ２の裏面２ｂに均一にエッチング液２６を滴下することができる。

その後、半導体ウェハ２の裏面２ｂに配線層及び絶縁層を形成する。さらに、メッキ層やシード層を順次形成して図２に示すような貫通電極７を形成する。

その後、ステップＳ６に示すウェハテストによって半導体ウェハ２の電気的検査を行う。その後、ステップＳ７に示すウェハマウントを行う。ここでは、図１５に示すように、半導体ウェハ２の主面２ａにダイシングテープ２７を貼り付ける。

その後、ステップＳ８に示す突出部切り落としを行う。ここでは、図１６に示すように、ダイシングテープ２７を介して半導体ウェハ２の主面２ａをチャックテーブル２３に吸着固定し、切断工具であるブレード２８を用いて半導体ウェハ２の周縁部を裏面２ｂ側から切断して半導体ウェハ２からリング状の突出部２ｃを切断分離する。この時、チャックテーブル２３を回転させることで、半導体ウェハ２の周縁部に沿ってブレード２８を走らせることが可能となる。

その後、ステップＳ９に示す反転／ウェハマウント後、ダイシング（ＤＣ）テープ剥がしを実施する。すなわち、半導体ウェハ２の表裏を反転し、その後、図１７に示すように、半導体ウェハ２の裏面２ｂを、リング状治具２９に固定されたダイシングテープ２９ａにマウントする。その後、半導体ウェハ２の主面２ａに貼り付けられているダイシングテープ２７を剥がす。ここで、突出部２ｃは、半導体ウェハ２の反りを抑制するために形成されていたため、突出部２ｃが切断分離されると、再び半導体ウェハ２が反る可能性が高い。しかしながら、上記したように、ステップＳ８では、半導体ウェハ２をチャックテーブル２３に吸着固定しているため、突出部２ｃを切断分離したことで半導体ウェハ２に応力が集中したとしても、平坦な状態で固定しておくことが可能である。その後、半導体ウェハ２をチャックテーブル２３上に固定したまま、リング状治具２９を有するダイシングテープ２９ａを貼り付け、図１７に示すように反転してからダイシングテープ２７を剥離し、複数の半導体チップを取得するためのステップＳ１０に示すダイシング工程に搬送する。すなわち、図１８に示すように、切断用のブレード２８を用いて半導体ウェハ２を切断して複数の半導体チップ１に個片化する。

その後、図２に示すように、半導体チップ１の電極パッド４上に、突起状電極として例えばスタッドバンプ８を形成する。

これらの半導体チップ１を配線基板１０上に順次積層することにより、図１に示す三次元積層構造のＳＩＰ１６を組み立てることができる。

本実施の形態１の半導体装置の製造方法によれば、半導体ウェハ２の裏面２ｂを研削して半導体ウェハ２の薄型化を図る際に、裏面２ｂの周縁部にリング状に突出部２ｃが形成されるように研削し、さらに裏面２ｂの外周側から内周側に向けて突出部２ｃの高さが低くなるように傾斜するテーパ面２ｄが形成されるように研削する。これにより、貫通電極形成プロセスのレジスト塗布工程でスピンコートによってレジスト２２を塗布する際に、余分なレジスト２２が突出部２ｃのテーパ面２ｄを介して外側に抜けるため、半導体ウェハ２の裏面２ｂに均一な膜厚のレジスト２２を形成することができる。

さらに、裏面研削後、ウェットエッチングやドライポリッシング等のストレスリリーフ（仕上げ処理）を行う際にも、半導体ウェハ２の裏面２ｂの周縁部の突出部２ｃにテーパ面２ｄがリング状に形成されているため、スピンエッチや、ドライポリッシング後の洗浄において半導体ウェハ２の裏面２ｂに均一にエッチング液１９や洗浄液２１を滴下することができ、仕上げ処理の安定化を図ることができる。

また、半導体ウェハ２の裏面２ｂの周縁部にリング状に突出部２ｃが形成されているため、半導体ウェハ２の反りやナイフエッジ現象による割れを低減することができる。

その結果、三次元積層構造のＳＩＰ１６（半導体装置）の製造における信頼性を確保することができる。

また、半導体ウェハ２の裏面２ｂの周縁部に突出部２ｃが形成されているため、ガラス等を用いずに半導体ウェハ２の周縁部の強度を高めることができ、ガラス等を用いたサポート方式に比べて材料費を低減することができる。

これにより、三次元積層構造のＳＩＰ１６（半導体装置）の製造の低コスト化を図ることができる。

（実施の形態２）
図１９は本発明の実施の形態２の半導体装置の製造におけるチップ取得までの製造手順の一例を示す処理フロー図、図２０は本発明の実施の形態２の半導体装置の製造におけるレーザーダイシング時の構造の一例を示す断面図、図２１は本発明の実施の形態２の半導体装置の製造における突出部研削時の構造の一例を示す断面図である。さらに、図２２は図２１に示す研削によって形成された段差部の構造の一例を示す拡大部分断面図、図２３は本発明の実施の形態２の半導体装置の製造におけるウェハマウント後の構造の一例を示す断面図である。

本実施の形態２の半導体装置の製造方法は、レーザーダイシングによるダイシングを実施するものであり、その際、貫通電極形成プロセスに入る前にレーザーダイシングを行うものである。

まず、図１９に示すステップＳ１１のＢＧテープ貼付け、ステップＳ１２のＢＧ研削、さらにステップＳ１３のストレスリリースプロセスを、実施の形態１のステップＳ１のＢＧテープ貼付け、ステップＳ２のＢＧ研削、さらにステップＳ３のストレスリリースプロセスとそれぞれ同様の方法で行う。これによって、図５に示す半導体ウェハ２と同様に、薄型化され、かつ裏面２ｂの周縁部にリング状に突出部２ｃが形成され、さらに突出部２ｃにテーパ面２ｄが形成される。

その後、ステップＳ１４に示すレーザーダイシングを行う。ここでは、図２０に示すように、チャックテーブル２３上に固定された半導体ウェハ２の複数のダイシングライン上にレーザー３０を照射して複数の破砕層３１を形成する。

その後、実施の形態１のステップＳ５の貫通電極プロセスと同様に、ステップＳ１５の貫通電極プロセスを行って貫通電極７を形成し、貫通電極形成後、ステップＳ６のウェハテストと同様にステップＳ１６のウェハテストを行う。

その後、ステップＳ１７の突出部研削／ウェハマウント後、ＢＧテープ剥がしを行う。ここでは、図２１に示すように、主面２ａがＢＧテープ１７を介してチャックテーブル２３上に固定された半導体ウェハ２の裏面２ｂの周縁部の突出部２ｃを、ＢＧ用砥石１８によって研削して図２２に示す段差部２ｅを形成する。すなわち、ＢＧ用砥石１８によって突出部２ｃを研削して、裏面２ｂからの突出量（Ｄ）が突出部２ｃより遥かに小さい段差部２ｅを周縁部に形成する。その際、段差部２ｅの裏面２ｂからの高さ（突出量または段差量）Ｄは、例えば、５０〜１００μｍである。

この段差部２ｅが形成されたことにより、裏面電極が形成された領域は僅かに段差部２ｅより引っ込んだ形状となるため、半導体ウェハ２の裏面２ｂに形成された配線や電極等を保護することができる。

その後、半導体ウェハ２の表裏を反転して、図２３に示すように、半導体ウェハ２の裏面２ｂを、リング状治具２９に固定されたダイシングテープ２９ａにマウントする。その際、半導体ウェハ２の裏面２ｂの周縁部には、高さ５０〜１００μｍ程度の段差部２ｅが形成されているため、半導体ウェハ２の裏面２ｂに形成された配線等がダイシングテープ２９ａに接触することを低減でき、その結果、裏面２ｂの配線や電極等の損傷を低減することができる。

なお、ダイシングテープ２９ａの接着層と半導体ウェハ２の裏面２ｂの間に数十μｍ程度の隙間が形成されたとしても、半導体ウェハ２には既にレーザーダイシングによって破砕層３１が形成されており、次工程でエキスパンド（分割）を行うだけなので特に問題は発生しない。

その後、半導体ウェハ２の主面２ａに貼り付けられているＢＧテープ１７を剥がす。

その後、ステップＳ１８に示すＵＶ照射・分割（エキスパンド）を行って、半導体ウェハ２を複数の半導体チップ１に個片化する。

その後、ステップＳ１９に示すチップのトレー詰め又はダイボンドを行う。

その後、取得した半導体チップ１を配線基板１０上に順次積層することにより、図１に示す三次元積層構造のＳＩＰ１６を組み立てることができる。

なお、ステップＳ１７の突出部研削／ウェハマウント後、ＢＧテープ剥がし工程については、インライン設備の一貫処理装置内で半導体ウェハ２を全面吸着した状態で処理するため、ウェハテスト後に突出部２ｃを研削することが可能である。

また、レーザーダイシングを行った後、半導体ウェハ２の裏面２ｂの非有効領域にレーザー３０を照射して裏面２ｂにアライメント用マークを形成しておくことで、裏面２ｂの貫通電極形成時に、ＢＧテープ１７によって主面２ａ側が認識できない場合であっても前記アライメント用マークを認識してアライメントを行うことが可能になる。この時、裏面電極形成時には、レジストを半導体ウェハ２の裏面２ｂ全域に形成するため、レーザー３０により形成したアライメント用マークもレジストで覆われ、認識することが困難となる。そこで、滴下するレジストは、アライメント用マークをレジストが塗布されている側から確認することが可能なもの、すなわち、透明なものを使用する。

本実施の形態２の半導体装置の製造方法は、半導体ウェハ２の裏面２ｂを研削してウェハの薄型化を図った後、レーザー３０を照射してレーザーダイシングを行い、その後、レジスト２２を塗布し、かつエッチングを行って貫通電極７を形成するものである。

これにより、貫通電極形成のプロセス工程において搬送時等に半導体ウェハ２に外力が加わった際にも、半導体ウェハ２は、レーザーダイシングによって形成された破砕層３１で割れるため、半導体ウェハ２の全体割れ（有効領域での割れ等）を防止することができる。

その結果、三次元積層構造のＳＩＰ（半導体装置）１６の製造における信頼性を確保することができる。

（実施の形態３）
図２４は本発明の実施の形態３の半導体装置の製造におけるチップ取得までの製造手順の一例を示す処理フロー図、図２５は本発明の実施の形態３の半導体装置の製造におけるウェハマウント後の構造の一例を示す断面図、図２６は本発明の実施の形態３の変形例のチップ取得までの製造手順を示す処理フロー図、図２７は図２６に示す変形例の半導体装置の製造におけるピックアップ時の構造を示す断面図である。

本実施の形態３の半導体装置の製造方法は、実施の形態２のものと略同様であるが、実施の形態２の半導体装置の製造方法との相違点は、ウェハテスト後のウェハマウント時に、半導体ウェハ２の裏面２ｂに研削用の段差付きテープを貼り付けるものである。

すなわち、図２４に示すステップＳ２１のＢＧテープ貼付けからステップＳ２６のウェハテストまでを、実施の形態２のステップＳ１１のＢＧテープ貼付けからステップＳ１６のウェハテストまでと同様に順次行い、ステップＳ２７のウェハマウント後、ＢＧテープ剥がしの工程で、図２５に示すように、半導体ウェハ２の裏面２ｂに研削用の段差付きテープである段差付きダイシングテープ３２を貼り付けるものである。その際、半導体ウェハ２の裏面２ｂの周縁部のリング状の突出部２ｃの内側領域に段差付きダイシングテープ３２の段差部３２ａを貼り付ける。その後、主面２ａ側のＢＧテープ１７を剥がし、さらに、ステップＳ２８のＵＶ照射・分割、ステップＳ２９のトレー詰め又はダイボンドを行う。

このように段差付きダイシングテープ３２の段差部３２ａを半導体ウェハ２の裏面２ｂに貼り付けることにより、半導体ウェハ２のリング状の突出部２ｃが段差部３２ａの外側周囲に配置され、その結果、突出部２ｃの研削や切り落としを行わなくて済み工程の簡略化を図ることができる。

次に、本実施の形態３の変形例について説明する。

図２６の処理フローに示すように、図２７に示す自己剥離ＢＧテープ３３を用いて各処理を行うものである。自己剥離ＢＧテープ３３は、加熱すると、内部に混入された複数の発砲剤が発砲して粘着力が低下し、これにより剥離可能になるテープである。

まず、ウェハテスト後、ステップＳ３１の自己剥離ＢＧテープ貼付けによって半導体ウェハ２の主面２ａに自己剥離ＢＧテープ３３（図２７参照）を貼り付ける。

その後、ステップＳ３２のＢＧ研削、ステップＳ３３のストレスリリースプロセス、ステップＳ３４のレーザーダイシングをそれぞれ順次行い、さらに貫通電極７を形成する場合（Ａ）には、ステップＳ３５の成膜又は貫通電極プロセス、ステップＳ３６のウェハテストを行った後、ステップＳ３７のピックアップエリアのみ自己剥離を行う。ここでは、図２７に示すように、ピックアップを行うエリアのみを加熱して自己剥離させて分割する。その後、半導体チップ１をピックアップしてステップＳ３８に示すトレー詰め又はダイボンドを行う。

なお、貫通電極７を形成しない場合（Ｂ）においても、ステップＳ３４のレーザーダイシング後に、ステップＳ３７のピックアップエリアのみ自己剥離を行うことで自己剥離ＢＧテープ３３を有効に使うことができる。

すなわち、自己剥離ＢＧテープ３３を用いることでＵＶ照射の工程を削除することができ、工程の簡略化を図ることができる。

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば、前記実施の形態１では、ＳＩＰ１６において、半導体チップ１が配線基板１０上に４段で積層されている場合を説明したが、半導体チップ１の積層数は何段であってもよい。

本発明は、薄型化された基板を用いる電子装置の製造技術に好適である。

本発明の実施の形態１の半導体装置の製造方法によって製造される半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置におけるチップ間の接続構造を示す拡大部分断面図である。 本発明の実施の形態１の半導体装置の製造におけるチップ取得までの製造手順の一例を示す処理フロー図である。 本発明の実施の形態１の半導体装置の製造におけるＢＧテープ貼り付け後の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造における裏面研削後の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造における裏面研削時の構造の一例を示す平面図である。 図６に示す裏面研削時の詳細構造を示す拡大部分断面図である。 図６に示す裏面研削によって形成された半導体ウェハの構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるストレスリリーフ時の構造の一例を示す断面図である。 本発明の実施の形態１の変形例のストレスリリーフ時の構造とその後の洗浄時の構造をそれぞれ示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるＢＧテープ剥離後の半導体ウェハの構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるレジスト塗布時の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造における露光処理時の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるエッチング時の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるＤＣテープ貼り付け後の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造における突出部切断時の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるウェハマウント時の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造におけるダイシング時の構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の製造におけるチップ取得までの製造手順の一例を示す処理フロー図である。 本発明の実施の形態２の半導体装置の製造におけるレーザーダイシング時の構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の製造における突出部研削時の構造の一例を示す断面図である。 図２１に示す研削によって形成された段差部の構造の一例を示す拡大部分断面図である。 本発明の実施の形態２の半導体装置の製造におけるウェハマウント後の構造の一例を示す断面図である。 本発明の実施の形態３の半導体装置の製造におけるチップ取得までの製造手順の一例を示す処理フロー図である。 本発明の実施の形態３の半導体装置の製造におけるウェハマウント後の構造の一例を示す断面図である。 本発明の実施の形態３の変形例のチップ取得までの製造手順を示す処理フロー図である。 図２６に示す変形例の半導体装置の製造におけるピックアップ時の構造を示す断面図である。

符号の説明

１，１ａ，１ｂ，１ｃ，１ｄ 半導体チップ
１ｅ 主面
１ｆ 裏面
２ 半導体ウェハ
２ａ 主面
２ｂ 裏面
２ｃ 突出部
２ｄ テーパ面
２ｅ 段差部
３ チップ積層体
４ 電極パッド
５ 貫通孔
６ 接続用電極
７ 貫通電極
８ スタッドバンプ
９ 絶縁膜
１０ 配線基板
１０ａ 主面
１０ｂ 裏面
１１ ボンディングリード
１２ バンプランド
１３ 接着材
１４ 封止用接着材
１５ 半田バンプ
１６ ＳＩＰ（半導体装置）
１７ ＢＧテープ
１８ ＢＧ用砥石（研削工具）
１９ エッチング液
２０ 研磨材
２１ 洗浄液
２２ レジスト
２３ チャックテーブル
２４ 光源
２５ フォトマスク
２６ エッチング液
２７ ダイシングテープ
２８ ブレード（切断工具）
２９ リング状治具
２９ａ ダイシングテープ（研削用のテープ）
３０ レーザー
３１ 破砕層
３２ 段差付きダイシングテープ（段差付きテープ）
３２ａ 段差部
３３ 自己剥離ＢＧテープ

Claims (17)

1. 主面と前記主面に対向する裏面を有する半導体ウェハの前記裏面の周縁部に前記裏面側に突出する突出部が形成されるように前記半導体ウェハの裏面を研削する工程を有し、前記研削の際に、前記突出部に、その外周側から内周側に向けて前記突出部の高さが低くなるように傾斜するテーパ面が形成されるように研削することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、前記テーパ面の傾斜の角度に対応するテーパ付きの研削工具によって研削することを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、前記テーパ面の前記裏面に対する傾斜角度は、３０〜４５°であることを特徴とする半導体装置の製造方法。
4. 請求項１記載の半導体装置の製造方法において、前記テーパ面を、前記半導体ウェハの周縁部にリング状に形成することを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、前記半導体ウェハの裏面の研削後、前記半導体ウェハの裏面にレジストを塗布する工程と、前記半導体ウェハの裏面をエッチングする工程と、前記半導体ウェハの主面の電極と裏面の電極を接続する貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、前記貫通電極を形成した後、前記半導体ウェハの裏面の突出部をこれより小さな突出量の段差部となるまで研削工具によって研削することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、前記段差部の前記裏面からの突出量は、５０〜１００μｍであることを特徴とする半導体装置の製造方法。
8. 請求項５記載の半導体装置の製造方法において、前記貫通電極を形成した後、前記半導体ウェハの裏面に研削用の段差付きテープの段差部を貼り付けることを特徴とする半導体装置の製造方法。
9. 請求項５記載の半導体装置の製造方法において、前記貫通電極を形成した後、切断工具によって前記半導体ウェハの周縁部を切断して前記半導体ウェハから前記突出部を分離することを特徴とする半導体装置の製造方法。
10. 請求項５記載の半導体装置の製造方法において、前記貫通電極を形成した後、前記半導体ウェハの裏面に研削用のテープを貼り付け、その後、前記半導体ウェハを複数の半導体チップに個片化することを特徴とする半導体装置の製造方法。
11. （ａ）主面と前記主面に対向する裏面を有する半導体ウェハの前記裏面の周縁部に前記裏面側に突出する突出部が形成されるように、かつ前記突出部の外周側から内周側に向けて前記突出部の高さが低くなるように傾斜するテーパ面が前記突出部に形成されるように前記半導体ウェハの裏面を研削する工程と、
    （ｂ）前記（ａ）工程の後、前記半導体ウェハの複数のダイシングライン上にレーザーを照射して複数の破砕層を形成する工程と、
    （ｃ）前記（ｂ）工程の後、前記半導体ウェハの裏面にレジストを塗布し、さらに前記半導体ウェハの裏面をエッチングして前記半導体ウェハの主面の電極と裏面の電極を接続する貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、前記（ａ）工程で、前記テーパ面の傾斜の角度に対応するテーパ付きの研削工具によって研削することを特徴とする半導体装置の製造方法。
13. 請求項１１記載の半導体装置の製造方法において、前記（ａ）工程で、前記テーパ面を、前記半導体ウェハの周縁部にリング状に形成することを特徴とする半導体装置の製造方法。
14. 請求項１１記載の半導体装置の製造方法において、前記（ｃ）工程の後、前記半導体ウェハの裏面の突出部をこれより小さな突出量の段差部となるまで研削工具によって研削することを特徴とする半導体装置の製造方法。
15. 請求項１１記載の半導体装置の製造方法において、前記（ｃ）工程の後、前記半導体ウェハの裏面に研削用の段差付きテープの段差部を貼り付けることを特徴とする半導体装置の製造方法。
16. 請求項１１記載の半導体装置の製造方法において、前記（ｃ）工程の後、前記半導体ウェハの裏面に研削用のテープを貼り付け、その後、前記半導体ウェハを複数の半導体チップに個片化することを特徴とする半導体装置の製造方法。
17. 請求項１１記載の半導体装置の製造方法において、前記（ｂ）工程で、前記ダイシングラインに前記複数の破砕層を形成した後、前記裏面の非有効領域にレーザーを照射して前記裏面にアライメント用マークを形成することを特徴とする半導体装置の製造方法。

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