JP2007027675A - 半導体装置の製造方法、半導体装置、回路基板及び電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 526
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 61
- 239000000758 substrate Substances 0.000 title abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 80
- 238000005520 cutting process Methods 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims description 98
- 239000010410 layer Substances 0.000 claims description 76
- 239000011347 resin Substances 0.000 claims description 47
- 229920005989 resin Polymers 0.000 claims description 47
- 239000012790 adhesive layer Substances 0.000 claims description 32
- 238000000227 grinding Methods 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 11
- 239000006260 foam Substances 0.000 claims description 5
- 239000002904 solvent Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 description 23
- 230000002093 peripheral effect Effects 0.000 description 17
- 238000001039 wet etching Methods 0.000 description 15
- 239000000243 solution Substances 0.000 description 10
- 239000000853 adhesive Substances 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 9
- 238000012545 processing Methods 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000001678 irradiating effect Effects 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005452 bending Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 3
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000012780 transparent material Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006757 chemical reactions by type Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910001867 inorganic solvent Inorganic materials 0.000 description 1
- 239000003049 inorganic solvent Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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Abstract
【解決手段】本発明の半導体装置の製造方法は、半導体ウエハ10の能動面10aの半導体チップの外周に設けられた切断領域に、半導体ウエハ10を貫通しない第1溝部20を形成する工程と、半導体ウエハ10の能動面10aの切断領域に対応した半導体ウエハ10の裏面10bの位置に第1溝部20まで貫通しない第2溝部24を形成する工程と、半導体ウエハ10の裏面10b側から等方性エッチングにより、第2溝部24を含む半導体ウエハ10の裏面10bの一部を除去しつつ、第1溝部20と第2溝部24とを連通させて半導体チップ60ごとに分割する工程とを有する。
【選択図】図3
Description
(1)特許文献1に開示される方法では、回路が形成されたウエハの表面がテープ材に貼り付けられた状態で、ウエハの裏面を研磨し、次に研磨されたウエハの裏面をプラズマエッチングすることによりウエハの薄型化を図っている。この方法によれば、ウエハの裏面にウエットエッチングを施すことにより、破砕層を除去することができる。
(2)特許文献2に開示される方法では、ウエハテスト終了後、キャリアフレームを介して半導体ウエハの裏面をダイシング用テープに貼り付け、半導体ウエハに素子形成面からセミフルダイシングした後、ダイシング用テープを剥離する。つづいて、キャリアフレームを介して半導体ウエハの素子形成面に耐化学エッチング性のフィルムを貼り付けた後、エッチング液中に浸漬して半導体ウエハの薄型化を図っている。この方法によれば、裏面研磨と、個片の半導体チップヘの分割と、セミフルダイシング工程で切断面に生じた加工変質層や微細亀裂等のダメージ層(損傷領域)の除去とを同時に行うことができる。
(1)上記特許文献1に開示の発明では、半導体ウエハの裏面に形成された破砕層をプラズマエッチングにより研削、研磨して除去するため、他のエッチング方法と比較して研削、研磨に時間がかかってしまうという問題があった。
(2)上記特許文献2に開示の発明では、半導体ウエハの薄型加工後、セミダイシングを行うため、ウエハのハンドリングが困難であるという問題があった。
(3)また、上記特許文献1及び2に共通する問題として、半導体装置を薄型化した場合、半導体装置の端部に応力が集中し、半導体装置が破損してしまうという問題があった。
また、等方性エッチングにより半導体ウエハの裏面を除去するため、半導体チップの薄型化を図ることができる。
一般的に、バックグラインドにより半導体ウエハの薄型化を図った後、半導体ウエハの裏面にダイシングにより第2溝部を形成した場合、半導体ウエハの裏面及び第2溝部の内壁面にはクラック(破砕層)が発生する。これに対し、本発明では、第2溝部形成後に、半導体ウエハの裏面を等方性エッチングするため、ダイシング工程、バックグラインド工程時に半導体ウエハの裏面に生じたクラック(破砕層)、チッピング等を一括で除去することができる。これにより、半導体装置の強度の向上を図ることができるとともに、半導体ウエハの薄型化を図ることができる。
この方法によれば、等方性エッチングはスピンエッチングであるため、半導体ウエハの裏面上に対してエッチング液が均一に塗布することができ、半導体ウエハを均一に薄型化することができる。また、スピンエッチングはウエットエッチングであるため、プラズマエッチングにより半導体ウエハをエッチングする場合と比較して、エッチング速度が速い。また、半導体ウエハを均一に薄型化することに関して、ドライエッチングであることも好ましい。
この方法によれば、ダイシング工程において、第1溝部の幅の範囲内にダイシングブレード又はレーザー照射エリアを位置合わせすれば良いため、多少の位置ズレが許容され、第2溝部を形成する際の横方向(半導体ウエハの裏面方向)の位置合わせ精度が容易となる。従って、ダイシング精度の向上を図ることができる。なお、本発明において、第1溝部及び第2溝部の幅とは、ダイシングにより形成された第1溝部及び第2溝部のダイシングブレード又はレーザー照射の切断方向に対して垂直な方向の長さを意味する。
この方法によれば、接着層に紫外線を照射することで、半導体ウエハを支持部材に容易に固定させることが可能となる。
この方法によれば、接着層に紫外線を照射して接着層に気泡を生じさせることで界面剥離が発生し、支持部材から半導体ウエハを容易に剥離することが可能となる。
この方法によれば、接着層に熱を加えて接着層に気泡を生じさせることで界面剥離が発生し、支持部材から半導体ウエハを容易に剥離することが可能となる。
この方法によれば、接着層を特定溶剤に溶解することで、支持部材から半導体ウエハを容易に剥離することが可能となる。
この方法によれば、半導体ウエハと支持部材とを接着する接着層に例えば紫外線によって粘着性が低下する紫外線硬化型の接着剤を用いた場合、支持部材は紫外線を透過するため、紫外線を支持部材側から照射することによって、紫外線により接着層の粘着性が低下し、支持部材から半導体ウエハを容易に剥離することができる。これにより、ダイシングした半導体装置の個片化を図ることが可能となる。
この構成によれば、半導体装置の裏面と側面とのなす角部(裏面の周縁部)が湾曲して形成されているため、半導体装置の周縁部における応力集中を緩和することができる。これにより、薄型化された半導体装置の強度を向上させることができる。
この構成によれば、半導体装置の能動面と側面とのなす角部(能動面の周縁部)が湾曲して形成されているため、半導体装置の周縁部における応力集中を緩和することができる。これにより、薄型化された半導体装置の強度を向上させることができる。
上述したように第1溝部を第2溝部の幅よりも狭くすると、半導体装置の能動面の周縁には段差部が形成される。そのため、本発明によれば、上記半導体装置を接着層を介して回路基板に実装(フェースダウン方式)すると、上記段差部領域には他の領域と比較して接着剤が多く配置される。これにより、半導体装置と回路基板との密着性を高め、信頼性の向上を図ることができる。
本発明の電子機器によれば、上述したように強度が高く、かつ、薄型化された半導体装置を備えているため、信頼性の向上、かつ、小型化された電子機器を提供することができる。
(半導体ウエハ)
まず、半導体チップを個片化する前段階における半導体ウエハについて説明する。
図1は、半導体チップ60が形成された半導体ウエハ10を模式的に示す平面図である。
半導体ウエハ10はシリコン材料からなり、半導体ウエハ10には、複数の半導体チップ60が形成されている。各半導体チップ60の能動面10aには、トランジスタ、メモリ素子その他の半導体素子からなる集積回路が形成されている。本実施形態において、半導体チップ60は半導体装置と同じ意味で用いている。一方、半導体ウエハ10の能動面10aの反対側の裏面10bには上記半導体素子が形成されていない。また、図1に示すように、隣接する半導体チップ60間の間隙は切断領域Sとなっている。この切断領域Sには、半導体素子のスイッチング素子等の電気的特性を計測するためのTEGが形成されている。なお、このTEGは、半導体ウエハをダイシングする際に、同時に切断されるため、他の半導体素子に電気的影響を与えることはない。
次に、半導体装置の形成方法について説明する。
図2(a)〜(d)及び図3(a)〜(d)は、半導体ウエハ10を半導体チップ60ごとに個片化して半導体装置60を形成するまでの工程を示す断面図である。
(突起電極形成工程)
まず、図2(a)に示すように、半導体素子が能動面10aに形成された半導体ウエハ10を用意する。次に、半導体ウエハ10の能動面10aの全面にスパッタ法によりAl等の金属材料からなる金属膜を成膜し、この金属膜上の全面にレジストを塗布する。そして、パターニングしたレジストを露光、現像処理してレジストを所定形状にパターニングした後、このレジストをマスクとして金属膜をエッチングし、図2(a)に示すように、電極パッド14を形成する。
次に、図2(b)に示すように、半導体ウエハ10の能動面10a側の半導体素子形成領域の外周に設けられた切断領域をダイシングブレード又はレーザー(図示せず)によりダイシングする。このとき、ダイシングする深さd1は、半導体ウエハ10を貫通しない、例えば25μmに設定する。また、ダイシングブレードの刃幅は例えば50μmのものを用いる。これにより、半導体ウエハ10の能動面10aの切断領域Sには、深さd1が25μmであり、幅w1が50μmである第1溝部20が形成される。図1においてこの第1溝部20は、半導体ウエハ10の半導体チップ60の外周を区画するようにして格子状に形成される。また、レーザーによりダイシングする場合は、ブレードの刃幅に対して照射エリアを変更し行う。
次に、図2(c)に示すように、透明材料からなるガラス基板22(支持部材)を用意した後、半導体ウエハ10を下側に配置し、半導体ウエハ10の能動面10a上及びガラス基板22の一面の少なくとも一方に接着剤を配置して接着層34を形成する。ここで、ガラス基板22にはWSS(Wafer SupportSystem)と呼ばれるものの一部を用い、接着剤としては紫外線(UV光)の照射によって硬化する紫外線反応型の材料を用いる。紫外線硬化型としては、例えばエポキシ樹脂又はアクリル系樹脂が用いられる。その後、半導体ウエハ10の能動面10a側と支持体となるガラス基板22の一面側とを接着層34を介して貼り合わせる。これにより、半導体ウエハ10の能動面10aはガラス基板22に支持されるとともに接着層34により保護される。従って、半導体ウエハ10の反りが抑制され、薄型化された半導体ウエハ10のハンドリングを効率的に行うことができるとともに、後述するバックグラインドを安定して行うことができる。なお、接着剤としては、上述した紫外線硬化型の樹脂の他に、紫外線の照射によって発泡(ガス発生)する材料、熱によって発泡(ガス発生)する材料を用いても良い。また、これらの接着剤は、水、メタノール、エタノール等の水と相溶性のあるアルコール等の有機溶媒又は無機溶媒に溶解させて用いても良い。
次に、図3(a)に示すように、接着層34により貼り合わされた半導体ウエハ10とガラス基板22とを上下反転させて半導体ウエハ10を上側とした後、半導体ウエハ10の裏面10bをバックグラインドする。このバックグラインド工程により、半導体ウエハ10を所定の厚さに研削する。具体的には、砥石等の研削部材を半導体ウエハ10の裏面10bに当接させ、研削部材を半導体ウエハ10に対して相対的に回転させることで、半導体ウエハ10の裏面10bを機械加工する。このとき、バックグラインド工程において、研磨、研削された半導体ウエハ10の裏面10bには微細なクラックが発生し、半導体ウエハ10の裏面10bに図3(a)に示すように、破砕層(20〜30μm)が形成される。従って、本実施形態では、半導体ウエハ10の裏面10bに形成された破砕層を後述するエッチング工程により除去するため、バックグラインド工程においては最終的に得る半導体ウエハ10の厚さに破砕層の厚さを加えた半導体ウエハ10の厚さ(80μm)にまで研削する。
次に、図3(b)に示すように、半導体ウエハ10の能動面10aに形成された第1溝部20と対応する裏面10bの位置をダイシングブレード(図示せず)を用いてダイシングする。このとき、第1溝部20を形成した際に用いたダイシングブレードよりも刃幅が狭い(例えば30μm)、つまり第1溝部20の幅w1よりも短い刃幅のダイシングブレードに交換する。そして、このダイシングブレードを第1溝部20の幅w1の範囲内に収まる裏面10bの対応した位置に位置合わせした後、第1溝部20の底面に到達しない深さに半導体ウエハ10の裏面10bをダイシングする。このように、第1溝部20の幅の範囲内にダイシングブレードを位置合わせすれば良いため、多少の位置ズレが許容され、第2溝部24を形成する際の横方向(半導体ウエハ10の裏面10b方向)の位置合わせ精度が容易となる。これにより、半導体ウエハ10の裏面10bには、例えば深さd2が20μm、幅w2が30μmの第2溝部24が形成されるとともに、第2溝部24の内壁面には図3(b)に示すようなクラックが形成される。ここで、半導体ウエハ10の裏面10bに形成された第2溝部24の幅w2は、半導体ウエハ10の能動面10aに形成された第1溝部20の幅w1よりも狭くなっている。なお、第1溝部20と第2溝部24とで同じ刃幅のダイシングブレードを用いてダイシングして、第1溝部20の幅w1と第2溝部24の幅w2が略等しくなるようにしても良い。また、レーザーによりダイシングする場合は、ブレードの刃幅に対して照射エリアを変更し行う。
次に、図3(c)に示すように、半導体ウエハ10の裏面10bからウエットエッチング(等方性エッチング)により、半導体ウエハ10の裏面10bに形成された破砕層をエッチングするとともに、第2溝部24の内壁面(破砕層を含む)を同時にエッチングする。ウエットエッチングとしては、スピンエッチング法を採用し、半導体ウエハ10を回転させながら、半導体ウエハ10の裏面10b上に例えば、フッ酸と硝酸の混合液からなるエッチング液を滴下する。このようにして、半導体ウエハ10の第2溝部24の内部を含む半導体ウエハ10の裏面10bをエッチングし、クラック等の破砕層を除去する。そして、エッチングが進行すると、第2溝部24の底面が第1溝部20の底面に到達し、第1溝部20と第2溝部24とを連通する貫通孔26が形成される。これにより、半導体ウエハ10の厚みが50μmに薄型化されるとともに、半導体ウエハ10の切断領域に沿ってダイシングされ、半導体素子ごとに分離されて個片化される。また、ウエットエッチングは等方性エッチングであるため、半導体ウエハ10の裏面10bと貫通孔26の切断面10cとのなす角部(第2溝部24の開口部入口の角部)には湾曲部28が形成される。さらに、貫通孔26の切断面10cと第1溝部20の底面とのなす角部にはエッチング液の回り込みにより湾曲部30が形成される。
次に、図3(d)に示すように、ガラス基板22の下方側から紫外線を照射することにより接着層34から剥離して、半導体ウエハ10とガラス基板22とを離反させる。これにより、個片化された半導体装置60を得ることができる。
これにより、半導体装置60の強度の向上を図ることができる。
また、等方性エッチング(スピンエッチング又はドライエッチング)により、半導体ウエハ10に複数形成される半導体素子を分離(切断)するため、半導体ウエハ10の切断面と半導体裏面10bとのなす角部28は湾曲した形状となる。これにより、半導体装置60の周縁部への応力集中を緩和して半導体装置60の破損を抑制することができる。なお、エッチングの処理時間を制御することにより、角部28の形状を調整することができる。例えば、エッチングの処理時間を長くすれば角部28はより丸い形状となり、一方、エッチングの処理時間を短くすれば角部28はより角状に形成することができる。
次に、上述した本実施形態の半導体装置の製造方法により製造された半導体装置について説明する。
図4(a)は、半導体装置60を模式的に示す断面図である。
図4(a)に示すように、半導体装置60は、シリコンからなる半導体ウエハ10の能動面10a上に、トランジスタやメモリ素子、その他の電子素子からなる集積回路を有する半導体素子(図示略)が形成されている。半導体素子上には、突起電極16等が形成されている。
図4(b)に示すように、上述した半導体装置60の能動面10a及び裏面10bに湾曲部28,30が形成された半導体装置60が、能動面10a側を下向き(フェースダウン)にして例えば回路基板50に異方性導電膜(ACP:anisotropic conductive paste)42等を介して実装されている。ACP以外の接着剤としては、異方性導電フィルム(ACF:anisotropic conductive film)、非導電性フィルム(NCF:Non Conductive Film)や非導電性ペースト(NCP:Non Conductive Paste)を含む絶縁樹脂材料を用いても良い。
次に、本実施形態について図面を参照して説明する。
本実施形態の半導体装置60の製造工程では、第1溝部20の内部に樹脂材を埋め込んで樹脂層を形成する点において上記第1実施形態の半導体装置60の製造工程と異なる。
そのため、本実施形態では、第1溝部20の内部に樹脂層を形成する工程以降について詳細に説明し、上記第1実施形態の半導体装置60と同一構造の部分については、同一の符号を付して説明し、その他の工程については説明を簡略化する。
まず、図5(a)に示すように、半導体素子が能動面10aに形成された半導体ウエハ10上に、電極パッド14を形成し、さらに電極パッド14上に突起状の突起電極16を形成する。
次に、図5(b)に示すように、半導体ウエハ10の能動面10a側の半導体素子形成領域の外周に設けられた切断領域Sをダイシングブレード又はレーザー(図示せず)によりダイシングし、半導体ウエハ10を貫通しない第1溝部20を形成する。
次に、図5(c)に示すように、スピンコート法、インクジェット法等により第1溝部20の内部に樹脂を塗布して埋め込み、樹脂層32を形成する。ここで、樹脂としては、後述するスピンエッチングを行う際に使用するエッチング液(フッ酸と硝酸の混合液)に対して耐性を有する例えば紫外線硬化樹脂であるエポキシ樹脂、その他低温熱硬化樹脂等を用いることが好ましい。
次に、図5(d)に示すように、透明材料からなるガラス基板22(支持部材)を用意した後、半導体ウエハ10の能動面10a上及びガラス基板22の一面の少なくとも一方に接着剤を配置して接着層34を形成する。その後、半導体ウエハ10の能動面10a側と支持体となるガラス基板22の一面側とを接着層34を介して貼り合わせる。
次に、図5(e)に示すように、半導体ウエハ10の裏面10b側を所定の厚さに研削して、半導体ウエハ10の薄型化を図る。このとき、バックグラインド工程において、研磨、研削された半導体ウエハ10の裏面10bには微細なクラックが発生し、半導体ウエハ10の裏面10bに図5(e)に示すように、破砕層が形成される。
次に、図6(a)に示すように、能動面10a側に形成された第1溝部20と対応する裏面10b側の位置をダイシングブレード又はレーザー(図示せず)を用いてダイシングして、第1溝部20に到達しない第2溝部24を形成する。このとき、第2溝部24の内壁面には図6(a)に示すようなクラックが形成される。また、半導体ウエハ10の裏面10bに形成された第2溝部24の幅w2は、半導体ウエハ10の能動面10aに形成された第1溝部20の幅w1よりも狭くなっている。なお、第1溝部20の幅w1と第2溝部24の幅w2は略等しくても良い。
次に、図6(b)に示すように、半導体ウエハ10の裏面10b側からウエットエッチング(等方性エッチング)により、半導体ウエハ10の裏面10b側に形成された破砕層をエッチングするとともに、第2溝部24の内壁面を同時にエッチングする。これにより、半導体ウエハ10の第2溝部24の内部を含む半導体ウエハ10の裏面10bをエッチングし、クラック等の破砕層を除去する。さらに、エッチングが進行すると、第2溝部24の底面が第1溝部20に埋め込まれた樹脂層32に到達するが、樹脂層32はエッチング液に対して耐性を有するため、樹脂層32でエッチングの進行が停止する。また、ウエットエッチングは等方性エッチングであるため、半導体ウエハ10の裏面10bと貫通孔26の切断面10cとのなす角部(第2溝部24の開口部入口の角部)には湾曲部28が形成される。
またドライエッチングでは、図6(b)に示すように、半導体ウエハ10の裏面10b側からドライエッチング(等方性エッチング)により、半導体ウエハ10の裏面10b側に形成された破砕層をエッチングするとともに、第2溝部24の内壁面を同時にエッチングする。これにより、半導体ウエハ10の第2溝部24の内部を含む半導体ウエハ10の裏面10bをエッチングし、クラック等の破砕層を除去する。さらに、エッチングが進行すると、第2溝部24の底面が第1溝部20に埋め込まれた樹脂層32に到達するが、樹脂層32でエッチングの進行が停止する。また、ドライエッチングは等方性エッチングであるため、半導体ウエハ10の裏面10bと貫通孔26の切断面10cとのなす角部(第2溝部24の開口部入口の角部)には湾曲部28が形成される。
次に、図6(c)に示すように、樹脂層32をダイシングブレード、又はレーザー等により第2溝部24から第1溝部20方向にダイシングし、樹脂層32を切断する。これにより、半導体ウエハ10の切断領域に沿ってダイシングされ、半導体素子ごと分離されて個片化される。このとき、第2溝部24の幅と略等しい刃幅を有するダイシングブレードを用いてダイシングすることにより、後述する半導体装置60の側面を構成する、半導体ウエハ10からなる側面10cと、樹脂層32からなる側面32aとを平坦面に形成することも可能である。
次に、図6(d)に示すように、ガラス基板22の下方側から紫外線を照射することにより接着層34から剥離して、半導体ウエハ10とガラス基板22とを離反させる。これにより、個片化された半導体装置60を得ることができる。
次に、上述した本実施形態の半導体装置の製造方法により製造された半導体装置について説明する。本実施形態の半導体装置60は、第1溝部20の内部に樹脂材が埋め込まれ、内部に樹脂層が形成される点において上記第1実施形態の半導体装置60と異なる。そのため、本実施形態では、上記第1実施形態の半導体装置60と同一構造の部分については、同一の符号を付して説明し、説明を簡略化する。
図7(a)に示すように、半導体装置60の裏面10bと側面10cとがなす角部(半導体装置60の裏面10bの周縁部)は、上述した等方性のウエットエッチングによりエッチングされる。これにより、上記角部には湾曲部28が形成される。また、第1溝部20には樹脂が埋め込まれて樹脂層32が形成されるため、上記第1実施形態の場合と異なり半導体装置60の能動面10aの周縁部には段差部が形成されていない。つまり、半導体装置60の側面10cは、半導体ウエハと樹脂層とから構成される。
図7(b)に示すように、上述した半導体装置60の裏面10bに湾曲部28が形成された半導体装置60が、能動面10a側を下向きにして(フェースダウン)回路基板に異方性導電膜(ACP)等を介して実装されている。
次に、本実施形態について図面を参照して説明する。
本実施形態の半導体装置60の製造方法は、半導体チップ間の切断領域にTEGが形成されていない半導体ウエハを用いる点において、上記第1実施形態の半導体装置60の製造方法と異なる。本実施形態では、上記第1実施形態と同様の工程、構造については同一の符号を付して説明を省略し、上記第1実施形態と異なる部分についてのみ説明する。
ごとに個片化して半導体装置60を形成するまでの工程を示す断面図である。
(半導体ウエハ)
まず、半導体チップ60が形成された半導体ウエハ10について図1、図8(a)を参
照して説明する。
シリコン材料からなる半導体ウエハ10上には、複数の半導体チップ60が形成されている。各半導体チップ60の能動面10aには、トランジスタ、メモリ素子その他の半導体素子からなる集積回路が形成されている。そして、集積回路上には、図8(a)に示すように、半導体ウエハ側から絶縁層12及び保護樹脂層18がこの順に積層されている。
次に、半導体装置の形成方法について説明する。
まず、図8(a)に示すように、半導体ウエハの能動面10aに複数の半導体チップ60を形成する。このとき、半導体チップ60,60間の切断領域SにはTEG等の配線(絶縁層、保護樹脂層)を形成せず、切断領域Sに対応した位置の半導体ウエハ10表面を露出させる。この切断領域Sは、TEG、絶縁層12、及び保護樹脂層18が形成されていないため溝部となっている。そのため、本実施形態においては、半導体チップ60,60間に形成されるTEG及びこれを覆う絶縁層12、保護樹脂層18を切断する必要がないため、上記第1実施形態で説明した第1溝部形成工程を省略することができる。
次に、図1及び図8(b)に示すように、複数の半導体チップ60が形成された半導体ウエハ10とガラス基板22とを、接着層34を介して貼り合せる。このとき、接着層34は、半導体チップ60,60間の切断領域Sの溝部にも配置される。接着層34としては、紫外線硬化型のエポキシ樹脂又はアクリル樹脂等が好適に用いることができる。
次に、図8(c)に示すように、半導体ウエハ10の裏面10bをバックグラインドする。このバックグラインド工程により、半導体ウエハ10を所定の厚さに研削する。このとき、半導体ウエハ10の裏面10bにはバックグラインドによる破砕層が形成される。
次に、図9(a)に示すように、半導体ウエハ10の能動面10aに形成された半導体チップ間の切断領域Sにダイシングブレード又はレーザー(図示せず)を位置合わせしてダイシングする。このとき、ダイシングブレードの刃幅又はレーザー照射エリアは、半導体チップ間の切断領域Sの幅よりも狭いものを用いることが好ましい。これにより、切断領域Sの幅の範囲内にダイシングブレード又はレーザー照射エリアを位置合わせすれば良いため、多少の位置ズレが許容され、溝部を形成する際の横方向(半導体ウエハ10の裏面10b方向)の位置合わせ精度が容易となる。
次に、図9(b)に示すように、半導体ウエハ10の裏面10bからウエットエッチング(等方性エッチング)により、半導体ウエハ10の裏面10bに形成された破砕層をエッチングするとともに、溝部24の内壁面(破砕層を含む)を同時にエッチングする。ウエットエッチングとしてはスピンエッチング法が好ましい。エッチングが進行すると、溝部24の底面が半導体チップ間の切断領域Sに到達し、半導体ウエハ10の能動面10aと裏面10bとを連通する貫通孔26が形成される。このエッチング処理により、半導体ウエハ10の厚みが薄型化されるとともに、半導体ウエハ10の切断領域に沿ってダイシングされ、半導体素子ごとに分離されて個片化される。また、ウエットエッチングは等方性エッチングであるため、半導体ウエハ10の裏面10bと貫通孔26の切断面10cとのなす角部(溝部24の開口部入口の角部)には湾曲部28が形成される。
またドライエッチングでは、図9(b)に示すように、半導体ウエハ10の裏面10bから等方性エッチングにより、半導体ウエハ10の裏面10bに形成された破砕層をエッチングするとともに、溝部24の内壁面(破砕層を含む)を同時にエッチングする。ドライエッチングとしてはフッ素系のガスでのエッチングが好ましい。エッチングが進行すると、溝部24の底面が半導体チップ間の切断領域Sに到達し、半導体ウエハ10の能動面10aと裏面10bとを連通する貫通孔26が形成される。このエッチング処理により、半導体ウエハ10の厚みが薄型化されるとともに、半導体ウエハ10の切断領域に沿ってダイシングされ、半導体素子ごとに分離されて個片化される。また、ウエットエッチングは等方性エッチングであるため、半導体ウエハ10の裏面10bと貫通孔26の切断面10cとのなす角部(溝部24の開口部入口の角部)には湾曲部28が形成される。
次に、図9(c)に示すように、ガラス基板22の下方側から紫外線を照射することにより接着層34から剥離して、半導体ウエハ10とガラス基板22とを離反させる。これにより、個片化された半導体装置60を得ることができる。
図10は、複数の半導体装置60を積層した積層半導体装置について説明する。
図10に示すように、回路基板50上には、上述した半導体装置60が実装されている。
回路基板50は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン(図示せず)が所望の回路となるように形成され、さらにこれら配線パターンにパッド(図示せず)が接続されている。そして、このパッドに半導体装置60のハンダボールが電気的に接続されることにより、半導体装置60は回路基板50上に実装される。さらに、本実施形態では、半導体装置60上に複数の半導体装置が積層されることで積層半導体装置56を構成している。
次に、本発明の電子機器の一例について説明する。
図11は、上述した半導体装置60又は積層半導体装置56を備えた携帯電話(電子機器)を示した斜視図である。図11に示すように、携帯電話機600は、ヒンジ122を中心として折り畳み可能な第1ボディ106aと第2ボディ106bとを備えている。そして、第1ボディ106aには、液晶装置601と、複数の操作ボタン127と、受話口124と、アンテナ126とが設けられている。また、第2ボディ106bには、送話口128が設けられている。
本実施形態によれば、上述したように強度が高く、かつ、薄型化された半導体装置60又は積層半導体装置56を備えているため、信頼性の向上、かつ、小型化された電子機器を提供することができる。
また、上記実施形態の第2溝部形成工程において、エッチング工程の前段階で第2溝部24を第1溝部20に貫通させてダイシングすることも可能である。
また、上記実施形態では、半導体ウエハ10の能動面10aに第1溝部20を形成した後、半導体ウエハ10と支持部材となるガラス基板22とを、半導体ウエハ10の能動面10aをガラス基板22に対向させて接着層34を介して貼り付けた。これに対し、半導体ウエハ10にガラス基板22を貼り付けずに半導体ウエハ10の裏面10bをバックグラインドすることも可能である。
さらに、上記実施形態では、半導体ウエハ10の能動面10aとは反対側の裏面10bをバックグラインドすることにより、半導体ウエハ10の裏面10bの薄型化を図った。
これに対し、予め薄型化された半導体ウエハ10を用意できれば、上記バックグラインド工程を省略することも可能である。
Claims (19)
- 半導体素子が能動面に形成された複数の半導体チップを含む半導体ウエハを前記半導体チップごとに個片化して半導体装置を形成する半導体装置の製造方法であって、
前記半導体ウエハの能動面の前記半導体チップ外周に設けられた切断領域に、前記半導体ウエハを貫通しない第1溝部を形成する工程と、
前記半導体ウエハの前記能動面の前記切断領域に対応した前記半導体ウエハの裏面の位置に第1溝部まで貫通しない第2溝部を形成する工程と、
前記半導体ウエハの裏面側から等方性エッチングにより、前記第2溝部を含む前記半導体ウエハの裏面の一部を除去しつつ、前記第1溝部と前記第2溝部とを連通させて前記半導体チップごとに分割する工程と、を有することを特徴とする半導体装置の製造方法。 - 半導体素子が能動面に形成された複数の半導体チップを含む半導体ウエハを前記半導体チップごとに個片化して半導体装置を形成する半導体装置の製造方法であって、
前記半導体ウエハの能動面の前記半導体チップ外周に設けられた切断領域に、前記半導体ウエハを貫通しない第1溝部を形成する工程と、
前記第1溝部に樹脂を埋め込んで樹脂層を形成する工程と、
前記半導体ウエハの前記能動面の前記切断領域に対応した前記半導体ウエハの裏面の位置に第1溝部まで貫通しない第2溝部を形成する工程と、
前記半導体ウエハの裏面側から等方性エッチングにより、前記第2溝部を含む前記半導体ウエハの裏面の一部を除去し、前記樹脂層まで前記第2溝部を到達させる工程と、
前記樹脂層を前記第2溝部から前記第1溝部方向に切断して前記半導体チップごとに分割する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記第1溝部を形成した後、前記半導体ウエハと前記半導体ウエハを支持する支持部材とを、前記半導体ウエハの能動面を前記支持部材に対向させて接着層を介して貼り付ける工程を有することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記第1溝部を形成した後、前記半導体ウエハの能動面とは反対側の裏面をバックグラインドする工程を有することを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置の製造方法。
- 前記等方性エッチングは、スピンエッチングであることを特徴とする請求項1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。
- 前記等方性エッチングはドライエッチングであることを特徴とする1乃至請求項4のいずれか1項に記載の半導体装置の製造方法。
- 前記第2溝部の幅は、前記第1溝部の幅よりも狭いことを特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置の製造方法。
- 前記接着層は紫外線の照射によって硬化する材料からなることを特徴とする請求項3乃至請求項7のいずれか1項に記載の半導体装置の製造方法。
- 前記接着層は紫外線の照射によって発泡する材料からなることを特徴とする請求項3乃至請求項7のいずれか1項に記載の半導体装置の製造方法。
- 前記接着層は熱によって発泡する材料からなることを特徴とする請求項3乃至請求項7のいずれか1項に記載の半導体装置の製造方法。
- 前記接着層は特定の溶剤に可溶な樹脂材料からなることを特徴とする請求項3乃至請求項7のいずれか1項に記載の半導体装置の製造方法。
- 前記支持部材は紫外線を透過する材料からなることを特徴とする請求項3乃至請求項11のいずれか1項に記載の半導体装置の製造方法。
- 半導体素子が能動面に形成された複数の半導体チップを含む半導体ウエハを前記半導体チップごとに個片化して半導体装置を形成する半導体装置の製造方法であって、
前記半導体ウエハの能動面の前記半導体チップ外周に設けられた前記切断領域に対応した前記半導体ウエハの裏面の位置に、前記半導体ウエハの能動面まで貫通しない溝部を形成する工程と、
前記半導体ウエハの裏面側から等方性エッチングにより、前記溝部を含む前記半導体ウエハの裏面の一部を除去して、前記半導体チップごとに分割する工程と、を有することを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項12のいずれか1項に記載の半導体装置の製造方法の第2溝部形成工程又は請求項12に記載の半導体装置の製造方法の溝部形成工程において、
先端部がテーパー状に形成されたダイシングブレードを用いて前記第2溝部又は前記溝部を形成することを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項13のいずれか1項に記載の半導体装置の製造方法の第1、第2溝部形成工程において、
レーザーを用いて前記溝部を形成することを特徴とする半導体装置の製造方法。 - 半導体素子が能動面に形成された半導体装置であって、
前記半導体素子が形成される能動面とは反対側の裏面と、前記半導体装置の側面とのなす角部が湾曲して形成されたことを特徴とする半導体装置。 - 前記半導体素子が形成される能動面と、前記半導体装置の側面とのなす角部が湾曲して形成されたことを特徴とする請求項16に記載の半導体装置。
- 請求項16又は請求項17に記載の半導体装置を備えることを特徴とする回路基板。
- 請求項1乃至請求項15のいずれか1項に記載の半導体装置の製造方法により製造された半導体装置を備えたことを特徴とする電子機器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005335459A JP4544143B2 (ja) | 2005-06-17 | 2005-11-21 | 半導体装置の製造方法、半導体装置、回路基板及び電子機器 |
KR1020060049831A KR100786740B1 (ko) | 2005-06-17 | 2006-06-02 | 반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및 전자기기 |
TW095120862A TW200711066A (en) | 2005-06-17 | 2006-06-12 | Manufacturing method for a semiconductor device, semiconductor device, circuit substrate and electronic device |
US11/453,311 US7456108B2 (en) | 2005-06-17 | 2006-06-14 | Manufacturing method for a semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005177495 | 2005-06-17 | ||
JP2005335459A JP4544143B2 (ja) | 2005-06-17 | 2005-11-21 | 半導体装置の製造方法、半導体装置、回路基板及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007027675A true JP2007027675A (ja) | 2007-02-01 |
JP4544143B2 JP4544143B2 (ja) | 2010-09-15 |
Family
ID=37572587
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005335459A Active JP4544143B2 (ja) | 2005-06-17 | 2005-11-21 | 半導体装置の製造方法、半導体装置、回路基板及び電子機器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7456108B2 (ja) |
JP (1) | JP4544143B2 (ja) |
KR (1) | KR100786740B1 (ja) |
TW (1) | TW200711066A (ja) |
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JP2020061440A (ja) * | 2018-10-09 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061459A (ja) * | 2018-10-10 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061496A (ja) * | 2018-10-11 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061461A (ja) * | 2018-10-10 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061495A (ja) * | 2018-10-11 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
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- 2006-06-12 TW TW095120862A patent/TW200711066A/zh unknown
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JP2020061459A (ja) * | 2018-10-10 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061461A (ja) * | 2018-10-10 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061496A (ja) * | 2018-10-11 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061495A (ja) * | 2018-10-11 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
JP2020061499A (ja) * | 2018-10-11 | 2020-04-16 | 株式会社ディスコ | ウェーハの加工方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4544143B2 (ja) | 2010-09-15 |
US20060284285A1 (en) | 2006-12-21 |
KR100786740B1 (ko) | 2007-12-18 |
US7456108B2 (en) | 2008-11-25 |
KR20060132450A (ko) | 2006-12-21 |
TW200711066A (en) | 2007-03-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090915 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090915 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100621 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4544143 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |