JP2016131178A - シリコンウェーハの製造方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】高品質な小口径のシリコンウェーハを安価に製造する。【解決手段】回路が形成されていない第１のシリコンウェーハＷ１の一方の表面にハードマスク１０を形成する第１の工程（Ｓ２１）と、ハードマスク１０をパターニングする第２の工程（Ｓ２４）と、パターニングされたハードマスク１０をマスクとして異方性プラズマエッチングを行うことにより、第１のシリコンウェーハＷ２を複数の第２のシリコンウェーハＷ２に分割する第３の工程（Ｓ２６）とを備える。本発明によるシリコンウェーハの製造方法によれば、大口径のシリコンウェーハを原料として、高品質な小口径のシリコンウェーハを安価に作製することができる。【選択図】図４

Description

本発明はシリコンウェーハの製造方法に関し、特に、ミニマル（登録商標）ファブに用いることが好適なシリコンウェーハの製造方法に関する。また、本発明は半導体装置の製造方法に関し、ミニマルファブに好適な半導体装置の製造方法に関する。

近年、ミニマルファブと呼ばれる半導体装置の製造方法が提案されている（特許文献１参照）。ミニマルファブとは、直径が例えば３００ｍｍといった大口径のシリコンウェーハを用いるのではなく、０．５インチ（約１２．５ｍｍ）の小型シリコンウェーハを用いて半導体チップを製造するものである。ミニマルファブによれば、ライン構築にかかる初期投資額を大幅に抑制しつつ、多品種の半導体チップを効率よく製造できるものと期待されている。

ミニマルファブ用のシリコンウェーハを作製する方法としては、小口径のシリコンインゴットを育成し、これをスライスする方法や、大口径のシリコンウェーハから切り出す方法が考えられる。しかしながら、小口径のシリコンインゴットは、高品質なものを育成することが困難であるばかりでなく、スライスした後の各工程に非常に手間がかかるという問題がある。特に、鏡面研磨工程においては、一度に多数のシリコンウェーハを処理することにより低コスト化を図る必要があるが、小口径のシリコンウェーハを多数同時に処理することは非常に煩雑であるとともに、高い精度も得にくくなる。また、洗浄工程においても、小口径のシリコンウェーハは洗浄液から浮いてしまい、正しく洗浄することが難しい。

このような事情から、ミニマルファブ用のシリコンウェーハを作製する方法としては、大口径のシリコンウェーハから切り出す方法が有力であると思われる。具体的な方法としては、大口径のシリコンウェーハを機械的に打ち抜く方法や、レーザービームを用いて切り出す方法が考えられる。後者の方法は、例えば特許文献２に記載されている。

特開２０１２−５４４１４号公報 特開２０１４−１１０４１１号公報 特開２００６−２９５０６７号公報

しかしながら、大口径のシリコンウェーハを機械的に打ち抜く方法では、打ち抜きによって多量のパーティクルが発生するため、これを除去する工程が必要となる。また、打ち抜かれた断面は大きなダメージを受けているため、面取りやエッチングなどの追加工程が必要となる。このため、大口径のシリコンウェーハがあらかじめ研磨されていた場合であっても、小口径のシリコンウェーハを面取り及びエッチングした後、再度の研磨及び洗浄が必要となってしまう。小口径のシリコンウェーハに対する研磨や洗浄が容易でないことは、すでに説明したとおりである。しかも、小口径のシリコンウェーハに対して研磨及び洗浄を行った後は、平坦度測定やパーティクル測定を行うことによって品質を確認する必要があるが、現在のデバイスに要求されている高精度な平坦度測定やパーティクル測定を小口径のシリコンウェーハに対して実行することは容易ではない。

一方、大口径のシリコンウェーハにレーザービームを照射することによって切り出す方法は、一度に多数の小口径シリコンウェーハを切り出すことができないため、生産性が低いという問題がある。また、この方法においても、切り出された小口径のシリコンウェーハの断面が大きなダメージを受けているため、機械的に打ち抜く方法と同様、面取り、エッチング、研磨、洗浄などの工程が必要となってしまう。

このように、従来は、高品質な小口径のシリコンウェーハを安価に製造することは必ずしも容易ではなかった。

したがって、本発明は、高品質な小口径のシリコンウェーハを安価に製造する方法、並びに、このようなシリコンウェーハを用いた半導体装置の製造方法を提供することを目的とする。

本発明者らは、高品質な小口径のシリコンウェーハを安価に製造する方法について鋭意検討を重ねた結果、異方性プラズマエッチングを用いて大口径のシリコンウェーハを分割することにより、小口径のシリコンウェーハを複数個同時に切り出す方法が最適であるという結論に達した。これは、異方性プラズマエッチングを用いた場合、エッチング断面にダメージが加わらないため、その後の処理が基本的に不要となる点が大きな理由の一つである。

しかしながら、切り出された小口径のシリコンウェーハは、トランジスタなどの回路がこれから回路形成されるウェーハであるため、回路形成時におけるハンドリング性などを考慮すると、十分な厚みを有している必要がある。このため、トランジスタなどの回路を形成した後、異方性プラズマエッチングによってシリコンウェーハを複数の半導体チップに個片化するいわゆるプラズマダイシング（特許文献３参照）のように、薄型化されたシリコンウェーハを個片化する場合とは異なり、非常に大きなエッチング量が必要となる。このような異方性プラズマエッチングは、フォトレジストをマスクとして用いるのは困難であり、シリコン酸化膜のようなハードマスクを用いる必要があると考えられる。

本発明は、このような技術的知見に基づき成されたものであって、本発明によるシリコンウェーハの製造方法は、回路が形成されていない第１のシリコンウェーハの一方又は両方の表面にハードマスクを形成する第１の工程と、ハードマスクをパターニングする第２の工程と、パターニングされたハードマスクをマスクとして異方性プラズマエッチングを行うことにより、第１のシリコンウェーハを複数の第２のシリコンウェーハに分割する第３の工程と、を備えることを特徴とする。

本発明によれば、まずハードマスクに対してパターニングを行い、パターニングされたハードマスクをマスクとして異方性プラズマエッチングを行っていることから、第１のシリコンウェーハの厚みが大きい場合であっても、正しくエッチングを行うことが可能となる。このため、機械的な打ち抜きやレーザービームの照射による方法のように、ダメージを除去するための各工程を行う必要が無くなる。しかも、ダメージを除去するための各工程が不要である結果、第１のシリコンウェーハの平坦度がそのまま第２のシリコンウェーハの平坦度として引き継がれることから、第２のシリコンウェーハに対して高精度な平坦度測定などを行う必要もなくなる。したがって、本発明によれば、高品質な小口径のシリコンウェーハを安価に製造することが可能となる。

本発明においては、ハードマスクがシリコン化合物であることが好ましい。これによれば、ハードマスクによるウェーハの汚染などが生じにくくなる。この場合、シリコン化合物は酸化シリコンであることが好ましい。酸化シリコンは、シリコンに対して高いエッチングレートを確保することができるため、薄いハードマスクを用いて厚いシリコンウェーハをエッチングすることが可能となる。この場合、第１の工程は第１のシリコンウェーハを熱酸化することにより行うことが好ましい。これによれば、高品質なハードマスクを容易に形成することができる。

本発明において第３の工程は、異方性プラズマエッチングを行う前及び後の少なくとも一方において、第１のシリコンウェーハを等方性プラズマエッチングする工程を含んでも構わない。これによれば、第１のシリコンウェーハを複数の第２のシリコンウェーハに分割する際に、第２のシリコンウェーハを面取りすることができる。

本発明において第３の工程は、第１のシリコンウェーハの他方の表面にシート材を貼り付けた状態で行うことが好ましい。これによれば、分割された複数の第２のシリコンウェーハをシート材によって保持することが可能となる。

本発明において、第１のシリコンウェーハの厚みは２００〜５５０μｍであることが好ましい。これによれば、作製される第２のシリコンウェーハの厚みも２００〜５５０μｍとなることから、第２のシリコンウェーハ上にトランジスタなどの回路を形成する際に、十分なハンドリング性を確保することができる。

また、本発明による半導体装置の製造方法は、第１のシリコンウェーハを分割することにより複数の第２のシリコンウェーハを形成する分割工程と、第２のシリコンウェーハに回路を形成する回路形成工程とを備え、分割工程は、第１のシリコンウェーハの一方の表面にハードマスクを形成する第１の工程と、ハードマスクをパターニングする第２の工程と、パターニングされたハードマスクをマスクとして異方性プラズマエッチングを行うことにより、第１のシリコンウェーハを複数の第２のシリコンウェーハに分割する第３の工程と、を含むことを特徴とする。

本発明においても、まずハードマスクに対してパターニングを行い、パターニングされたハードマスクをマスクとして異方性プラズマエッチングを行っていることから、第１のシリコンウェーハの厚みが大きい場合であっても、正しくエッチングを行うことが可能となる。そして、第１のシリコンウェーハを分割することにより作製された複数の第２のシリコンウェーハに対して回路を形成することにより、多品種の半導体チップを効率よく製造することが可能となる。

本発明による半導体装置の製造方法は、回路が形成された第２のシリコンウェーハの厚さを減少させる薄型化工程をさらに備えることが好ましい。これによれば、第２のシリコンウェーハから取り出される半導体チップを薄型化することが可能となる。この場合、薄型化工程を行う時点における第２のシリコンウェーハの厚みが２００〜５５０μｍであることが好ましい。これによれば、第２のシリコンウェーハ上にトランジスタなどの回路を形成する際に、十分なハンドリング性を確保することができる。

本発明による半導体装置の製造方法は、回路が形成された第２のシリコンウェーハを個片化することにより複数の半導体チップに分割する個片化工程をさらに備えることが好ましい。これによれば、第１のシリコンウェーハを分割することにより作製された第２のシリコンウェーハから、さらに複数の半導体チップを取り出すことが可能となる。

このように、本発明によるシリコンウェーハの製造方法によれば、大口径のシリコンウェーハを原料として、高品質な小口径のシリコンウェーハを安価に作製することが可能となる。

また、本発明による半導体装置の製造方法によれば、高品質且つ安価な小口径のシリコンウェーハを用いて、多品種の半導体チップを効率よく製造することが可能となる。

第１のシリコンウェーハＷ１と第２のシリコンウェーハＷ２との関係を説明するための模式的な平面図であり、（ａ）は第２のシリコンウェーハＷ２が円形である場合を示し、（ｂ）は第２のシリコンウェーハＷ２が四角形である場合を示す。 本発明の好ましい実施形態による半導体装置の製造方法を説明するためのフローチャートであり、ステップＳ１０，Ｓ２０，Ｓ３０によって構成される。 第２のシリコンウェーハＷ２の製造方法を説明するための工程図である。 第２のシリコンウェーハＷ２の製造方法を説明するための工程図である。 第２のシリコンウェーハＷ２の製造方法を説明するための工程図である。 （ａ）は実施例１によるエッチング結果を示す断面図、（ｂ）は実施例２によるエッチング結果を示す断面図、（ｃ）は実施例３によるエッチング結果を示す断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本発明の実施形態によるシリコンウェーハの製造方法においては、大口径である第１のシリコンウェーハを分割することによって、小口径である第２のシリコンウェーハが複数個取り出される。特に限定されるものではないが、大口径である第１のシリコンウェーハは直径が２００ｍｍ又は３００ｍｍである高品位ウェーハを用いることが好ましい。これは、現在の製造技術によれば、直径２００ｍｍ又は３００ｍｍのシリコンウェーハが最も安価且つ高品質に作製できるからである。また、特に限定されるものではないが、小口径である第２のシリコンウェーハについては、直径が０．５インチ（約１２．５ｍｍ）であることが好ましい。これは、ミニマルファブ用に適しているからである。

第１のシリコンウェーハＷ１から取り出す第２のシリコンウェーハＷ２の数や形状については特に限定されない。例えば、図１（ａ）に示すように第２のシリコンウェーハＷ２の形状が円形であっても構わないし、図１（ｂ）に示すように第２のシリコンウェーハＷ２の形状が四角形であっても構わない。前者は、現在提唱されているミニマルファブに適している。一方、後者は、第１のシリコンウェーハＷ１に生じる不使用部分Ｗ０を最小限に抑えることが可能となる。その他、第２のシリコンウェーハＷ２の形状としては、六角形、八角形などであっても構わない。

図２は、本発明の好ましい実施形態による半導体装置の製造方法を説明するためのフローチャートであり、ステップＳ１０，Ｓ２０，Ｓ３０によって構成される。

ステップＳ１０は第１のシリコンウェーハＷ１の製造工程である。まず、チョクラルスキー法などを用いて単結晶のシリコンインゴットを育成する（ステップＳ１１）。シリコンインゴットの直径は、２００ｍｍ又は３００ｍｍであることが好ましい。また、育成方法についてはチョクラルスキー法に限定されるものではなく、ＦＺ法などを用いても構わない。

次に、単結晶のシリコンインゴットに対して外周研削（ステップＳ１２）を行った後、スライスする（ステップＳ１３）ことにより、単結晶のシリコンインゴットから第１のシリコンウェーハＷ１を複数枚切り出す。そして、切り出された第１のシリコンウェーハＷ１に対して、面取り（ステップＳ１４）、ラッピング又は両面研削（ステップＳ１５）、エッチング又は仕上げ研削（ステップＳ１６）、両面研磨（ステップＳ１７）、仕上げ研磨（ステップＳ１７−１）及び洗浄（ステップＳ１８）を行うことにより、高品位な第１のシリコンウェーハＷ１を作製する。尚、両面研磨の前にＩＧ（イントリンシックゲッタリング）処理（ステップＳ１６−１）を行っても構わないし、洗浄の後に、エピタキシャル層の形成やアニールを行っても構わない（ステップＳ１８−１）。

第１のシリコンウェーハＷ１の厚さについては特に限定されないが、当該口径における一般的な厚さよりも薄いことが好ましい。例えば、直径が３００ｍｍのシリコンウェーハの一般的な厚さは例えば７７５μｍであるが、第１のシリコンウェーハＷ１の直径が３００ｍｍである場合、その厚さは２００〜５５０μｍであることが好ましく、３００〜４００μｍであることがより好ましい。これは、第１のシリコンウェーハＷ１がデバイスプロセスに供せられないため、通常よりも機械的強度が低くても構わないからであり、必要以上に厚いと後述する異方性プラズマエッチングに時間がかかるからである。そして、デバイスプロセスに供せられる第２のシリコンウェーハＷ２の直径を０．５インチとした場合、ハンドリング性の確保に必要な機械的強度と、異方性プラズマエッチングの容易性とを考慮した場合、第１のシリコンウェーハＷ１の厚みは、上述の通り、２００〜５５０μｍであることが好ましく、３００〜４００μｍであることがより好ましい。

その後、完成した第１のシリコンウェーハＷ１に対して各種の検査を行う（ステップＳ１９）。ここで、検査には少なくとも平坦度の測定を含むことが好ましい。この場合、第１のシリコンウェーハＷ１の全体的平坦度（ＧＢＩＲ，ＧＦＬＲ）だけでなく、局所的平坦度（ＳＢＩＲ，ＳＦＱＲ）についても測定することが好ましい。そして、局所的平坦度の測定箇所については、第２のシリコンウェーハＷ２となるべき各領域、つまり図１において符号Ｗ２で示す各領域に対して行うことが特に好ましい。

以上により、第１のシリコンウェーハＷ１が完成する。第１のシリコンウェーハＷ１が完成すると、次に、ステップＳ２０を行う。ステップＳ２０は、第２のシリコンウェーハＷ２の製造工程である。尚、第１のシリコンウェーハＷ１に対してはデバイスプロセス、つまりトランジスタなどの回路形成は行わず、後述するように、第１のシリコンウェーハＷ１から複数の第２のシリコンウェーハＷ２を取り出した後、第２のシリコンウェーハＷ２に対してデバイスプロセスが行われる。ステップＳ２０については、断面図である図３〜図５を参照しながら説明を進める。

まず、図３（ａ）に示すように、第１のシリコンウェーハＷ１の表面にハードマスク１０を形成する（ステップＳ２１）。ハードマスク１０としては、シリコンに対するエッチングレートが十分に小さく、且つ、シリコンを汚染しない材料であれば特に限定されない。具体的には、酸化シリコン、窒化シリコン、酸窒化シリコンなどのシリコン化合物、或いは、カーボンなどを選択することができるが、シリコン化合物を選択することが好ましい。シリコン化合物は、シリコンに対するエッチングレートを十分に確保できるとともに、シリコンを汚染しないからである。中でも、酸化シリコンを選択することが最も好ましい。酸化シリコンは、上記の特長に加えて、成膜が容易であるとともに成膜時にパーティクルなどが発生しにくいからである。

ハードマスク１０として酸化シリコンを選択する場合、その成膜方法としては、熱酸化を用いても構わないし、ＣＶＤ法を用いても構わないが、熱酸化を用いることが特に好ましい。熱酸化によれば、高品質なシリコン酸化膜を安価に成膜することができるからである。ここで、第１のシリコンウェーハＷ１がすでにデバイスプロセスを経たウェーハであれば熱酸化を行うことはできないが、本実施形態においては第１のシリコンウェーハＷ１にトランジスタなどの回路が形成されていないことから、熱酸化によってシリコン酸化膜を形成することが可能である。

尚、ハードマスク１０を熱酸化により形成した場合、第１のシリコンウェーハＷ１の両面に熱酸化膜が形成される。両面に形成された熱酸化膜のうち、裏面の酸化膜を除去し、表面のみに酸化膜を残す。

ハードマスク１０の厚さについては、第１のシリコンウェーハＷ１の厚さ及びエッチングレートに基づいて決定すればよい。その詳細については後述する。

次に、図３（ｂ）に示すように、ハードマスク１０の表面にフォトレジスト２０を形成した後（ステップＳ２２）、図３（ｃ）に示すように、フォトマスク３０を介して露光を行うことにより、フォトレジスト２０をパターニングする（ステップＳ２３）そして、図３（ｄ）に示すように、パターニングされたフォトレジスト２０をマスクとしてハードマスク１０をパターニングすることにより、フォトレジスト２０に形成されたパターンをハードマスク１０に転写する（ステップＳ２４）。これにより、第１のシリコンウェーハＷ１の表面Ｗ１ａが露出する。

次に、図４（ａ）に示すように、第１のシリコンウェーハＷ１の裏面側にシート材４０を貼り付ける（ステップＳ２５）。本発明においてシート材４０を貼り付けることは必須でないが、シート材４０を貼り付けることにより、以下に説明する異方性プラズマエッチングによって分割された複数の第２のシリコンウェーハＷ２を保持することができる。また、シート材４０は、異方性プラズマエッチングのストッパとしても機能する。

次に、図４（ｂ）に示すように、パターニングされたハードマスク１０をマスクとして第１のシリコンウェーハＷ１を異方性プラズマエッチングすることにより、第１のシリコンウェーハＷ１に溝Ｗ１ｂを形成する（ステップＳ２７）。溝Ｗ１ｂは、第１のシリコンウェーハＷ１を厚さ方向に貫通しており、これにより第１のシリコンウェーハＷ１が複数の第２のシリコンウェーハＷ２に分割される。

異方性プラズマエッチングは、フォトレジスト２０を除去してから行っても構わないし、フォトレジスト２０を残したまま行っても構わない。ここで、ハードマスク１０に必要な厚さＡは、シリコンに対するハードマスク１０のエッチングレートの比をＹとし、第１のシリコンウェーハＷ１の厚さをＤとした場合、フォトレジスト２０を除去してから異方性プラズマエッチングを行う場合には、
Ａ＞Ｙ×Ｄ
を満たす必要がある。また、フォトレジスト２０の厚さをＢとし、シリコンに対するフォトレジスト２０のエッチングレートの比をＸとした場合、フォトレジスト２０を残したまま異方性プラズマエッチングを行う場合には、
Ａ＞Ｙ×（Ｄ−Ｂ／Ｘ）
を満たす必要がある。

ここで、ハードマスク１０のエッチングレートであるＸの値は、１／３００以下であることが好ましく、１／５００以下であることがより好ましい。このような値は、ハードマスク１０の材料として熱酸化による酸化シリコンを選択することにより実現可能である。例えば、第１のシリコンウェーハＷ１の厚さが５００μｍである場合、ハードマスク１０の材料として熱酸化による酸化シリコンを用いれば１μｍの膜厚で足りる。尚、一般的なフォトレジスト２０は、シリコンに対するエッチングレートがハードマスク１０よりも低いため、フォトレジスト２０のみをマスクとして用いる場合、必要となるフォトレジスト２０の膜厚が非常に大きくなり、現実的ではない。これに対し、本実施形態においては、フォトレジスト２０の代わりに、或いは、フォトレジスト２０に加えて酸化シリコンなどからなるハードマスク１０をマスクとして用いていることから、比較的薄いハードマスク１０によって第１のシリコンウェーハＷ１を完全に分断することが可能となる。

ここで、第１のシリコンウェーハＷ１の異方性プラズマエッチングを行う前後において、第１のシリコンウェーハＷ１の等方性プラズマエッチングを行っても構わない。つまり、図５（ａ）に示すように、最初に等方性プラズマエッチング（ステップＳ２６）を行うことによって第１のシリコンウェーハＷ１の表面側を等方的にエッチングすることにより面取り部Ｒ１を形成した後、図５（ｂ）に示すように、第１のシリコンウェーハＷ１を貫通するまで異方性プラズマエッチングを行う（ステップＳ２７）。そして、再び等方性プラズマエッチング（ステップＳ２８）を行うことによって、図５（ｃ）に示すように、第１のシリコンウェーハＷ１の裏面側を等方的にエッチングし、面取り部Ｒ２を形成する。これによれば、第２のシリコンウェーハＷ２のエッジ部分が面取りされた状態となることから、その後の面取り工程が不要となる。尚、等方性プラズマエッチングによる面取り部の形成は、表面側及び裏面側の両方について行うのではなく、表面側のみについて行っても構わない。

そして、図４（ｃ）に示すように、シート材４０を剥離すれば、分割された複数の第２のシリコンウェーハＷ２を取り出すことができる（ステップＳ２９）。

以上により、第２のシリコンウェーハＷ２が完成する。完成した第２のシリコンウェーハＷ２の側面は、異方性プラズマエッチングによって形成された断面であることから、ダメージが無い。このため、ダメージを除去するためエッチングなどの工程を行う必要が無く、したがって、第１のシリコンウェーハＷ１の表面性は第２のシリコンウェーハＷ２にそのまま引き継がれる。これにより、第１のシリコンウェーハＷ１について測定した局所的平坦度（ＳＢＩＲ，ＳＦＱＲ）の値は、対応する位置から取り出された第２のシリコンウェーハＷ２の全体的平坦度（ＧＢＩＲ，ＧＦＬＲ）として扱うことが可能となる。

第２のシリコンウェーハＷ２が完成すると、次に、ステップＳ３０を行う。ステップＳ３０は第２のシリコンウェーハＷ２を用いた回路形成工程（デバイスプロセス）であり、いわゆるミニマルファブを用いることができる。

尚、第２のシリコンウェーハＷ２の表面に残存するハードマスク１０は、デバイスプロセスに移行する前に除去し、洗浄しても構わないし（ステップＳ３１）、ハードマスク１０を残したままデバイスプロセスを開始しても構わない。例えば、デバイスプロセスにて最初にＳＴＩを形成する場合、第２のシリコンウェーハＷ２の表面に残存するハードマスク１０をパターニングすることにより、ＳＴＩ形成用のマスクとして利用することもできる。

デバイスプロセスにおいては、第２のシリコンウェーハＷ２の表面にトランジスタなどの回路素子の形成、つまり前工程を行った後（ステップＳ３２）、第２のシリコンウェーハＷ２の裏面を研削又はエッチングすることにより、その厚みを薄型化する（ステップＳ３３）。ここで、第２のシリコンウェーハＷ２に対する回路形成後に薄型化しているのは、第１のシリコンウェーハＷ１の段階で薄型化すると、デバイスプロセスにおけるハンドリング性が悪化し、ウェーハの破損などが生じるからである。このような問題を防止すべく、本実施形態では第１のシリコンウェーハＷ１を薄型化することなく、これを分割することによって複数の第２のシリコンウェーハＷ２を作製し、第２のシリコンウェーハＷ２に対して回路形成を行った後、薄型化している。

そして、薄型化された第２のシリコンウェーハＷ２をダイシングすることにより、第２のシリコンウェーハＷ２上に形成された複数の半導体チップを個片化する（ステップＳ３４）。その後は、パッケージングやワイヤボンディングなどの後工程を行うことにより、所望の半導体装置が完成する。

このように、本実施形態においては、大口径である第１のシリコンウェーハＷ１に対して異方性プラズマエッチングを施すことにより、小口径である複数の第２のシリコンウェーハＷ２を取り出している。これにより、エッチング断面にダメージが生じないことから、機械的な打ち抜きやレーザービームの照射による分割方法を用いた場合とは異なり、ダメージを除去するための各工程を行う必要が無い。このため、第１のシリコンウェーハＷ１の表面性が第２のシリコンウェーハＷ２の表面性としてそのまま引き継がれるので、高品位な第１のシリコンウェーハＷ１を用いることにより、高品位な第２のシリコンウェーハＷ２を安価に作製することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

チョクラルスキー法によって直径が約２００ｍｍの単結晶のシリコンインゴットを育成した後、外周研削、スライス、ラッピング、エッチング及びポリッシングを行うことにより、直径が２００ｍｍ、厚さ３５０±１５μｍである第１のシリコンウェーハＷ１を８枚作製した。８枚のシリコンウェーハＷ１の厚さを表１に示す。これらのシリコンウェーハＷ１の所定箇所における局所的平坦度（ＳＢＩＲ）を測定したところ、０．１μｍであった。

次に、第１のシリコンウェーハＷ１を熱酸化することにより、その表面及び裏面に厚さ１μｍのシリコン酸化膜を形成した。この状態でパーティクルレベルを測定した結果、サイズが３５ｎｍ以上のパーティクルは平均２０個にとどまった。

そして、裏面のシリコン酸化膜を除去した後、表面のシリコン酸化膜上にフォトレジストを塗布し、フォトマスクを介して露光を行うことにより、Ｘ方向及びＹ方向に１２ｍｍ間隔の直線状スペースを形成した。このスペースをシリコン酸化膜に転写した後、第１のシリコンウェーハＷ１の裏面にシート材を貼り付けた。この状態で、フォトレジスト及びシリコン酸化膜をマスクとして異方性プラズマエッチングを行うことにより、第１のシリコンウェーハＷ１を貫通する溝を形成した。異方性プラズマエッチングにおいては、通常の異方性プラズマエッチング条件である、チャンバーの圧力を１００Ｐａ、ＳＦ_６ガスとＯ_２ガスの流量比を５：１とし、周波数を６０ＭＨｚに設定した。異方性プラズマエッチングが終了した後、酸素プラズマによる２分間のクリーニングを行った。

これにより、第１のシリコンウェーハＷ１は、１２ｍｍ角である複数の第２のシリコンウェーハＷ２に分割された。シリコンウェーハＷ１の厚さとエッチング時間（酸素プラズマによるクリーニング時間を含む）との関係を表１に示す。そして、第２のシリコンウェーハＷ２の全体的平坦度（ＧＢＩＲ）を測定したところ０．１μｍであり、第１のシリコンウェーハＷ１の対応する箇所における局所的平坦度（ＳＢＩＲ）がそのまま反映されていることが確認できた。

エッチング断面を図６（ａ）に示す。図６（ａ）に示すように、異方性プラズマエッチング後においてシリコン酸化膜１０Ａが０．６５μｍ残っていることから、エッチングレートは約１／１０００であった。

実施例１と同様にして作製した第１のシリコンウェーハＷ１に対して、裏面のシリコン酸化膜を除去した後、表面のシリコン酸化膜上にフォトレジストを塗布し、フォトマスクを介して露光を行うことにより、直径１２．５ｍｍのリング状スペースを複数形成した。このスペースをシリコン酸化膜に転写した後、第１のシリコンウェーハＷ１の裏面にシート材を貼り付けた。この状態で、フォトレジスト及びシリコン酸化膜をマスクとして、最初に等方性プラズマエッチングを行い、徐々に異方性プラズマエッチング条件に変えることにより、面取り部を形成した後、異方性プラズマエッチングを行うことで、第１のシリコンウェーハＷ１を貫通する溝を形成した。等方性プラズマエッチングと異方性プラズマエッチングの条件は、いずれも通常の条件で行った。具体的には、等方性プラズマエッチングにおいては、チャンバーの圧力を５００Ｐａ、ＳＦ_６ガスとＨｅガスの流量比を１：３、周波数を１４ＭＨｚに設定し、異方性プラズマエッチングにおいては、チャンバーの圧力を１００Ｐａ、ＳＦ_６ガスとＯ_２ガスの流量比を５：１とし、周波数を６０ＭＨｚに設定した。異方性プラズマエッチングが終了した後、酸素プラズマによる２分間のクリーニングを行った。

エッチング断面を図６（ｂ）に示す。図６（ｂ）は、シリコン酸化膜を除去した状態を示している。図６（ｂ）に示すように、異方性プラズマエッチングを行う前に等方性プラズマエッチングを行うと、ウェーハの表面側に面取り部が形成されることが分かる。

実施例１と同様にして作製した第１のシリコンウェーハＷ１に対して、裏面のシリコン酸化膜を除去した後、表面のシリコン酸化膜上にフォトレジストを塗布し、フォトマスクを介して露光を行うことにより、直径１２．５ｍｍのリング状スペースを複数形成した。このスペースをシリコン酸化膜に転写した後、第１のシリコンウェーハＷ１の裏面にシート材を貼り付けた。この状態で、フォトレジスト及びシリコン酸化膜をマスクとして、最初に等方性プラズマエッチングを行い、徐々に異方性プラズマエッチング条件に変えることにより、面取り部を形成した後、異方性プラズマエッチングを行うことで、第１のシリコンウェーハＷ１を貫通する溝を形成し、最後に等方性エッチングを行った。等方性プラズマエッチングと異方性プラズマエッチングの条件は、いずれも通常の条件で行った。具体的には、等方性プラズマエッチングにおいては、チャンバーの圧力を５００Ｐａ、ＳＦ_６ガスとＨｅガスの流量比を１：３、周波数を１４ＭＨｚに設定し、異方性プラズマエッチングにおいては、チャンバーの圧力を１００Ｐａ、ＳＦ_６ガスとＯ_２ガスの流量比を５：１とし、周波数を６０ＭＨｚに設定した。最後の等方性プラズマエッチングが終了した後、酸素プラズマによる２分間のクリーニングを行った。

エッチング断面を図６（ｃ）に示す。図６（ｃ）は、シリコン酸化膜を除去した状態を示している。図６（ｃ）に示すように、異方性プラズマエッチングを行う前後に等方性プラズマエッチングを行うと、ウェーハの表面側及び裏面側の両方に面取り部が形成されることが分かる。

１０ ハードマスク
１０Ａ シリコン酸化膜
２０ フォトレジスト
３０ フォトマスク
４０ シート材
Ｒ１，Ｒ２ 面取り部
Ｗ０ 不使用部分
Ｗ１ 第１のシリコンウェーハ
Ｗ１ａ 表面
Ｗ１ｂ 溝
Ｗ２ 第２のシリコンウェーハ

Claims (11)

1. 回路が形成されていない第１のシリコンウェーハの一方の表面にハードマスクを形成する第１の工程と、
   前記ハードマスクをパターニングする第２の工程と、
   前記パターニングされたハードマスクをマスクとして異方性プラズマエッチングを行うことにより、前記第１のシリコンウェーハを複数の第２のシリコンウェーハに分割する第３の工程と、を備えることを特徴とするシリコンウェーハの製造方法。
2. 前記ハードマスクがシリコン化合物であることを特徴とする請求項１に記載のシリコンウェーハの製造方法。
3. 前記シリコン化合物が酸化シリコンであることを特徴とする請求項２に記載のシリコンウェーハの製造方法。
4. 前記第１の工程は、前記第１のシリコンウェーハを熱酸化することにより行うことを特徴とする請求項３に記載のシリコンウェーハの製造方法。
5. 前記第３の工程は、前記異方性プラズマエッチングを行う前及び後の少なくとも一方において、前記第１のシリコンウェーハを等方性プラズマエッチングする工程を含むことを特徴とする請求項１乃至４のいずれか一項に記載のシリコンウェーハの製造方法。
6. 前記第３の工程は、前記第１のシリコンウェーハの他方の表面にシート材を貼り付けた状態で行うことを特徴とする請求項１乃至５のいずれか一項に記載のシリコンウェーハの製造方法。
7. 前記第１のシリコンウェーハの厚みが２００〜５５０μｍであることを特徴とする請求項１乃至６のいずれか一項に記載のシリコンウェーハの製造方法。
8. 第１のシリコンウェーハを分割することにより複数の第２のシリコンウェーハを形成する分割工程と、
   前記第２のシリコンウェーハに回路を形成する回路形成工程と、を備え、
   前記分割工程は、
   前記第１のシリコンウェーハの一方の表面にハードマスクを形成する第１の工程と、
   前記ハードマスクをパターニングする第２の工程と、
   前記パターニングされたハードマスクをマスクとして異方性プラズマエッチングを行うことにより、前記第１のシリコンウェーハを前記複数の第２のシリコンウェーハに分割する第３の工程と、を含むことを特徴とする半導体装置の製造方法。
9. 前記回路が形成された前記第２のシリコンウェーハの厚さを減少させる薄型化工程をさらに備えることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記薄型化工程を行う時点における前記第２のシリコンウェーハの厚みが２００〜５５０μｍであることを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記回路が形成された前記第２のシリコンウェーハを個片化することにより複数の半導体チップに分割する個片化工程をさらに備えることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。

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