KR101436482B1 - 반도체 웨이퍼 및 그 제조 방법 - Google Patents

반도체 웨이퍼 및 그 제조 방법 Download PDF

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Abstract

본 발명은, 반도체 웨이퍼의 디바이스 활성영역으로서 사용되는 웨이퍼 표면을 경면 연마하고, 경면 연마된 웨이퍼 표면의 외주부를 더욱 연마 처리하여, 웨이퍼 표면의 디바이스 활성영역과 웨이퍼 에지(edge)에 형성된 모따기부의 사이에, 디바이스 공정에 의해 형성될 산화막의 에지 롤 오프에 상당하는, 소정의 롤 오프 형상을 갖는 에지 롤 오프 영역을 형성한다. 이로써, 웨이퍼 표면의 고평탄도를 유지하면서, 디바이스 공정에 있어서의 CMP에 의한 웨이퍼 외주부에서의 산화막 두께의 저하에 따른 막 박리를 억제할 수 있는 반도체 웨이퍼를 제공한다.

Description

반도체 웨이퍼 및 그 제조 방법{SEMICONDUCTOR WAFER, AND METHOD FOR PRODUCING SAME}
본 발명은, 반도체 웨이퍼의 제조 방법 및 반도체 웨이퍼에 관한 것으로서, 특히, 웨이퍼 외주부 이외는 높은 평탄도를 갖는 동시에, 디바이스 공정에 있어서 표면상에 얇은 산화막을 형성할 때, 웨이퍼 외주부의 산화막 박리를 억제할 수 있는, 반도체 웨이퍼 및 그 제조 방법에 관한 것이다.
최근 반도체소자의 집적도의 대폭적인 향상에 따라, 반도체소자를 구성하는 선폭이 보다 가늘어지고 있으며, 스테퍼에 의해 이러한 반도체소자를 제조할 때에는, 반도체 웨이퍼의 노광면이 되는 표면에 대하여 높은 평탄성이 요구되고 있다.
종래, 반도체 웨이퍼면의 모든 부분 영역에 있어서의 스테퍼의 집속 능력을 고려하는 평탄성의 척도로서는, 후술하는 SFQR에 의해 반도체 웨이퍼에 대한 평가가 이루어지고 있다.
그리고, 이러한 SFQR을 향상시키는 반도체 웨이퍼의 제조 방법으로서, 양면 연마기에 의한 연마 공정에 있어서, 캐리어의 두께와 가공 전의 반도체 웨이퍼의 두께의 관계를 규정하고, 이러한 관계에 근거하여 소정의 가공 여유분을 확보함으로써 SFQR을 향상시키는 기술이 제안된 바 있다(예컨대, 특허문헌 1 참조).
또한, 양면연마기에 의한 연마 공정에 있어서, 캐리어의 두께와 가공 전의 반도체 웨이퍼의 두께의 관계를 규정하고, 다른 연마 조건을 복수 회 실시함으로써, SFQR을 향상시킬 수 있다는 내용의 기술이 제안된 바 있다(예컨대, 특허문헌 2 참조).
이와 같이, 최근 경면연마기술의 발달에 따라, 거의 웨이퍼 표면 전체에 걸쳐, 고도로 평탄화된 웨이퍼의 제조가 가능해지고 있다. 현재, 디바이스 공정에서는 에지 제외 영역(웨이퍼 중심 위치로부터 에지 위치의 내측 2mm까지의 디바이스 형성 표면(주 표면))에서 SFQR이 50nm 이하인 웨이퍼가 요구되고 있으며, 각 기업들도 가능한 한 외주부까지 균일하게 고도로 평탄화된 웨이퍼의 개발을 위해 격전을 벌이고 있는 상황이다.
한편, 디바이스 공정에 있어서, 통상적으로, 웨이퍼 표면상에 얇은 산화막을 형성한 후, 형성한 산화막 표면을 화학기계연마(CMP)에 의해 경면 연마 처리하는 작업이 수행된다. 그런데, 디바이스 공정에서, 에지 제외 영역 2mm에서 SFQR가 50nm 이하로까지 고도로 평탄화된 웨이퍼를 사용했을 경우, 웨이퍼 외주부의 산화막이 벗겨지는 경우가 있음이 밝혀졌다. 이와 같이, 웨이퍼의 외주부에서 산화막의 박리가 발생하면, 디바이스의 생산율을 악화시키는 요인이 되어 바람직하지 않다.
이러한 현상이 일어나는 원인으로서는, 디바이스 공정에서 실시되는 CMP는, 매우 부드러운 연마포를 사용하기 때문에, 웨이퍼 외주부 표면의 롤 오프량이 커, 외주까지 고도로 평탄화된 플랫형상의 실리콘 웨이퍼를 사용했을 경우에는, CMP처리에 의해 외주부의 산화막 두께가 국부적으로 얇아지고 (외주가 둥글게 늘어짐), 이러한 국소적으로 얇아진 산화막 부분이 웨이퍼로부터 박리되기 쉬워지는 경향이 있는 것으로 생각된다. 일반적으로 행해지는 CMP처리에 의한 산화막의 롤 오프량은, 후술하는 ESFQRmax로 200nm 이상이다.
이 때문에, 본 발명자는, 디바이스의 CMP공정에 있어서의 롤 오프량을 가미하여, 미리 웨이퍼 외주부를 강제적으로 롤 오프시킨 웨이퍼를 제조함으로써, 디바이스의 CMP공정에 있어서의 웨이퍼 외주부에서의 산화막 두께의 저하를 억제하는 것을 생각해내었다.
본 발명자는, 상기 기술사상에 근거하여, 우선, 웨이퍼 표면의 평탄도를 조정하기 위해 실시되는 예비연마공정에 있어서, 웨이퍼 외주부를 크게 롤 오프 시킨 웨이퍼를 제작할 수 없는지 검토한 바, (특허문헌 2의 단락[0027]에서도 기재된 바와 같이) 예비연마공정에 있어서, 웨이퍼 외주부를 크게 롤 오프 시키도록 경면 연마 처리를 실시하면, 외주부 이외의 웨이퍼 표면의 SFQR가 크게 저하되고, 반대로, 외주부 이외의 웨이퍼 표면의 평탄도를 향상시키기 위해 경면 연마 처리를 실시하면, 웨이퍼 외주부의 롤 오프량이 저하되는 것으로 판명되었다.
본 발명은, 웨이퍼 외주부를 의도적으로 롤 오프시킨다는 종래와는 전혀 벡터(vector)가 다른 기술사상에 근거하여 완성된 발명으로서, 웨이퍼 표면의 고평탄도를 유지하면서, 외주부의 롤 오프량을 크게 한 웨이퍼의 제공을 목적으로 하는 것으로서, 경면 연마 후의 웨이퍼의 외주부 표면만 의도적으로 경면 연마 가공함으로써, 상기 목적을 달성하고자 하는 것이다.
일본 특허공개 공보 제2000-235941호 일본 특허공개 공보 제2009-81186호
따라서, 이러한 점에 주목하여 완성된 본 발명의 목적은, 웨이퍼 표면의 고평탄도를 유지하면서, 외주부의 롤 오프량을 크게 하여, 디바이스의 CMP공정에 있어서의 웨이퍼 외주부에서의 산화막 두께 저하에 따른 막 박리를 억제할 수 있는 반도체 웨이퍼 및 그 제조 방법을 제공하는 데에 있다.
상기 목적을 달성하는 반도체 웨이퍼의 제조 방법의 발명은, 경면 연마된 주 표면과 모따기 연마된 에지부를 갖는 반도체 웨이퍼의 상기 주 표면의 외주부만 제 1 연마 처리하여 에지 롤 오프 영역을 형성하는 것이다.
또한, 상기 에지 롤 오프 영역은, 상기 웨이퍼의 에지 위치의 내측 10mm 이내에 있는 소정 위치로부터 웨이퍼 외측을 향하는 상기 주 표면의 외주부를 연마한 영역인 것이 바람직하다.
더욱이, 본 발명의 바람직한 실시 형태에 있어서, 상기 제 1 연마 처리는, 상기 주 표면의 외주부에 대응하는 사이즈를 갖는 링형상의 연마포를 이용하여 수행할 수 있다.
또한, 상기 제 1 연마 처리 후, 상기 주 표면에 산화막을 형성하여 상기 산화막 표면을 경면 연마 처리하는 제 2 연마 처리를 수행하고, 상기 제 1 연마 처리를 수행할 때, 상기 에지 롤 오프 영역의 롤 오프량을, 제 2 연마 처리 후의 상기 산화막 표면의 롤 오프량과 거의 같아지도록 결정하는 것이 바람직하다.
더욱이, 상기 목적을 달성하는 반도체 웨이퍼의 발명은, 경면 연마된 주 표면과 모따기 연마된 에지부를 갖는 반도체 웨이퍼의 상기 주 표면의 외주부에만 에지 롤 오프 영역을 구비하고, 상기 에지 롤 오프 영역의 적어도 일부를 포함하는 상기 반도체 웨이퍼의 주 표면의 평탄도인 ESFQRmax가 200nm 이상이며, 또한, 상기 에지 롤 오프 영역을 제외하는 상기 주 표면의 평탄도인 SFQRmax가 50nm 이하이다.
바람직하게는, 상기 ESFQRmax는, 웨이퍼의 에지 위치의 내측 1mm로부터 웨이퍼의 중심을 향해 측정했을 때의 값이며, 상기 SFQRmax는, 웨이퍼의 에지 위치의 내측 2mm로부터 웨이퍼의 중심을 향해 측정했을 때의 값이다.
또한, 본원에 있어서 롤 오프량이란, 웨이퍼 또는 산화막의 표면의 에지 롤 오프 영역의 외측 가장자리부와, 롤 오프가 없는 경우의 평탄한 표면의 외측 가장자리부의 위치간의 두께 방향의 괴리의 크기를 의미한다. 롤 오프량은, (이면평탄도가 같은 조건이면) 후술하는 ESFQRmax와 양의 상관을 갖는다.
본 발명에 따르면, 반도체 웨이퍼의 디바이스 형성면으로서 사용되는 주 표면을 경면 연마한 후에, 경면 연마된 웨이퍼 주 표면의 외주부를 더욱 연마 처리하여, 주 표면과 웨이퍼 에지에 형성된 모따기부의 사이에 에지 롤 오프 영역을 형성하도록 하였기 때문에, 웨이퍼 표면의 고평탄도를 유지하면서, 디바이스의 CMP공정에 있어서의 웨이퍼 외주부에서의 산화막 두께의 저하를 억제할 수가 있다.
도 1은 본 발명에 관한 반도체 웨이퍼의 제조 방법의 일 실시형태를 나타내는 흐름도이다.
도 2는 산화막을 표면에 형성하여 연마한 후의 반도체 웨이퍼의 단부의 단면도로서, 도 2의 (a)는 고평탄도의 웨이퍼를 이용하였을 경우, 도 2의 (b)는 웨이퍼를 롤 오프 시켰을 경우를 나타내는 단면도이다.
도 3은 ESFQR 및 SFQR를 설명하는 도면이다.
도 4는 실시예 1에 있어서의 외주부 연마 방법의 설명도로서, 도 4의 (a)는 외주부 연마를 실시하는 장치의 개략을 나타내는 단면도이며, 도 4의 (b)는 링형상 연마포와 반도체 웨이퍼의 선단부를 포함하는 단면도이다.
도 5의 (a)는 실시예 1에 의한 반도체 웨이퍼의 SFQRmax의 분포를 나타내는 도면이며, 도 5의 (b)는 실시예 1에 의한 반도체 웨이퍼의 ESFQRmax의 분포를 나타내는 도면이다.
도 6은 비교예 1에 의한 반도체 웨이퍼의 표면형상을 나타내는 도면으로서, 도 6의 (a)는 반도체 웨이퍼의 단부를 포함하는 단면도, 도 6의 (b) 및 (c)는 각각 SFQRmax 및 ESFQRmax를 나타내는 도면이다.
도 7은 비교예 2에 의한 반도체 웨이퍼의 표면형상을 나타내는 도면으로서, 도 7의 (a)는 반도체 웨이퍼의 단부를 포함하는 단면도, 도 7의 (b) 및 (c)는 SFQRmax 및 ESFQRmax를 나타내는 도면이다.
도 8은 실시예 2에 있어서의 외주부 연마 방법의 설명도로서, 도 8의 (a)는 외주부 연마를 실시하는 장치의 개략을 나타내는 단면도이며, 도 8의 (b)는 링형상 연마포와 반도체 웨이퍼의 선단부를 포함하는 단면도이다.
도 9는 실시예 1 및 2와 비교예 1에 의한 반도체 웨이퍼의 단부를 포함하는 단면도이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하며 설명한다.
도 1은, 본 발명에 관한 반도체 웨이퍼의 제조 방법의 일 실시형태를 나타내는 흐름도이다. 우선, 실리콘 단결정 잉곳을, 와이어 톱 등을 이용해 슬라이스하여 반도체 웨이퍼를 생성하고, 이 반도체 웨이퍼의 에지부를 모따기(단계 S1)한 후, 예비연마를 수행한다(단계 S2). 예비연마는, 표면 형상(평탄도)을 조정하기 위한 경면 연마 처리이며, 예컨대, 반도체 웨이퍼를 수용하는 캐리어, 캐리어를 끼우는 상정반, 및 하정반을 구비한 양면연마장치를 이용하여 웨이퍼의 양면을 평탄하게 경면 연마한다.
다음으로, 반도체 웨이퍼의 디바이스를 형성하는 주 표면의 외주영역만 연마 처리하여, 주 표면과 모따기부(beveled portion)의 사이에 소정의 롤 오프량을 갖는 에지 롤 오프 영역을 형성하는 외주부 연마 공정을 수행한다(단계 S3). 이러한, 외주부의 연마 처리는, 반도체 웨이퍼의 에지로부터 10mm 이내, 바람직하게는 5mm 이내, 더욱 바람직하게는 2mm 이내의 범위의 외주부에 대해서만 수행한다.
예컨대, 반도체 웨이퍼를 웨이퍼의 중심을 회전 중심으로 하여 회전하는 스테이지에 재치(載置)하고, 반도체 웨이퍼를 회전시키면서 외주부에 연마 부재를 눌러 붙임으로써, 외주부만 연마한다. 반도체 웨이퍼를 회전시킴으로써, 웨이퍼의 외주 전체를 균일한 폭으로 균등하게 연마할 수 있다. 더욱이, 롤 오프량은, 연마 부재를 반도체 웨이퍼에 눌러 붙일 때의 가압력, 및 연마 시간에 의해 제어할 수 있다.
그 후, 연마 장치를 이용하여, 반도체 웨이퍼를 마무리 연마한다(단계 S4). 마무리 연마는, 헤이즈(haze) 등 표면 거칠기를 조정하기 위해 수행하는 경면연마처리이며, 적어도 주 표면에 대하여 처리를 수행하면 좋다.
상기와 같은 공정에 의해, 반도체 웨이퍼를 제조함으로써, 웨이퍼 표면의 높은 평탄도를 유지하면서, 웨이퍼 외주부의 롤 오프를 크게 할 수 있다. 이 때문에, 이러한 웨이퍼를 이용하여, 디바이스 공정에 있어서 표면상에 산화막을 형성하고, 형성한 산화막에 대하여 CMP에 의한 경면 연마 처리를 수행하면, 웨이퍼 외주부에서의 산화막 두께의 저하를 억제할 수 있어, 막 박리를 억지할 수가 있다. 그 결과, 디바이스 공정에 있어서의 생산율을 향상시킬 수 있게 된다.
이러한 내용을 도 2를 이용하여 설명하도록 한다. 도 2는, 산화막을 표면에 형성하여 연마를 수행한 후의 반도체 웨이퍼의 단부의 단면도로서, 도 2의 (a)는 평탄도가 높은 웨이퍼를 이용하며 외주부를 연마하지 않는 경우, 도 2의 (b)는 본 발명에 따라 반도체 웨이퍼의 외주부를 연마에 의해 롤 오프시켰을 경우를 나타내는 단면도이다.
도 2의 (a)에 나타낸 바와 같이, 경면연마에 의해 형성한 고평탄도의 반도체 웨이퍼(1)는, 에지 롤 오프 영역(1a)이 좁고, 또한 롤 오프량도 적다. 디바이스 공정에 있어서 이러한 웨이퍼(1) 상에 산화막(2)을 형성하고, CMP에 의해 연마하면, 에지 주변에서의 산화막의 롤 오프(2a) 때문에, 산화막의 두께가 얇아져 막 박리의 원인이 된다.
이에 대하여, 도 2의 (b)와 같이 반도체 웨이퍼(1)의 외주부를 롤 오프 시켰을 경우, 산화막(2)에 대하여 CMP처리를 수행하여도, 에지 부분에서 산화막(2)이 형성된 반도체 웨이퍼(1)가 크게 롤 오프되어 있기 때문에, 외주부에서 산화막(2)의 두께가 얇아지지 않는다. 특히, 디바이스 공정에서의 CMP처리 후의 산화막(2)의 에지 롤 오프량에 상당하는 양의 롤 오프량이 되도록, 외주부 연마 공정(단계 S3)에 있어서의 반도체 웨이퍼(1)의 롤 오프량을 결정하면, 산화막(2)의 막 두께는, 중심으로부터 에지에 이르기까지 거의 균일하게 할 수 있어, 막 박리를 적게 할 수가 있다. 더욱이, CMP처리 후의 산화막(2)의 롤 오프 형상에 상당하는 롤 오프 형상이 되도록 외주부 연마 공정(단계 S3)에 있어서의 반도체 웨이퍼(1)의 롤 오프 형상을 결정하면, CMP처리 후에 보다 균일한 두께의 산화막(2)이 형성된 반도체 웨이퍼를 얻을 수가 있다.
여기서, SFQR(Site Front Least Squares Range)이란, 설정된 사이트 내에서 데이터를 최소제곱법으로 산출한 사이트 내 평면을 기준 평면으로 하고, 이 평면으로부터의 +측(즉, 웨이퍼의 주 표면을 위로 향하게 하여 수평하게 두었을 경우의 상측), -측(그 하측)의 각각의 최대 변위량의 절대치의 합으로 나타낸 사이트 마다 평가된 값을 말하며, SFQRmax이란, 웨이퍼상의 전체 사이트의 SFQR 중의 최대치를 말한다. 본 발명에서 규정하는, 평탄도 SFQRmax는, 평탄도 측정기(KLA-Tenco사 제품 : WaferSight)를 이용하여, 26×8㎟의 사이트 사이즈 내부를 측정했을 때의 값이다.
또한, ESFQR(Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector)이란, 웨이퍼 전체 둘레의 외주부 영역에 형성된 부채형상의 영역(섹터) 내의 SFQR를 측정한 것으로서, ESFQRmax는, 웨이퍼상의 전체 섹터의 ESFQR 중의 최대치를 나타내고, ESFQRmean는, 전체 섹터의 ESFQR의 평균치를 나타내는 것이다. 본 발명에서 규정하는 ESFQR는, 평탄도 측정기(KLA-Tencor사 제품 : WaferSight)를 이용하여, 에지 제외 영역(Edge Exclusion)이 1mm이고, 웨이퍼 전체 둘레를 5°간격으로 72 분할하며, 섹터를 구성하는 지름방향의 한 변의 섹터 길이가 30mm인 섹터(사이트 사이즈) 내부를 측정한 값이다.
도 3은 SFQR 및 ESFQR의 설명도이다. 에지 제외 영역 1mm의 ESFQR의 산출의 기초가 되는 영역을 도 3의 (a) 및 (b)에, 에지 제외 영역 2mm의 SFQR의 산출의 기초가 되는 영역을 도 3의 (a) 및 (c)에 나타낸다. 도 3의 (a)는, 웨이퍼의 단면도와 그 단면도에 대응된 ESFQR 및 SFQR의 산출의 기초가 되는 영역의 범위를 나타낸 도면이며, 도 3의 (b) 및 (c)는 각각, ESFQR 및 SFQR의 산출의 기초가 되는 영역의 형상을 나타내는 평면도이다. 도 3에서 에지 롤 오프 영역(1a)은 웨이퍼 에지로부터 2mm 이내의 범위에 형성되어 있다. SFQRmax는 반도체 웨이퍼(1)의 디바이스 활성영역의 평탄도에 대응하며, ESFQRmax는 반도체 웨이퍼의 모따기부(3)(에지로부터 수 백μm)를 제외한 외주부의 평탄도에 대응한다.
또한, 도 2 및 이하의 웨이퍼의 단면도에 있어서, 에지 롤 오프 영역(1a)은, 웨이퍼의 디바이스가 형성되는 영역인 주 표면과 모따기부(3)의 사이에 형성된다. 모따기부(3)는, 웨이퍼의 직경 방향 및 두께 방향으로 수 백 μm의 오더(order)를 갖는다. 이에 대하여, 에지 롤 오프 영역은, 직경 방향의 폭 수 mm에 대하여, 두께 방향은 수 십∼수 백 nm의 오더이다. 따라서, 웨이퍼(1)의 직경 방향에 대한 기울기는, 모따기부(3)쪽이 에지 롤 오프량보다 훨씬 크다. 이 때문에, 상술한 도 2 및 이하의 웨이퍼(1)의 단면도에 있어서는, 에지 롤 오프 영역(1a)을 도시하기 위하여 웨이퍼의 두께 방향이 대폭 확대되어 나타내어져 있으며, 이 때문에 모따기부(3)는 반도체 웨이퍼의 두께 방향으로 거의 수직인 것으로 묘사되어 있다.
(실시예 1)
도 4는 실시예 1에 있어서의 웨이퍼 외주부의 연마 방법의 설명도로서, 도 4의 (a)는 외주부 연마를 실시하는 장치의 개략을 나타내는 단면도, 도 4의 (b)는 링형상 연마포와 반도체 웨이퍼의 선단부를 포함하는 단면도이다.
도 4의 (a)의 장치는, 반도체 웨이퍼(1)의 외주부의 연마를 위해, 반도체 웨이퍼(1)를 재치하여 중심축 둘레로 회전시키는 회전 스테이지(4)와, 웨이퍼(1)의 에지로부터 2mm 정도의 부분만 연마하는 링형상 연마포(5)를 구비한다. 링형상 연마포(5)는 웨이퍼(1)와 반대 방향으로 회전한다. 링형상 연마포(5)를 이용함으로써, 웨이퍼 외주부에 링형상 연마포(5)를 균등하게 눌러붙일 수 있어, 웨이퍼(1)의 일부에 응력이 집중하는 것을 회피할 수가 있다.
예비연마공정(단계 S2)에서 양면을 경면 연마한 직경 300mm의 반도체 웨이퍼(1)에 대하여, 외주부 연마 공정(단계 S3)에 있어서 상기 장치를 이용하여 그 외주부를 연마했다. 슬러리는, 콜로이달 실리카가 포함된 알카리성 연마액을 사용하여, 디바이스 형성면으로서 사용되는 주 표면만 60초간 연마했다.
이로써, 에지로부터 2mm의 영역에 에지 롤 오프 영역(1a)이 형성되었다. 또한, 이보다 내측의 주 표면은, 외주부 연마를 수행하지 않았기 때문에 높은 평탄도가 유지되었다. 도 5의 (a) 및 (b)는 각각 실시예 1에 의한 반도체 웨이퍼(1)의 SFQRmax 및 ESFQRmax의 분포를 나타내는 도면이다. 에지 제외 영역 2mm의 SFQRmax는 50nm 이하, 또한, 에지 제외 영역 1mm의 ESFQRmax는 200nm 이상인 반도체 웨이퍼를 제조할 수 있음을 확인하였다. 한편, 도 5는 박스플롯(box plot) 도면으로서, 샘플 수가 40인 데이터에 대하여, 최대치와 최소치(최상부, 최하부의 가로막대), 75% 점(點)과 25% 점(박스 상하단), 및 중앙치(박스 내의 가로막대)를 나타내고 있다.
도 6은, 비교예 1에 의한 반도체 웨이퍼(1)의 표면형상을 나타내는 도면으로서, 도 6의 (a)는 반도체 웨이퍼(1)의 단부를 포함하는 부분 단면도, 도 6의 (b) 및 (c)는 각각 SFQRmax 및 ESFQRmax를 나타내는 도면이다. 상기 비교예 1은, 직경 300mm의 반도체 웨이퍼를 예비연마공정에 의해 높은 평탄도로 양면연마하고, 그 후 외주부의 연마를 하지 않고 마무리 연마한 것이다. 즉, 실시예 1과 비교하면, 외주부 연마공정을 수행하지 않은 점에서 다르다.
이 때문에, 비교예 1의 반도체 웨이퍼는, 모따기 영역의 근방 부근까지 높은 평탄도로 되어 있고, 에지 제외 영역 2mm의 SFQRmax는 50nm 이하인 한편, 에지 제외 영역 1mm의 ESFQRmax는 100nm 전후가 되어, 200nm을 크게 밑돌고 있다. 따라서, 에지 롤 오프량이 작으므로, 디바이스 공정에서 산화막을 형성하면, 산화막의 두께가 외주부에서 얇아져 막 박리의 문제가 생길 수 있다.
도 7은, 비교예 2에 의한 반도체 웨이퍼(1)의 표면형상을 나타내는 도면으로서, 도 7의 (a)는 반도체 웨이퍼의 단부를 포함하는 단면도, 도 7의 (b) 및 (c)는 각각 SFQRmax 및 ESFQRmax를 나타내는 도면이다. 상기 비교예 2는, 300mm의 반도체 웨이퍼에 대하여 예비연마공정에 의해 웨이퍼 외주부를 크게 에지 롤 오프시키도록 연마한 것이다. 비교예 2도 외주부의 연마를 하지 않고 마무리 연마를 수행한 것이다. 즉, 본 비교예는, 외주부의 연마를 하지 않고, 종래의 예비연마공정에서 연마 조건을 조정하여 큰 롤 오프량을 발생시키도록 한 것이다.
그러나, 이 경우에는, 도 7의 (a)에 나타낸 바와 같이 반도체 웨이퍼(1)의 외주부 이외의 부분을 고평탄도로 할 수가 없다. 이 때문에, 에지 제외 영역 1mm의 ESFQRmax는 200nm 이상이 되지만, 외주 2mm까지의 SFQRmax도 50nm 이상이 되어, 디바이스 형성면으로서 사용하는 웨이퍼 주 표면의 평탄도가 저하된다.
이상과 같이, 비교예 1, 2에서는 SFQRmax를 50nm 이하로 하면서, ESFQRmax를 200nm 이상으로 하기가 어려웠다. 바꿔 말하면, 디바이스를 형성하는 주 표면의 평탄도를 높게 하면서, 롤 오프량이 큰 에지 롤 오프 영역을 마련하기가 어려웠던 데 대하여, 실시예 1에서는 이들 2가지 조건을 동시에 충족시킬 수 있어, 고집적화를 위한 웨이퍼에 대한 높은 평탄도의 요구를 만족하면서, 산화막의 막 박리에 의한 제품 생산율의 저하를 억제할 수 있게 되었다.
더욱이, 실시예 1에 의한 반도체 웨이퍼는, 에지로부터 2mm의 범위에 에지 롤 오프 영역을 형성하였기 때문에, 디바이스 공정에서 요구되는, 에지 제외 영역 2mm에서 SFQRmax 50nm의 고평탄도, 그리고, CMP프로세스의 롤 오프량에 대응된 ESFQRmax 200nm 이상의 롤 오프량의 요건을 충족시킬 수가 있다. 따라서, 거의 웨이퍼 전면에 걸쳐 고평탄도를 가지며, 또한, 디바이스 공정의 CMP처리 후에 막 박리의 우려가 적은 반도체 웨이퍼를 제공할 수가 있다.
(실시예 2)
도 8은, 실시예 2에 의한 웨이퍼(1)의 외주부 연마 방법의 설명도로서, 도 8의 (a)는 외주부 연마를 실시하는 장치의 개략을 나타내는 단면도이며, 도 8의 (b)는 링형상 연마포(5)와 반도체 웨이퍼(1)의 선단부를 포함하는 단면도이다. 실시예 2는, 링형상 연마포(5)로서, 웨이퍼 에지로부터 약 5mm의 영역을 연마할 수 있는 연마포를 이용하고, 연마 시간을 90초로 하여 실시예 1보다 길게 한 점에서, 실시예 1과 다르다. 그 밖의 구성이나 실시의 공정은 실시예 1과 같으므로, 설명을 생략한다.
실시예 2에 따르면, 도 8의 (b)에 나타낸 바와 같이, 롤 오프의 개시점을 링형상 연마포(5)와 반도체 웨이퍼(1)가 접하는, 반도체 웨이퍼(1)의 에지로부터 약 5mm의 위치로 할 수 있다.
도 9는, 실시예 1 및 2, 그리고 비교예 1에 의해 제조된 반도체 웨이퍼의 에지를 포함하는 단면도이다. 상술한 바와 같이, 실시예 1에 의한 반도체 웨이퍼는, 비교예 1에 의한 반도체 웨이퍼보다 롤 오프량이 큰 에지 롤 오프 영역을 가지지만, 도 9의 예에서는 에지 롤 오프 영역의 반경방향의 폭은 비교예 1과 거의 같다. 한편, 실시예 2에 의한 반도체 웨이퍼는, 반경방향으로 보다 넓은 에지 롤 오프 영역을 가지며, 또한, 롤 오프량도 크게 되어 있다.
즉, 링형상 연마포(5)의 연마하는 폭, 연마 시간을 바꿈으로써, 에지 롤 오프 영역(1a)의 크기나 롤 오프량을 원하는 값으로 할 수 있다.
또한, 본 발명은, 상기 실시형태에만 한정되는 것은 아니며, 수 많은 변형 또는 변경이 가능하다. 예컨대, 예비연마공정에서는 양면연마를 하는 것으로 하였으나, 디바이스 형성면으로서 사용되는 한 쪽의 주 표면만 연마하도록 하여도 무방하다. 또한, 외주부 연마 공정에 있어서의 외주부의 연마는, 디바이스가 형성되는 주 표면에 대해서만 수행하는 것으로 하였으나, 반도체 웨이퍼의 양면의 외주부를 연마하여도 무방하다. 더욱이, 외주부의 연마에는 링형상 연마포를 사용하는 것으로 하였으나, 외주부만 연마할 수 있는 것이라면, 연마포의 형상은 링형상으로 한정되지 않는다.
실시예 1 및 2에서는, 외주부 연마 공정에 있어서 웨이퍼 에지로부터 2mm 또는 5mm를 연마하였으나, 연마하는 외주부의 폭은 이것으로 한정되지 않는다. 외주부 연마의 범위가 웨이퍼 에지로부터 내측으로 10mm 이내이면, 생성된 웨이퍼는 에지 롤 오프 영역을 제외하여도, 충분히 넓은 디바이스 형성 영역을 가질 수 있다.
본 발명에 따르면, 반도체 웨이퍼의 디바이스 활성영역으로서 사용되는 웨이퍼 표면을 경면 연마한 후에, 경면 연마된 웨이퍼 표면의 외주부를 더욱 연마 처리하여, 웨이퍼의 주 표면과 웨이퍼 에지에 형성된 모따기부의 사이에 에지 롤 오프 영역을 형성하도록 하였기 때문에, 웨이퍼 표면의 고평탄도를 유지하면서, 디바이스의 CMP공정에 있어서의 웨이퍼 외주부에서의 산화막 두께의 저하를 억제할 수가 있다.
1 : 반도체 웨이퍼
1a : 에지 롤 오프 영역(웨이퍼)
2 : 산화막
2a : 에지 롤 오프 영역(산화막)
3 : 모따기부(에지부)
4 : 회전 스테이지
5 : 링형상 연마포

Claims (10)

  1. 반도체 웨이퍼의 에지부를 모따기하는 공정(SI)과,
    표면 형상을 조정하기 위해 상기 반도체 웨이퍼의 양면을 경면 연마하는 것에 의해, 디바이스가 형성되는 경면 연마된 겉쪽 주 표면과, 경면 연마된 안쪽 주 표면과, 모따기 연마된 에지부를 갖는 반도체 웨이퍼를 제작하는 예비 연마 공정(S2)과,
    상기 겉쪽 주 표면의 외주부만을 연마하여, 상기 겉쪽 주 표면과 상기 모따기 연마된 에지부의 사이에 에지 롤 오프 영역을 형성하는 제 1 연마 공정(S3)을 갖는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  2. 제 1항에 있어서,
    상기 에지 롤 오프 영역은, 상기 웨이퍼의 에지 위치의 내측 10mm 이내에 있는 소정 위치로부터 웨이퍼 외측을 향하는 상기 겉쪽 주 표면의 외주부를 연마한 영역인 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 1 연마 공정은, 상기 겉쪽 주 표면의 외주부에 대응하는 사이즈를 갖는 링형상의 연마포를 이용하여 수행하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 1 연마 공정 후, 상기 겉쪽 주 표면에 산화막을 형성해 상기 산화막 표면을 경면 연마 처리하는 제 2 연마 처리를 더 수행하며, 상기 제 1 연마 공정을 수행할 때, 상기 에지 롤 오프 영역의 롤 오프량을, 상기 제 2 연마 처리 후의 상기 산화막 표면의 롤 오프량과 같아지도록 결정하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  5. 제 3항에 있어서,
    상기 제 1 연마 공정은, 상기 겉쪽 주 표면의 외주부에 대해 상기 링형상 연마포의 연마면을 눌러붙임에 있어서, 상기 연마면이 상기 겉쪽 주 표면의 외주부와 평행이 되도록 하여 수행하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  6. 제 3항에 있어서,
    상기 제 1 연마 공정은, 상기 링형상 연마포를 상기 반도체 웨이퍼의 회전 방향과 반대 방향으로 회전시켜 수행하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  7. 제 1항에 있어서,
    상기 에지 롤 오프 영역의 적어도 일부를 포함하는 상기 반도체 웨이퍼의 주 표면의 평탄도인 ESFQRmax가 200nm 이상이며, 또한, 상기 에지 롤 오프 영역을 제외한 상기 주 표면의 평탄도인 SFQRmax가 50nm 이하로 유지되는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  8. 제 7항에 있어서,
    상기 ESFQRmax는, 웨이퍼의 에지 위치의 내측 1mm으로부터 웨이퍼의 중심을 향해 측정했을 때의 값이며, 상기 SFQRmax는, 웨이퍼의 에지 위치의 내측 2mm으로부터 웨이퍼의 중심을 향해 측정했을 때의 값인 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  9. 경면 연마된 주 표면과 모따기 연마된 에지부를 갖는 반도체 웨이퍼의 상기 주 표면의 외주부에만 에지 롤 오프 영역을 구비하고,
    상기 에지 롤 오프 영역의 적어도 일부를 포함하는 상기 반도체 웨이퍼의 주 표면의 평탄도인 ESFQRmax가 200nm 이상이며, 또한, 상기 에지 롤 오프 영역을 제외한 상기 주 표면의 평탄도인 SFQRmax가 50nm 이하인 것을 특징으로 하는 반도체 웨이퍼.
  10. 제 9항에 있어서,
    상기 ESFQRmax는, 웨이퍼의 에지 위치의 내측 1mm으로부터 웨이퍼의 중심을 향해 측정했을 때의 값이며, 상기 SFQRmax는, 웨이퍼의 에지 위치의 내측 2mm으로부터 웨이퍼의 중심을 향해 측정했을 때의 값인 것을 특징으로 하는 반도체 웨이퍼.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952496B2 (en) 2009-12-24 2015-02-10 Sumco Corporation Semiconductor wafer and method of producing same
JP5423384B2 (ja) 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
JP5505334B2 (ja) * 2011-02-25 2014-05-28 信越半導体株式会社 半導体ウェーハ及びその製造方法
JP5824895B2 (ja) 2011-06-17 2015-12-02 株式会社リコー インクジェットヘッド及びインクジェット記録装置
US9245736B2 (en) 2013-03-15 2016-01-26 Semiconductor Components Industries, Llc Process of forming a semiconductor wafer
US8896964B1 (en) 2013-05-16 2014-11-25 Seagate Technology Llc Enlarged substrate for magnetic recording medium
US10128146B2 (en) 2015-08-20 2018-11-13 Globalwafers Co., Ltd. Semiconductor substrate polishing methods and slurries and methods for manufacturing silicon on insulator structures
DE102015220924B4 (de) * 2015-10-27 2018-09-27 Siltronic Ag Suszeptor zum Halten einer Halbleiterscheibe mit Orientierungskerbe, Verfahren zum Abscheiden einer Schicht auf einer Halbleiterscheibe und Halbleiterscheibe
US10600634B2 (en) * 2015-12-21 2020-03-24 Globalwafers Co., Ltd. Semiconductor substrate polishing methods with dynamic control
CN107953225A (zh) * 2016-10-14 2018-04-24 上海新昇半导体科技有限公司 半导体晶圆的抛光方法
US9989866B2 (en) * 2016-10-17 2018-06-05 Cymer, Llc Wafer-based light source parameter control
US10416471B2 (en) * 2016-10-17 2019-09-17 Cymer, Llc Spectral feature control apparatus
JP6841202B2 (ja) * 2017-10-11 2021-03-10 株式会社Sumco 半導体ウェーハの評価方法および半導体ウェーハの製造方法
JP7067524B2 (ja) * 2019-04-15 2022-05-16 信越半導体株式会社 ウェーハのフラットネス測定機の選定方法及び測定方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042748A (ja) 2005-08-01 2007-02-15 Hitachi Cable Ltd 化合物半導体ウェハ
US20070231931A1 (en) 2006-03-31 2007-10-04 Ludovic Ecarnot Method for fabricating a compound-material and method for choosing a wafer
KR20080069201A (ko) * 2005-11-22 2008-07-25 신에쯔 한도타이 가부시키가이샤 에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19704546A1 (de) 1997-02-06 1998-08-13 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer einseitig beschichteten und mit einem Finish versehenen Halbleiterscheibe
DE19905737C2 (de) 1999-02-11 2000-12-14 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
WO2001096065A1 (fr) * 2000-06-13 2001-12-20 Shin-Etsu Handotai Co., Ltd. Procede de polissage de pieces
US6962521B2 (en) * 2000-07-10 2005-11-08 Shin-Etsu Handotai Co., Ltd. Edge polished wafer, polishing cloth for edge polishing, and apparatus and method for edge polishing
JP2002043257A (ja) * 2000-07-21 2002-02-08 Shin Etsu Handotai Co Ltd ワークの研磨方法
JP4093793B2 (ja) * 2002-04-30 2008-06-04 信越半導体株式会社 半導体ウエーハの製造方法及びウエーハ
JP2004241723A (ja) * 2003-02-07 2004-08-26 Shin Etsu Handotai Co Ltd 半導体ウエーハの製造方法、サポートリング及びサポートリング付ウエーハ
JP4748968B2 (ja) * 2004-10-27 2011-08-17 信越半導体株式会社 半導体ウエーハの製造方法
DE102004054566B4 (de) 2004-11-11 2008-04-30 Siltronic Ag Verfahren und Vorrichtung zum Einebnen einer Halbleiterscheibe sowie Halbleiterscheibe mit verbesserter Ebenheit
JP4815801B2 (ja) * 2004-12-28 2011-11-16 信越半導体株式会社 シリコンウエーハの研磨方法および製造方法および円板状ワークの研磨装置ならびにシリコンウエーハ
DE102006044367B4 (de) 2006-09-20 2011-07-14 Siltronic AG, 81737 Verfahren zum Polieren einer Halbleiterscheibe und eine nach dem Verfahren herstellbare polierte Halbleiterscheibe
JP5301802B2 (ja) 2007-09-25 2013-09-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェハの製造方法
JP2010040876A (ja) * 2008-08-06 2010-02-18 Sumco Corp 半導体ウェーハの製造方法
JP5423384B2 (ja) 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042748A (ja) 2005-08-01 2007-02-15 Hitachi Cable Ltd 化合物半導体ウェハ
KR20080069201A (ko) * 2005-11-22 2008-07-25 신에쯔 한도타이 가부시키가이샤 에피텍셜 웨이퍼의 제조방법 및 에피텍셜 웨이퍼
US20070231931A1 (en) 2006-03-31 2007-10-04 Ludovic Ecarnot Method for fabricating a compound-material and method for choosing a wafer

Also Published As

Publication number Publication date
US8772177B2 (en) 2014-07-08
US20120248578A1 (en) 2012-10-04
DE112010004989T5 (de) 2013-03-07
DE112010004989B4 (de) 2018-08-30
JP2011134828A (ja) 2011-07-07
JP5423384B2 (ja) 2014-02-19
WO2011077661A1 (ja) 2011-06-30
KR20120101146A (ko) 2012-09-12

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