DE112010004989T5

DE112010004989T5 - Halbleiterwafer und Verfahren zur Herstellung desselben

Info

Publication number: DE112010004989T5
Application number: DE112010004989T
Authority: DE
Inventors: Sumihisa Masuda
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 2009-12-24
Filing date: 2010-12-13
Publication date: 2013-03-07
Anticipated expiration: 2030-12-14
Also published as: WO2011077661A1; KR20120101146A; DE112010004989B4; JP2011134828A; JP5423384B2; KR101436482B1; US8772177B2; US20120248578A1

Abstract

Eine Waferoberfläche eines Halbleiterwafers, welche als bauelementaktiver Bereich zu benutzen ist, wird hochglanzpoliert, und ein äußerer Randabschnitt der hochglanzpolierten Waferoberfläche wird weiter poliert, wodurch ein Randabrollbereich zwischen dem bauelementaktiven Bereich der Waferoberfläche und einem an dem Waferrand ausgebildeten abgekanteten Abschnitt ausgebildet wird. Der Randabrollbereich weist eine spezifische Abrollform entsprechend einem Randabrollen der bei einem Bauelementherstellungsprozess auszubildenden Oxidschicht auf. Somit kann ein Halbleiterwafer bereitgestellt werden, bei welchem eine Verringerung der Dicke einer Oxidschicht auf dem äußeren Randabschnitt des Wafers bei einem CMP-Prozess verhindert werden kann, während eine hohe Planheit der Waferoberfläche beibehalten wird.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterwafers und auf einen Halbleiterwafer. Die vorliegende Erfindung bezieht sich insbesondere auf einen Halbleiterwafer, welcher mit Ausnahme des äußeren Randabschnitts des Wafers eine hohe Planheit aufweist und bei welchem, wenn eine dünne Oxidschicht auf einer Oberfläche des Wafers in einem Bauelementherstellungsprozess ausgebildet wird, die Oxidschicht auf dem äußeren Randabschnitt des Wafers daran gehindert werden kann, sich abzulösen, und auf ein Verfahren zur Herstellung desselben.
VERWANDTE TECHNIK
Während der Integrationsgrad von Halbleiterbauelementen in letzter Zeit signifikant verbessert wurde, wurden die Breiten von die Halbleiterbauelemente bildenden Linien kleiner. Zur Herstellung derartiger Halbleiterbauelemente unter Benutzung eines Steppers muss die Oberfläche des freizulegenden Halbleiterwafers sehr plan sein.
Herkömmlicherweise wurde das später zu beschreibende SFQR als ein Maß der Planheit benutzt, um Halbleiterwafer unter Berücksichtigung des konvergierenden Effekts eines Steppers auf dem gesamten Teil der Halbleiterwaferoberfläche zu bewerten.
Als ein Verfahren zur Herstellung eines Halbleiterwafers zum Verbessern des SFQR wird eine Technik zum Verbessern des SFQR durch Definieren der Beziehung zwischen der Dicke eines Trägers und der Dicke eines Halbleiterwafers, bevor er poliert wird, und Sicherstellen einer spezifischen Bearbeitungszugabe basierend auf der Beziehung bei einem Polierprozess unter Benutzung einer doppelseitigen Poliervorrichtung vorgeschlagen (siehe beispielsweise Patentdokument 1).
Weiterhin ist eine Technik, welche das SFQR durch Definieren der Beziehung zwischen der Dicke eines Trägers und der Dicke eines Halbleiterwafers, bevor er poliert wird, und Durchführen einer Vielzahl von Polierprozessen unter verschiedenen Bedingungen bei einem Polierprozess unter Benutzung einer doppelseitigen Poliervorrichtung vorgeschlagen (siehe beispielsweise Patentdokument 2).
Unter diesen Umständen gelangten, als Hochglanzpoliertechniken entwickelt wurden, Wafer, bei welchen fast die gesamte Oberfläche hochplanarisiert wurde, dazu, in den letzten Jahren hergestellt zu werden. Heute werden in Bauelementherstellungsprozessen Wafer mit einem SFQR von 50 nm oder weniger in dem Randausschlussbereich (einer Oberfläche, auf welcher ein Bauelement auszubilden ist (Hauptoberfläche), welche sich von der Wafer-Mittelposition zu einer Position 2 mm innerhalb der Randposition erstreckt) gefordert. Unternehmen stehen miteinander im Wettbewerb, um Wafer zu entwickeln, welche in gleichförmiger Weise soweit möglich hochplanarisiert zu dem äußeren Randabschnitt sind.
Bei einem Bauelementherstellungsprozess wird, nachdem eine dünne Oxidschicht auf einer Waferoberfläche ausgebildet wird, die Oberfläche der ausgebildeten Oxidschicht im Allgemeinen durch chemisch-mechanisches Polieren (CMP) hochglanzpoliert. Es wurde jedoch offensichtlich, dass, wenn ein Wafer, welcher hochplanarisiert ist, um ein SFQR von 50 nm oder weniger auf einem 2 mm Randausschlussgebiet zu erreichen, in einem Bauelementherstellungsprozess benutzt wird, die Oxidschicht auf einem äußeren Randabschnitt von Wafern in manchen Fällen abgelöst wird. Ein derartiges Ablösen einer Oxidschicht auf dem äußeren Randabschnitt eines Wafers ist nicht bevorzugt, da es ein Faktor der Beeinflussung der Ausbeute von Bauelementen wäre.
Es wird erwogen, dass ein derartiges Phänomen beispielsweise auftritt, weil signifikant weiches Poliergewebe bei einem bei einem Bauelementherstellungsprozess durchgeführten CMP benutzt wird, was zu einem großen Betrag von Abrollen („roll off”) an der Oberfläche des äußeren Randabschnitts des Wafers führen würde. Wenn ein zu dem äußeren Rand hochplanarisierter Silizium-Wafer benutzt wird, wird die Dicke der Oxidschicht auf dem äußeren Randabschnitt aufgrund des CMP-Prozesses lokal dünn (Randabsenken), und der lokal gedünnte Abschnitt der Oxidschicht kann dazu neigen, sich leicht von dem Wafer abzulösen. Der Abrollbetrag einer Oxidschicht, welche einem typischen CMP-Prozess unterworfen wird, wird als 200 nm oder mehr in ESFQRmax, was unten beschrieben wird, ausgedrückt.
Daher hat der Erfinder der vorliegenden Erfindung daran gedacht, einen Wafer herzustellen, dessen äußerer Randabschnitt absichtlich im Voraus unter Berücksichtigung des Abrollbetrags bei einem CMP-Prozess eines Bauelementherstellungsprozesses abgerollt wird, was die Verringerung der Dicke einer Oxidschicht auf einem äußeren Randabschnitt eines Wafers in dem CMP-Prozess verhindert.
Basierend auf den obigen technischen Ideen führte der Erfinder zuerst Studien über das Herstellen von Wafern durch, bei welchen der äußere Randabschnitt in einem Grobpolierprozess stark abgerollt wurde, welches durchgeführt wurde, um die Planheit der Waferoberfläche zu prüfen. Dann fand er heraus, dass, wenn ein Hochpolierprozess auf einem Wafer durchgeführt wird, so dass sein äußerer Randabschnitt stark bei einem Grobpolierprozess abgerollt wird, das SFQR der Waferoberfläche mit Ausnahme des äußeren Randabschnitts signifikant abfällt (wie auch in Absatz [0027] des Patentdokuments 2 beschrieben). Im Gegenteil wurde offenbart, dass, wenn ein Hochglanzpolierprozess durchgeführt wird, um die Planheit der Waferoberfläche mit Ausnahme des äußeren Randabschnitts zu verbessern, der Betrag des Abrollens des äußeren Randabschnitts des Wafers abfällt.
Die vorliegende Erfindung wurde basierend auf technischen Ideen vollendet, welche sich vollständig von dem Herkömmlichen, einen äußeren Randabschnitt eines Wafers absichtlich abzurollen, unterscheiden. Eine Aufgabe der vorliegenden Erfindung ist es, einen Wafer mit einem vergrößerten Abrollbetrag an dem äußeren Randabschnitt bereitzustellen, während eine hohe Planheit der Waferoberfläche beibehalten wird. Die vorliegende Erfindung zielt auf die Lösung der obigen Aufgabe durch absichtliches Hochglanzpolieren der Oberfläche von nur dem äußeren Randabschnitt des Wafers, welcher hochglanzpoliert wurde.
DOKUMENTE ZUM STAND DER TECHNIK
PATENTDOKUMENTE

Patentdokument 1: JP 2000-235941 A
Patentdokument 2: JP 2009-81186 A

OFFENBARUNG DER ERFINDUNG
VON DER ERFINDUNG ZU LÖSENDE PROBLEME
Eine Aufgabe der vorliegenden Erfindung, welche unter Fokussierung auf diese Aspekte gemacht wurde, ist es, einen Halbleiterwafer, welcher es ermöglicht, den Abrollbetrag an dem äußeren Randabschnitt zu vergrößern, um das Ablösen einer Oxidschicht auf dem äußeren Randabschnitt des Wafers aufgrund der Verringerung der Dicke der Oxidschicht bei einem CMP-Prozess eines Bauelementherstellungsprozesses zu verhindern, während eine hohe Planheit der Waferoberfläche beibehalten wird, und ein Verfahren zur Herstellung desselben bereitzustellen.
MITTEL ZUM LÖSEN DES PROBLEMS
Um die obige Aufgabe zu lösen, weist bei einer Erfindung eines Verfahrens zur Herstellung eines Halbleiterwafers ein Halbleiterwafer eine hochglanzpolierte Hauptoberfläche und einen abgekanteten und polierten Randabschnitt auf, und das Verfahren umfasst den Schritt des Durchführens eines ersten Polierprozesses des Polierens nur eines äußeren Randabschnitts der Hauptoberfläche, um ein Randabrollgebiet auszubilden.
Weiter ist das Randabrollgebiet bevorzugt ein Gebiet, welches durch Polieren des äußeren Randabschnitts der Hauptoberfläche, welche sich von einer vorgegebenen Position innerhalb 10 mm innerhalb einer Randposition des Wafers nach außen erstreckt.
Weiterhin kann bei einer bevorzugten Ausführungsform der vorliegenden Erfindung der erste Polierprozess unter Benutzung eines ringförmigen Poliertuchs mit einer Größe entsprechend dem äußeren Randabschnitt der Hauptoberfläche durchgeführt werden.
Das Verfahren umfasst bevorzugt weiter nach dem ersten Polierprozess den Schritt eines Ausbildens einer Oxidschicht auf der Hauptoberfläche und ein Durchführens eines zweiten Polierprozesses eines Hochglanzpolierens einer Oberfläche der Oxidschicht, und beim Durchführen des ersten Polierprozesses wird ein Abrollbetrag des Randabrollgebiets bevorzugt bestimmt, um einen Abrollbetrag der Oxidschichtoberfläche nach dem zweiten Polierprozess zu approximieren.
Ein Halbleiterwafer einer anderen Erfindung zum Lösen der obigen Aufgabe umfasst eine hochglanzpolierte Hauptoberfläche, einen abgekanteten und polierten Randabschnitt und ein Randabrollgebiet, welches nur an einem äußeren Randabschnitt der Hauptoberfläche angeordnet ist, wobei eine Planheit ESFQRmax der Hauptoberfläche des Halbleiterwafers einschließlich zumindest einem Teil des Randabrollgebiets 200 nm oder mehr ist, und eine Planheit SFQRmax der Hauptoberfläche mit Ausnahme des Randabrollgebiets 50 nm oder weniger ist.
Bevorzugt ist ESFQRmax ein Wert, welcher durch Messung von einer Position 1 mm innerhalb der Randposition des Wafers zu dem Mittelpunkt des Wafers hin erhalten wird, und SFQRmax ist ein Wert, welcher durch Messung von einer Position 2 mm innerhalb der Randposition des Wafers zu dem Mittelpunkt des Wafers erhalten wird.
Es ist zu bemerken, dass der „Randabrollbetrag” hier eine Distanz in Dickenrichtung zwischen der äußeren Rand eines Randabrollgebiets in einer Oberfläche eines Wafers oder einer Oxidschicht und dem äußeren Rand der planen Oberfläche ohne Abrollen bedeutet. Der Abrollbetrag ist positiv mit dem später zu beschreibenden ESFQRmax korreliert (wenn die Planheit der rückseitigen Oberfläche die gleichen Bedingungen hat).
AUSWIRKUNG DER ERFINDUNG
Gemäß der vorliegenden Erfindung wird eine Hauptoberfläche eines Halbleiterwafers, welche als Oberfläche benutzt wird, auf welcher ein Bauelement auszubilden ist (im Folgenden als eine Bauelementausbildungsoberfläche bezeichnet), hochglanzpoliert, und dann wird der äußere Randabschnitt der Hauptoberfläche des hochglanzpolierten Wafers weiter poliert, was ein Randabrollgebiet zwischen der Hauptoberfläche und dem abgekanteten Abschnitt, welcher an dem Waferrand ausgebildet ist, bildet. Somit kann eine Verringerung der Dicke einer Oxidschicht auf dem äußeren Randabschnitt des Wafers in einem CMP-Prozess verhindert werden, während eine hohe Planheit der Waferoberfläche beibehalten wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Flussdiagramm, welches ein Ausführungsbeispiel eines Verfahrens zur Herstellung eines Halbleiterwafers gemäß der vorliegenden Erfindung zeigt.
2(a) und 2(b) sind Querschnittsansichten, welche jeweils einen Endabschnitt eines Halbleiterwafers zeigen, welcher einem Polieren nach der Ausbildung einer Oxidschicht auf seiner Oberfläche unterworfen wurde. 2(a) ist eine Querschnittsansicht, welche einen Fall einer Benutzung eines Wafers mit einer hohen Planheit zeigt, und 2(b) ist eine Querschnittsansicht, welche einen Fall der Benutzung eines abgerollten Wafers zeigt.
3(a)–3(c) sind Diagramme, welche ESFQR und SFQR veranschaulichen.
4(a) und 4(b) sind Diagramme, welche ein Verfahren zum Polieren eines äußeren Randabschnitts bei einem Beispiel 1 zeigen. 4(a) ist eine Querschnittsansicht, welche schematisch eine Vorrichtung zum Polieren eines äußeren Randabschnitts zeigt, und 4(b) ist eine Querschnittsansicht umfassend ein ringförmiges Poliertuch und einen Randabschnitt eines Halbleiterwafers.
5(a) ist ein Plot, welcher die Verteilung von SFQRmax des Halbleiterwafers gemäß Beispiel 1 zeigt, und 5(b) ist ein Plot, welcher die Verteilung von ESFQRmax des Halbleiterwafers gemäß Beispiel 1 zeigt.
6(a)–6(c) sind Diagramme, welche das Oberflächenprofil eines Halbleiterwafers gemäß Vergleichsbeispiel 1 veranschaulichen. 6(a) ist eine Querschnittsansicht umfassend einen Endabschnitt des Halbleiterwafers, und 6(b) und 6(c) sind Diagramme, welche SFQRmax bzw. ESFQRmax darstellen.
7(a)–7(c) sind Diagramme, welche das Oberflächenprofil eines Halbleiterwafers gemäß Vergleichsbeispiel 2 zeigen.
7(a) ist eine Querschnittsansicht umfassend einen Endabschnitt des Halbleiterwafers, und 7(b) und 7(c) sind Diagramme, welche SFQRmax bzw. ESFQRmax darstellen.
8(a) und 8(b) sind Diagramme, welche ein Verfahren zum Polieren eines äußeren Randabschnitts in Beispiel 2 darstellen. 8(a) ist eine Querschnittsansicht, welche schematisch eine Vorrichtung zum Polieren eines äußeren Randabschnitts zeigt, und 8(b) ist eine Querschnittsansicht umfassend ein ringförmiges Poliertuch und einen Randabschnitt eines Halbleiterwafers.
9 ist eine Querschnittsansicht, welche einen Endabschnitt eines Halbleiterwafers gemäß Beispielen 1 und 2 und Vergleichsbeispiel 1 darstellt.
BESTE ART, DIE ERFINDUNG AUSZUFÜHREN
Ausführungsbeispiele der vorliegenden Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben.
1 ist ein Flussdiagramm, welches ein Ausführungsbeispiel eines Verfahrens zur Herstellung eines Halbleiterwafers gemäß der vorliegenden Erfindung veranschaulicht. Als erstes wird ein einkristalliner Silizium-Ingot unter Benutzung einer Drahtsäge oder dergleichen geschnitten, um Halbleiterwafer herzustellen. Ein Randabschnitt von einem dieser erhaltenen Halbleiterwafer wird abgekantet (Schritt S1), und dann wird ein Grobpolieren durchgeführt (Schritt S2). Grobpolieren ist ein Hochglanzpolierprozess zum Steuern des Oberflächenprofils (Planheit). Beispielsweise werden die beiden Oberflächen des Wafers unter Benutzung einer doppelseitigen Poliervorrichtung, welche mit einem den Halbleiterwafer festsetzenden Träger und einer oberen Platte und einer unteren Platte, um den Träger dazwischen einzuschließen, versehen ist, hochglanzpoliert, um plan zu sein.
Als nächstes wird ein Polierschritt für das äußere Randgebiet durchgeführt, um nur ein äußeres Randgebiet einer Hauptoberfläche des Halbleiterwafers, auf welchem ein Bauelement auszubilden ist, zu polieren, womit ein Randabrollgebiet mit einem spezifischen Abrollbetrag zwischen der Hauptoberfläche und dem abgekanteten Abschnitt ausgebildet wird (Schritt S3). Dieses Polieren des äußeren Randabschnitts ist ein Polieren nur des äußeren Randabschnitts in einem Gebiet innerhalb von 10 mm, bevorzugt innerhalb 5 mm, und bevorzugter 2 mm von dem Rand des Halbleiterwafers.
Beispielsweise wird der Halbleiterwafer auf eine Plattform gelegt, welche um den Mittelpunkt des Wafers als Rotationszentrum rotiert. Während der Halbleiterwafer rotiert wird, wird ein Polierelement gegen den äußeren Randabschnitt gedrückt, um nur den äußeren Randabschnitt zu polieren. Die Rotation des Halbleiterwafers ermöglicht es dem gesamten äußeren Rand des Wafers, gleichförmig mit einer konstanten Breite poliert zu werden. Weiterhin kann der Abrollbetrag durch den Druck, welcher angewendet wird, wenn das Polierelement gegen den Halbleiterwafer gedrückt wird, und die Polierzeit gesteuert werden.
Danach wird der Halbleiterwafer weiter unter Benutzung einer Poliervorrichtung endpoliert (Schritt S4). Das Endpolieren ist ein Hochglanzpolierprozess, welcher durchgeführt wird, um die Oberflächenrauigkeit wie Trübung („Haze”) zu steuern, und kann zumindest auf der Hauptoberfläche durchgeführt werden.
Der durch die obigen Schritte hergestellte Halbleiterwafer kann einen großen Abrollbetrag an dem äußeren Randabschnitt des Wafers erreichen, während eine hohe Planheit der Waferoberfläche beibehalten wird. Daher kann bei Benutzung dieses Wafers, wenn eine Oxidschicht auf dessen Oberfläche bei einem Bauelementherstellungsprozess ausgebildet wird und die ausgebildete Oxidschicht durch CMP hochglanzpoliert wird, eine Verringerung der Dicke der Oxidschicht auf dem äußeren Randabschnitt des Wafers verhindert werden, was ein Ablösen der Schicht hemmt. Dementsprechend kann die in dem Bauelementherstellungsprozess erreichte Ausbeute verbessert werden.
Dies wird unter Bezugnahme auf die 2(a) und 2(b) beschrieben. Die 2(a) und 2(b) sind Querschnittsansichten, welche jeweils einen Endabschnitt eines Halbleiterwafers zeigen, welcher einem Polieren unterworfen wurde, nachdem eine Oxidschicht auf seiner Oberfläche ausgebildet worden war. 2(a) ist eine Querschnittsansicht, welche einen Fall einer Benutzung eines Wafers mit hoher Planheit ohne einem Polieren des äußeren Randabschnitts darstellt, und 2(b) ist ein Fall des Abrollens des äußeren Randabschnitts eines Halbleiterwafers durch Polieren.
Wie in 2(a) dargestellt, weist ein Halbleiterwafer 1 mit hoher Planheit, welche durch Hochglanzpolieren ausgebildet wurde, ein schmales Kantenabrollgebiet 1a und einen kleinen Abrollbetrag auf. Wenn eine Oxidschicht 2 auf diesem Wafer 1 ausgebildet wird und Polieren durch CMP in einem Bauelementherstellungsprozess durchgeführt wird, würde ein Abrollen 2a der Oxidschicht um den Rand herum zu der Verringerung der Dicke der Oxidschicht führen, um ein Ablösen der Schicht zu verursachen.
Im Gegensatz hierzu ist, wenn der äußere Randabschnitt des Halbleiterwafers 1 wie in 2(b) abgerollt ist, der Halbleiterwafer 1, auf welchem die Oxidschicht 2 gebildet ist, an dem Randabschnitt stark abgerollt. Daher wird, selbst wenn die Oxidschicht 2 einem CMP unterworfen wird, die Dicke der Oxidschicht 2 auf dem äußeren Randabschnitt nicht verringert. Insbesondere kann, wenn der Abrollbetrag des Halbleiterwafers 1 bei dem Polierschritt des äußeren Randabschnitts (Schritt S3) bestimmt wird, äquivalent dem Randabrollbetrag der Oxidschicht 2, welche durch CMP in dem Bauelementherstellungsprozess prozessiert wurde, zu sein, die Dicke der Oxidschicht 2 von dem Mittelpunkt zu dem Rand fast gleichförmig sein, und das Ablösen der Oxidschicht kann verringert werden. Weiterhin kann, wenn die Abrollform des Halbleiterwafers 1 bei dem Polierschritt des äußeren Randabschnitts (Schritt S3) derart bestimmt wird, dass sie mit der Abrollform der durch CMP prozessierten Oxidschicht 2 übereinstimmt, ein Halbleiterwafer erhalten werden, welcher mit der Oxidschicht 2 mit einer gleichförmigeren Dicke versehen ist.
SFQR („Site Front Least Squares Range”) bezieht sich hier auf einen Wert, welcher um jede der Bauelementflächen (Messfenster, „Site”) erhalten wird, welcher die Summe von Absolutwerten von maximaler Abweichungsbeträge sowohl der positiven Seite als auch der negativen Seite von einer Referenzebene in der Bauelementfläche ist, welche durch Berechnen der Daten unter Benutzung eines Verfahrens der kleinsten Quadrate in der vorgeschriebenen Bauelementfläche erhalten werden. Die positive Seite bedeutet die horizontal mit ihrer Hauptoberfläche aufwärts zeigend platzierte obere Seite des Wafers und die negative Seite bedeutet die untere Seite in gleicher Weise. SFQRmax bezieht sich auf einen Maximalwert unter den SFQRs aller Bauelementflächen des Wafers. Die bei der vorliegenden Erfindung definierte Planheit SFQRmax ist ein Wert, welcher durch Messen aller der Bauelementflächen mit einer Größe von 26 × 8 mm² unter Benutzung einer Planheitsmessvorrichtung (WaferSight hergestellt von KLA Tencor) erhalten wird.
ESFQR („Edge flatness metric, Sektor-based, Front surface referenced, Least squares fit reference plane, Range of the date within sector”, d. h. eine Sektor-basierte Metrik der Randplanheit) bedeutet hier eine innerhalb eines fächerförmigen Gebiets (Sektor), welches auf dem gesamten äußeren Randgebiet des Wafers ausgebildet ist, gemessenes SFQR. ESFQRmax bedeutet einen Maximalwert unter den SFQRs aller Sektoren auf dem Wafer. ESFQRmean ist ein Mittelwert der ESFQRs aller Sektoren. Das in der vorliegenden Erfindung vorgeschriebene ESFQR ist ein Wert, welcher in einem Sektor (Messfenstergröße) gemessen wird, welcher erhalten wird, indem der gesamte Rand des Wafers gleichmäßig in 72 Sektoren in 5°-Intervallen unterteilt wird, von welchen jeder eine Sektorlänge von 30 mm in der Durchmesserrichtung aufweist, mittels einer Planheitmessvorrichtung (WaferSight hergestellt von der KLA Tencor Corporation). Das Randausschlussgebiet ist hier 1 mm.
3(a)–3(c) sind Diagramme, welche SFQR und ESFQR darstellen. In 3(a) und 3(b) ist ein Gebiet gezeigt, welches zur Berechnung des ESFQR eines 1 mm Randausschlussgebiets benutzt wird. In 3(a) und 3(c) ist ein Gebiet gezeigt, welches zum Berechnen des SFQR eines 2 mm Randausschlussgebiets benutzt wird. 3(a) zeigt eine Querschnittsansicht eines Wafers und ein Diagramm, welches die Fläche der für die Berechnung von ESFQR und SFQR entsprechend der Querschnittsansicht benutzten Fläche zeigt. 3(b) und 3(c) sind Draufsichten, welche die Form der für die Berechnung von ESFQR bzw. SFQR benutzten Formen der Gebiete zeigt. In den 3(a)–3(c) wird das Randabrollgebiet 1a in einer Fläche innerhalb 2 mm von dem Waferrand ausgebildet. SFQRmax entspricht der Planheit eines bauelementaktiven Gebiets des Halbleiterwafers 1, während ESFQRmax einer Planheit des äußeren Randabschnitts mit Ausnahme des abgekanteten Abschnitts 3 (mehre 100 μm von dem Rand) des Halbleiterwafers entspricht.
Es ist zu bemerken, dass in Querschnittsansichten eines Wafers einschließlich der 2(a) und 2(b) und anderer Figuren das Randabrollgebiet 1a zwischen der Hauptoberfläche, auf welcher ein Bauelement auszubilden ist, und dem abgekanteten Abschnitt 3 in dem Wafer ausgebildet wird. Der abgekantete Abschnitt 3 erstreckt sich in Durchmesserrichtung und Dickenrichtung des Wafers in einem Bereich der Größenordnung von mehreren 100 μm. Andererseits weist das Randabrollgebiet eine Breite der Größenordnung mehrerer Millimeter in der Durchmesserrichtung und der Größenordnung mehrerer zehn Nanometer bis mehrerer Hundert Nanometer in der Dickenrichtung auf. Daher ist die Neigung des abgekantenteten Abschnitts 3 bezüglich der Durchmesserrichtung des Wafers 1 weitaus größer als diejenige des Randabrollgebiets. Wenn diese Situation gegeben ist, ist in den Querschnittsansichten des Wafers 1, einschließlich 2(a) und 2(b) und anderer Figuren, der Wafer in Dickenrichtung beträchtlich vergrößert, um das Randabrollgebiet 1a zu zeigen. Dementsprechend ist der abgekantete Abschnitt 3 dargestellt, fast senkrecht zu der Richtung der Dicke des Halbleiterwafers zu sein.
(Beispiel 1)
4(a) und 4(b) sind Diagramme, welche ein Verfahren zum Polieren eines äußeren Randabschnitts eines Wafers in einem Beispiel 1 veranschaulichen. 4(a) ist eine Querschnittsansicht, welche schematisch eine Vorrichtung zum Polieren eines äußeren Randabschnitts zeigt, und 4(b) ist eine Querschnittsansicht einschließlich eines ringförmigen Poliertuchs und eines Randabschnitts eines Halbleiterwafers.
Zum Polieren des äußeren Randabschnitts des Halbleiterwafers 1 umfasst die Vorrichtung in 4(a) eine Rotationsplattform 4 zum Halten des Halbleiterwafers 1 und zum Rotieren desselben um die Mittelachse und ein ringförmiges Poliertuch 5 zum Polieren lediglich eines Gebiets, welches sich ungefähr 2 mm von dem Rand des Wafers 1 erstreckt. Das ringförmige Poliertuch 5 rotiert in der entgegengesetzten Richtung zur Rotationsrichtung des Wafers 1. Unter Benutzung des ringförmigen Poliertuchs 5 kann das ringförmige Poliertuch 5 gleichförmig gegen den äußeren Randabschnitt des Wafers gedrückt werden, was Verspannungen daran hindert, in einem Teil des Wafers 1 konzentriert zu werden.
Beide Oberflächen des Halbleiterwafers 1, welcher einen Durchmesser von 300 mm aufweist, wurden in einem Grobpolierschritt (Schritt S2) hochglanzpoliert. Der äußere Randabschnitt des Halbleiterwafers 1 wurde unter Benutzung der Vorrichtung in einem Polierschritt für den äußeren Randabschnitt (Schritt S3) poliert. Die als Oberfläche zur Ausbildung von Bauelementen zu benutzende Hauptoberfläche wurde für 60 Sekunden unter Benutzung eines alkalischen Poliermittels, welches kolloidales Silikat als Suspension enthält, poliert.
Somit wurde ein Randabrollbereich 1a in einem Bereich, welcher sich 2 mm von dem Rand erstreckt, ausgebildet. Die Hauptoberfläche innerhalb des Bereichs wurde nicht dem Polieren in Schritt S3 unterworfen, so dass eine hohe Planheit beibehalten wurde. Die 5(a) und 5(b) sind Plots, welche die Verteilung von SFQRmax bzw. ESFQRmax des Halbleiterwafers 1 des Beispiels 1 zeigen. Es ist gezeigt, dass Halbleiterwafer mit einem SFQRmax von 50 nm oder weniger mit dem zwei 2 mm Randausschlussgebiet und einem ESFQRmax von 200 nm oder mehr mit dem 1 mm Randausschlussgebiet hergestellt wurden. Es ist zu bemerken, dass die 5(a) und 5(b) Kasten-Plots sind, welche den Maximalwert und den Minimalwert (die obere und untere horizontale Linie), die 75%- und 25%-Linien (die oberen und unteren Enden des Kastens) und den Median (die horizontale Linie innerhalb des Kastens) für Daten bezüglich 40 Proben zeigen.
6(a)–6(c) sind Diagramme, welche das Oberflächenprofil eines Halbleiterwafers 1 gemäß einem Vergleichsbeispiel 1 zeigen. Die 6(a) ist eine teilweise Querschnittsansicht einschließlich eines Endabschnitts des Halbleiterwafers 1, und die 6(b) und 6(c) sind Diagramme, welche jeweils SFQRmax bzw. ESFQRmax darstellen. Bei diesem Vergleichsbeispiel 1 wurde ein Halbleiterwafer mit einem Durchmesser von 300 mm einem doppelseitigem Polieren in dem Grobpolierschritt unterworfen, um hochplanarisiert zu sein. Danach wurde ein Endpolieren durchgeführt, ohne dass der äußere Randabschnitt poliert wurde. Daher unterscheidet sich das Vergleichsbeispiel 1 von dem Beispiel 1 darin, dass der Polierschritt für den äußeren Randabschnitt S3 nicht durchgeführt wurde.
Somit wies der Halbleiterwafer des Vergleichsbeispiels 1 eine hohe Planheit von dem Mittelpunkt zu der Nachbarschaft des abgekanteten Bereichs auf, so dass SFQRmax mit dem 2 mm Randausschlussgebiet 50 nm oder weniger war. Auf der anderen Seite war ESFQRmax mit dem 1 mm Randausschlussbereich ungefähr 100 nm, was deutlich weniger ist als 200 nm. Daher würde, wenn eine Oxidschicht in einem Bauelementherstellungsprozess ausgebildet wird, die Oxidschicht auf dem äußeren Randabschnitt aufgrund des folglichen kleinen Randabrollbetrags verringert werden, was zu einem Ablösen der Schicht führen könnte.
Die 7(a)–7(c) sind Diagramme, welche das Oberflächenprofil eines Halbleiterwafers in Übereinstimmung mit einem Vergleichsbeispiel 2 darstellen. Die 7(a) ist eine Querschnittsansicht einschließlich eines Endabschnitts des Halbleiterwafers, und die 7(b) und 7(c) sind Diagramme, welche jeweils SFQRmax bzw. ESFQRmax darstellen. Bei diesem Vergleichsbeispiel 2 wurde ein Halbleiterwafer mit einem Durchmesser von 300 nm derart poliert, dass der äußere Randabschnitt des Wafers durch einen Grobpolierprozess stark randabgerollt wurde. Zudem wurde bei dem Vergleichsbeispiel 2 ein Endpolieren durchgeführt, ohne dass der äußere Randabschnitt poliert wurde. Somit zielt dieses Vergleichsbeispiel darauf, einen großen Abrollbetrag zu erreichen, indem die Polierbedingungen eines herkömmlichen Grobpolierprozesses gesteuert werden, ohne einen zusätzlichen Polierschritt des Polierens des äußeren Randabschnitts.
In diesem Fall können jedoch wie in 7(a) dargestellt andere Gebiete des Halbleiterwafers 1 mit der Ausnahme des äußeren Randabschnitts keine hohe Planheit aufweisen wie in 7(a) gezeigt. Als Ergebnis war ESFQRmax mit dem 1 mm Randausschlussbereich 200 nm oder mehr, aber SFQRmax mit dem 2 mm Randausschlussgebiet war auch 50 nm oder mehr, was die Planheit der als eine Bauelementausbildungsoberfläche zu benutzenden Hauptoberfläche verringert.
Wie oben beschrieben war es schwierig, ein ESFQRmax von 200 nm oder mehr in den Vergleichsbeispielen 1 und 2 zu erreichen, während ein SFQRmax von 50 nm oder weniger beibehalten wurde. Mit anderen Worten war es schwierig, einen Randabrollbereich mit einem großen Abrollbetrag bereitzustellen, während eine hohe Planheit der Hauptoberfläche, auf welcher ein Bauelement ausgebildet werden würde, beibehalten wird. Im Gegensatz hierzu können diese beiden Bedingungen zur gleichen Zeit im Beispiel 1 erfüllt werden. Somit wurde eine Verringerung der Ausbeute aufgrund von Ablösen einer Oxidschicht erfolgreich verhindert, während Erfordernisse für hohe Planheit von Wafern für höhere Integration erfüllt wurden.
Da das Randabrollgebiet gemäß Beispiel 1 in einem Gebiet ausgebildet wurde, welches sich 2 mm von dem Rand in dem Halbleiterwafer erstreckt, können die in einem Bauelementherstellungsprozess geforderten Bedingungen erfüllt werden: Hohe Planheit mit einem SFQRmax von 50 nm mit einem 2 mm Randausschlussbereich, und ein ESFQRmax von 200 nm oder mehr entsprechend dem Abrollbetrag eines CMP-Prozesses. Dementsprechend kann ein Halbleiterwafer mit einer hohen Planheit fast über die ganze Waferoberfläche, bei welchem ein Ablösen einer Oxidschicht nach CMP bei einem Bauelementherstellungsprozess weniger wahrscheinlich auftritt, bereitgestellt werden.
(Beispiel 2)
Die 8(a) und 8(b) sind Diagramme, welche ein Verfahren zum Polieren eines äußeren Randabschnitts eines Wafers 1 gemäß einem Beispiel 2 darstellen. 8(a) ist eine Querschnittsansicht, welche schematisch eine Vorrichtung zum Polieren eines äußeren Randabschnitts darstellt, und 8(b) ist eine Querschnittsansicht einschließlich eines ringförmigen Poliertuchs 5 und eines Randabschnitts des Halbleiterwafers 1. Das Beispiel 2 unterscheidet sich von dem Beispiel 1 darin, dass ein Poliertuch, mit welchem ein Bereich poliert werden kann, welcher sich ungefähr 5 mm von dem Waferrand erstreckt, als das ringförmige Poliertuch 5 benutzt wurde, und die Polierzeit 90 Sekunden war, was länger war als bei dem Beispiel 1. Die Struktur und die Implementierungsschritte abgesehen von den obigen sind die gleichen wie bei Beispiel 1, so dass die Erklärung weggelassen wird.
Gemäß Beispiel 1 kann das Abrollen bei einer Position ungefähr 5 mm beabstandet von dem Rand des Halbleiterwafers 1 beginnen, wo das ringförmige Poliertuch 5 den Halbleiterwafer 1 wie in 8(b) gezeigt kontaktiert.
9 ist eine Querschnittsansicht einschließlich des Rands von in Überstimmung mit den Beispielen 1 und 2 und Vergleichsbeispiel 1 hergestellten Halbleiterwafern. Wie oben erwähnt, weist der Halbleiterwafer gemäß dem Beispiel 1 einen Randabrollbereich mit einem höheren Abrollbetrag als der Halbleiterwafer gemäß Vergleichsbeispiel 1. In 9 ist jedoch die Breite des Randabrollbereichs in der radialen Richtung in Beispiel 1 näherungsweise die gleiche wie im Vergleichsbeispiel 1. Auf der anderen Seite weist der Halbleiterwafer gemäß Beispiel 2 einen in radialer Richtung noch breiteren Randabrollbereich auf und weist einen größeren Abrollbetrag auf.
Somit kann eine gewünschte Größe des Randabrollbereichs 1a und ein gewünschter Abrollbetrag durch Ändern der Polierbreite und der Polierzeit bezüglich des ringförmigen Poliertuchs 5 erreicht werden.
Es ist zu bemerken, dass die vorliegende Erfindung nicht nur auf die obigen Ausführungsbeispiele begrenzt ist, und verschiedene Änderungen und Modifikationen daran vorgenommen werden können. Beispielswiese wurde in dem Grobpolierschritt ein doppelseitiges Polieren durchgeführt, alternativ kann nur die als Bauelementausbildungsoberfläche zu benutzende Hauptoberfläche poliert werden. In dem Polierschritt für den äußeren Randbereich wurde der äußere Randabschnitt nur der Hauptoberfläche, auf welcher ein Bauelement ausgebildet werden würde, poliert, es können jedoch die äußeren Randabschnitte beider Oberfläche des Halbleiterwafers poliert werden. Zusätzlich ist für ein ringförmiges Poliertuch, welches zum Polieren des äußeren Randabschnitts benutzt wird, die Form des Poliertuchs nicht auf eine Ringform beschränkt, solange der äußere Randabschnitt lokal poliert werden kann.
In den Beispielen 1 und 2 wurde ein Gebiet, welches sich 2 mm oder 5 mm von dem Waferrand erstreckt, in dem Polierschritt für den äußeren Randabschnitt poliert, aber die Breite des äußeren Randabschnitts, welcher zu polieren ist, ist nicht auf diese begrenzt. Wenn das Gebiet des zu polierenden äußeren Randabschnitts innerhalb von 10 mm von dem Waferrand ist, kann der erhaltene Wafer einen adäquat großen Bereich zur Bauelementausbildung auch unter Ausschluss des Randabrollbereichs aufweisen.
GEWERBLICHE ANWENDBARKEIT
Gemäß der vorliegenden Erfindung wird eine Hauptoberfläche eines Halbleiterwafers, welche als bauelementaktiver Bereich genutzt wird, hochglanzpoliert, und dann wird der äußere Randabschnitt der Hauptoberfläche des hochglanzpolierten Wafers weiter poliert, womit ein Randabrollbereich zwischen der Hauptoberfläche des Wafers und dem an dem Waferrand ausgebildeten abgekanteten Abschnitt ausgebildet wird. Somit kann eine Verringerung der Dicke einer Oxidschicht auf dem äußeren Randabschnitt des Wafers in einem CMP-Prozess verhindert werden, während eine hohe Planheit der Waferoberfläche beibehalten wird.
ERKLÄRUNG VON BEZUGSZEICHEN
Bezugszeichenliste

1: Halbleiterwafer
1a: Randabrollbereich (Wafer)
2: Oxidschicht
2a: Randabrollbereich (Oxidschicht)
3: abgekantenter Abschnitt (Randposition)
4: Rotationsplattform
5: Ringförmiges Poliertuch

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2000-235941 A [0011]
JP 2009-81186 A [0011]

Claims

Verfahren zur Herstellung eines Halbleiterwafers, wobei der Halbleiterwafer eine hochglanzpolierte Hauptoberfläche und einen abgekantenen und polierten Randabschnitt aufweist, und umfassend den Schritt des Durchführens eines ersten Polierprozesses zum Polieren nur eines äußeren Randabschnitts der Hauptoberfläche, um einen Randabrollbereich auszubilden.
Verfahren zur Herstellung eines Halbleiterwafers gemäß Anspruch 1, wobei der Randabrollbereich ein Bereich ist, welcher durch Polieren des äußeren Randabschnitts der Hauptoberfläche, welche sich von einer vorgegebenen Position innerhalb 10 mm innerhalb von einer Randposition des Wafers nach außen erstreckt, erhalten wird.
Verfahren zur Herstellung eines Halbleiterwafers gemäß Anspruch 1 oder Anspruch 2, wobei der erste Polierprozess unter Benutzung eines ringförmigen Poliertuchs durchgeführt wird, welches eine Größe aufweist, welche mit dem äußeren Randabschnitt der Hauptoberfläche übereinstimmt.
Verfahren zur Herstellung eines Halbleiterwafers gemäß einem der Ansprüche 1–3, weiter umfassend, nach dem ersten Polierprozess, den Schritt des Ausbildens einer Oxidschicht auf der Hauptoberfläche und des Durchführens eines zweiten Polierprozesses zum Hochglanzpolieren einer Oberfläche der Oxidschicht, und wobei beim Durchführen des ersten Polierprozesses ein Abrollbetrag des Randabrollbereichs derart bestimmt wird, dass er sich einem Abrollbetrag der Oxidschichtoberfläche nach dem zweiten Polierprozess annähert.
Halbleiterwafer umfassend eine hochglanzpolierte Hauptoberfläche, einen abgekanteten und polierten Randabschnitt und einen Randabrollbereich, welcher nur an einem äußeren Randabschnitt der Hauptoberfläche angeordnet ist, wobei eine Planheit ESFQRmax der Hauptoberfläche des Halbleiterwafers einschließlich zumindest eines Teils des Randabrollbereichs 200 nm oder mehr ist, und wobei eine Planheit SFQRmax der Hauptoberfläche mit Ausnahme des Randabrollbereichs 50 nm oder weniger ist.
Halbleiterwafer gemäß Anspruch 5, wobei ESFQRmax ein Wert ist, welcher durch Messung von einer Position 1 mm innerhalb von der Randposition des Wafers zu dem Mittelpunkt des Wafers hin erhalten wird, und wobei SFQRmax ein Wert ist, welcher durch Messung von einer Position 2 mm innerhalb der Randposition des Wafers zu dem Mittelpunkt des Wafers hin erhalten wird.