ATE383656T1 - Verfahren zur herstellung eines verbundmaterials und verfahren zur auswahl eines wafers - Google Patents

Verfahren zur herstellung eines verbundmaterials und verfahren zur auswahl eines wafers

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ATE383656T1
ATE383656T1 AT06290542T AT06290542T ATE383656T1 AT E383656 T1 ATE383656 T1 AT E383656T1 AT 06290542 T AT06290542 T AT 06290542T AT 06290542 T AT06290542 T AT 06290542T AT E383656 T1 ATE383656 T1 AT E383656T1
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Ludovic Ecarnot
Michael Willy
Patrick Reynaud
Walter Schwarzenbach
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Soitec Silicon On Insulator
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    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
JP5261960B2 (ja) * 2007-04-03 2013-08-14 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
JP5423384B2 (ja) 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
US8330245B2 (en) * 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
US9156705B2 (en) 2010-12-23 2015-10-13 Sunedison, Inc. Production of polycrystalline silicon by the thermal decomposition of dichlorosilane in a fluidized bed reactor
JP5621702B2 (ja) * 2011-04-26 2014-11-12 信越半導体株式会社 半導体ウェーハ及びその製造方法
DE102013201663B4 (de) 2012-12-04 2020-04-23 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
FR2999801B1 (fr) 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
CN103871870B (zh) * 2014-02-28 2016-05-25 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
JP6045542B2 (ja) 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
CN110544668B (zh) * 2018-05-28 2022-03-25 沈阳硅基科技有限公司 一种通过贴膜改变soi边缘stir的方法
CN117497407B (zh) * 2023-12-28 2024-04-09 物元半导体技术(青岛)有限公司 Igbt器件的形成方法及igbt器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020187595A1 (en) * 1999-08-04 2002-12-12 Silicon Evolution, Inc. Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality
EP1540723B1 (de) * 2002-07-17 2010-12-15 S.O.I.Tec Silicon on Insulator Technologies Verfahren zur vergrösserung der fläche einer nützlichen materialschicht, die auf einen träger übertragen wird
JP2004186226A (ja) * 2002-11-29 2004-07-02 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
US20070040181A1 (en) * 2002-12-27 2007-02-22 General Electric Company Crystalline composition, wafer, and semi-conductor structure

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