DE602006000423T2 - Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers - Google Patents

Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers Download PDF

Info

Publication number
DE602006000423T2
DE602006000423T2 DE602006000423T DE602006000423T DE602006000423T2 DE 602006000423 T2 DE602006000423 T2 DE 602006000423T2 DE 602006000423 T DE602006000423 T DE 602006000423T DE 602006000423 T DE602006000423 T DE 602006000423T DE 602006000423 T2 DE602006000423 T2 DE 602006000423T2
Authority
DE
Germany
Prior art keywords
wafer
ero
wafers
fqa
edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE602006000423T
Other languages
English (en)
Other versions
DE602006000423D1 (de
Inventor
Ludovic Ecarnot
Michael Willy
Patrick Reynaud
Walter Schwarzenbach
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of DE602006000423D1 publication Critical patent/DE602006000423D1/de
Application granted granted Critical
Publication of DE602006000423T2 publication Critical patent/DE602006000423T2/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Die Bonding (AREA)
  • Laminated Bodies (AREA)

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Verbundwerkstoffwafers und insbesondere einen Wafer des Typs Silicon an Insulator (SOI) mit den Schritten: Bereitstellen von zwei Wafern und Befestigen, insbesondere durch Bonden, des einen Wafers auf den anderen. Die Erfindung betrifft weiterhin ein Verfahren zum Auswählen eines Wafers, der für den Herstellungsprozess eines Verbundwerkstoffwafers geeignet ist, und die Verwendung eines Wafers im Herstellungsverfahren eines Verbundwerkstoffwafers.
  • Auf dem Endprodukt, beispielsweise einem SOI-Wafer, können Defekte, insbesondere Hohlräume in der Nähe des äußeren Rands des Verbundmaterialwafers beobachtet werden. Aus der EP 1566830 ist es bekannt, dass die Anzahl dieser Defekte dadurch verringert werden kann, dass der SOI-Herstellungsprozess mit Wafern durchgeführt wird, deren „configuration change" in einem Bereich zwischen 10 mm und 3 mm vom äußeren Rand entfernt 0,1 Nm oder weniger beträgt. Alternativ können Wafer mit einer Steigung von 0,02 % oder weniger in einem Bereich von 5 mm vom äußeren Rand entfernt zu SOI-Wafern mit weniger Defekten führen.
  • Es ist die Aufgabe der vorliegenden Erfindung ein alternatives Verfahren zur Herstellung eines Verbundwerkstoffwafers und/oder ein alternatives Verfahren zum Auswählen eines Wafers, der für den Herstellungsprozess eines Verbundwerkstoffwafers geeignet ist, bereit zu stellen, so dass die Ausbildung von Defekten am äußeren Rand des Verbundwerkstoffwafers eingeschränkt werden kann.
  • Diese Aufgabe wird mit dem Verfahren zum Herstellen eines Verbundwerkstoffwafers gemäß Anspruch 1 gelöst. Die Aufgabe wird auch durch das Verfahren zum Auswählen eines Wafers gemäß Anspruch 2 gelöst. Überraschender Weise kann durch Bestimmen des Edge-roll-off–Werts unter Nutzung der zweiten Ableitung des Profils der Wafer und durch ausschließliches Nutzen von Wafern mit einem Edge-roll-off–Wert (ERO) von mehr als 50 Nm, insbesondere von mehr als 100 Nm, insbesondere von mehr als 150 Nm, die Anzahl der Hohlräume, die nah am Rand der Wafer auftreten, im Herstellungsverfahren der Wafer reduziert werden.
  • Hier betrifft der Begriff "Profil" ein Höhenprofil des Wafers in radialer Richtung auf der Oberfläche, mit der der Wafer am anderen Wafer befestigt wird. Darüber hinaus müssen die zwei Wafer nicht aus dem gleichen Material sein und können mit oder ohne weitere Schichten ausgestattet sein.
  • Gemäß einer bevorzugten Ausführungsform kann die zweite Ableitung, die benutzt wird, um den Edge-roll-off–Wert durch Berechnen des Werts: ERO = y(a) – y(fqa), wobei a und fqa zwei Positionen auf einem Radius des Wafers sind und y(a) der Höhe des Wafers an einer radialen Position entspricht, an der die zweite Ableitung y''(a) = 0 ist und y(fqa) der Höhe des Wafers an einer Position entspricht, die ungefähr 0,5 mm bis 2,5 mm, insbesondere ungefähr 1 mm, vom Rand entfernt ist, zu bestimmen. Unter Nutzung dieses Verfahrens und mit Edge-roll-off–Werten von mehr als 50 Nm, insbesondere mehr als 100 Nm, insbesondere mehr als 150 Nm, für beide Wafer werden noch bessere Ergebnisse bezüglich der Defekte erzielt.
  • Bevorzugt kann jeder der Wafer ein 300 mm Wafer sein. Bei 300 mm Wafern werden mehr Hohlräume als bei kleineren Wafern gebildet, so dass Verfahren zum Reduzieren der Hohlräume in dieser Waferklasse bei großen Wafern von besonderem Interesse ist. Für noch größere Wafer, beispielsweise 450 mm Wafer, wird damit auch gerechnet.
  • Vorteilhafterweise kann der ERO an mehreren Stellen des Wafers bestimmt werden und aus den einzelnen Werten ein ERO-Mittelwert berechnet werden. Somit können auch inhomogene Waferränder berücksichtigt werden.
  • Bevorzugt kann das Verfahren als weiteren Schritt die Bereitstellung einer nichtleitenden Schicht auf mindestens einem der beiden Wafer vor dem Befestigen der Wafer umfassen. Eine verringerte Hohlraumanzahl wird bei Verbundwerkstoffwaferstrukturen mit einer nichtleitenden Schicht, wie beispielsweise bei Wafern des Typs SOI, beobachtet, wenn die ERO-Werte auf der Basis der zweiten Ableitung bestimmt werden.
  • Vorteilhafterweise kann das Verfahren weiterhin einen Schritt zum Ausbilden einer vorbestimmten Splitting-Zone in einem der Wafer umfassen. Solch ein Verfahrensschritt wird benutzt, um die Übertragung einer dünnen Materialschicht von einem Wafer auf den anderen zur ermöglichen, wobei Hohlräume in der dünnen Schicht auftreten. Jedoch werden selbst bei Nutzung dieses Verfahrens weniger Hohlräume in Verbundwerkstoffwafern beobachtet, wenn die ERO-Werte auf der Grundlage der zweiten Ableitung bestimmt werden.
  • Gemäß einer bevorzugten Ausführungsform kann die Bestimmung des Edge-roll-off–Werts und/oder das Auswählen eines Wafers nach dem Schritt des Bereitstellens einer nichtleitenden Schicht auf mindestens einem der beiden Wafer oder nach dem zusätzlichen Schritt des Ausbildens einer vorbestimmten Splitting-Zone in einem der Wafer durchgeführt wer den. Hierbei wird der ERO-Wert kurz vor dem Befestigen bei den Wafern, so wie sie aneinander befestigt werden, bestimmt.
  • Die Erfindung betrifft auch die Verwendung eines Wafers entsprechend Anspruch 7.
  • Spezifische Ausführungsformen der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung unter Bezugnahme auf die anliegenden Figuren ersichtlich, wobei:
  • die 1a bis 1e das Herstellungsverfahren eines Verbundwerkstoffwafers gemäß dem Stand der Technik darstellen,
  • die 2a und 2b einen bekannten Verbundwerkstoffwafer mit Defekten in der Nähe des Rands in einer Ansicht von oben und in einer Querschnittsansicht darstellen,
  • 3 ein Blockdiagramm ist, das eine Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen eines Verbundwerkstoffwafers darstellt,
  • 4 die Bestimmung des Edge-roll-off–Werts unter Benutzung der zweiten Ableitung darstellt und
  • 5 ein dreidimensionales Diagramm ist, das die Durchschnittsanzahl an Hohlraumdefekten in Abhängigkeit des ERO-Werts der zwei Wafer, die im Herstellungsverfahren eines Verbundwerkstoffwafers benutzt werden, darstellt.
  • Ein Verfahren gemäß dem Stand der Technik zum Herstellen eines Verbundwerkstoff, das insbesondere für SOI-Wafer anwendbar ist, ist in 1 dargestellt. Es umfasst die folgenden Schritte und wird für einen SOI-Wafer beschrieben:
    Im ersten Schritt, dargestellt in 1a, werden zwei Wafer 11 und 13, beispielsweise 300 mm Wafer bereitgestellt. Im zweiten Schritt, dargestellt in 1b, wird eine thermische Oxidschicht 15 auf den Wafer 11 aufgewachsen. Während dem thermischen Aufwachsen wird der Wafer durch das Oxid eingekapselt. Das Oxid auf der Rückseite und auf der Seite wird jedoch in einem späteren Schritt entfernt. Im folgenden Schritt, dargestellt in 1c, werden atomare Elemente 17, insbesondere Wasserstoff-Ionen oder Edelgas-Ionen, durch die thermische Oxidschicht 15 in den Wafer 11 implantiert, um dadurch eine vorbestimmte Splittingzone 19 innerhalb des Wafers 11 auszubilden. Dann wird im folgenden Schritt der zweite Wafer 13 und der Wafer 11 gebonded, so dass die Oxidschicht 15 zwischen dem Wafer 13 und 11 positioniert ist.
  • Dann wird Energie, insbesondere thermische Energie, dem gebondeten Wafersystem bereitgestellt, so dass auf Höhe der vorbestimmten Splittingzonen 19 eine Abtrennung auftritt, um dadurch den gewünschten Silitium-auf-Insulator-Wafer 21, der den ursprünglichen aver 13, die Oxidschicht 15 und eine transferierte Schicht 23, die vom ursprünglichen Wafer 11 stammt, umfasst, herzustellen.
  • Natürlich können, anstatt einen Silitium-auf-Insulator-Wafer 21 herzustellen, auch andere Verbundwerkstoffwafer unter Nutzung dieses Verfahrens hergestellt werden. Beispiele für andere Verbundwerkstoffwafer sind: Strained-Silicon-on-Insulator (SOI) SIGEOI, GEOI, Silitium-auf-Quarz (SOQ) oder direkt gebondete Silitium-Wafer (DSB). Zusätzlich können weitere Schichten vorgesehen sein.
  • 2a stellt eine Ansicht von oben des Silitium-auf-Insulator-Wafers 21, der durch das oben beschriebene Verfahren erzielt wurde, dar. Auf der Oberfläche der transferierten Schicht 23 sind defekte 25a, 25b, 25c etc. sichtbar. Diese befinden sich ungefähr 3 mm vom Rand 27 des SOI-Wafers 21 entfernt. Die Größe der Defekte in der Figur sind übertrieben und dienen der verbesserten Darstellung. Tatsächlich haben sie eine Größe von ungefähr 1 mm im Durchmesser.
  • 2b zeigt einen Querschnitt entlang der Linie AA der 2a. Man kann sehen, dass die Defekte 25b und 25c Bereichen entsprechen, in denen der Transfer der Schicht 23 nicht vollständig war. Diese Hohlräume können vollständig durch die transferierte Schicht und die nichtleitende Schicht 15 gehen und so die Grenzfläche, an der gebondet wurde, erreichen. Diese Defekte werden üblicherweise Bondingdefekten zugeordnet. Wenn zwei Wafer begondet wurde, werden diese in der Tat nah aneinander gebracht, wobei dann Druck angewandt wird, der typischer Weise an einem Rand des Wafers angewandt wird. Auf der gegenüberliegenden Seite bzgl. dem Punkt an dem angefangen wurde zu bonden, können Störungen auftreten, die zu dem beobachteten Defekten, beispielsweise durch eine lokal niedrigere Kraft, führen.
  • 3 ist ein Blockdiagramm, das eine Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen von Verbundwerkstoffwafern darstellt, das eine Reduzierung der be schriebenen Defekte, zumindest im Mittel über eine gewisse Anzahl Wafer, beispielsweise über ungefähr 10.000 Wafer, ermöglicht.
  • Der erste Schritt 31 besteht in der Bereitstellung von zwei Wafern, wie im 2a dargestellten Verfahren. Als nächstes wird im Schritt 33 Edge-roll-off–Wert von jedem Wafer bestimmt. Da die Bondingdefekte 25a, 25b, und 25c, wie in 2a und 2b gezeigt, im wesentlichen bis zu 3 mm vom Rand 27 des Verbundwerkstoffwafers 21 auftreten, wird der Edge-roll-off–Wert gemäß der ersten Ausführungsform der Erfindung bevorzugt ungefähr 0,5 mm–2,5 mm, insbesondere 1 mm vom äußeren Rand 27 der Wafer 11 und 13 bestimmt. Gemäß der Erfindung wird der Edge-roll-off–Wert unter Nutzung der zweiten Ableitung des Profils y(A) der Wafer bestimmt. Das Profil y(R) entspricht dem Höhenprofil in radialer Richtung R, üblicherweise in Nm ausgedrückt, der Oberfläche an der später die Befestigung auftreten wird. Alternativ kann auch das Waferdickenprofil benutzt werden. Der Edge-roll-off–Wert wird unter Nutzung der zweiten Ableitung des Profils des Wafers bestimmt und ist definiert durch: ERO = y(A) – y(FQA) (1).
  • Folglich ist ERO ausgedrückt in Nm, der Höhenunterschied (oder Dickenunterschied) zwischen zwei Orten, nämlich der Position mit Radius "A" und Radius "FQA". Der Wert "FQA" wird so ausgewählt, dass er in einem Radiusbereich von 147,5 mm–149,5 mm, insbesondere bei einem Radius von 149 mm, im Falle eines 300 mm–Wafers liegt.
  • Der Wert "A" ist kein fester Radius des Wafers, sondern entspricht der ersten Position, ausgehend von "FQA", in Richtung Mitte des Wafers, an der die zweite Ableitung von y(R) gleich 0 ist: ¥ (A) = 0.
  • Die zweite Ableitung wird bevorzugt unter Nutzung eines numerischen Verfahrens basierend auf einer Profilmessung des Wafers bestimmt. Sie wird an mehreren Stellen des Wafers gemessen und aus den einzelnen Werten kann ein Durchschnitts-ERO-Wert, beispielsweise aus dem gemessenen Profil selbst oder durch doppelte Integration des Profils der zweiten Ableitung, bestimmt werden. Die Doppelintegration ist üblicherweise benutzt, um fehlerhafte Beiträge zum ERO-Wert herauszufiltern, wobei diese auf eine Fehlausrichtung des Wafers auf der Messvorrichtung, was beispielsweise zu einem leichten Wafer führen kann, zurückgeführt werden kann.
  • 4 zeigt dieses Verfahren. Die Oberansicht stellt das Höhenprofil eines Wafers dar, das in radialer Richtung an einer oder mehrerer Stellen des Wafers, beispielsweise entlang der Linie B, wie in 2a gezeigt, bestimmt wird. Die zweite Ableitung ist in der unteren Ansicht dargestellt. Diese wurde numerisch unter Nutzung des Höhenprofils berechnet. Unter Nutzung dieser Daten wird die Position "A", an der die zweite Ableitung 0 ist, bestimmt. Dann werden die entsprechenden Waferhöhen y(A) und y(FQA) bestimmt, aus denen entsprechend Gleichung der ERO-Wert berechnet wird.
  • Dann werden im Schritt 35 nur solche Wafer zur weiteren Behandlung ausgesucht, die einen ERO-Wert von mehr als 50 Nm, insbesondere mehr als 100 Nm aufweisen.
  • Das erfindungsgemäße Verfahren geht dann mit den Schritten bereitstellen einer nichtleitenden Schicht, wie die Schicht 15 der 1b, auf zumindest einem der Wafer (Schritt 37) weiter. Eine vorbestimmte Splittingzone wird dann bereitgestellt (Schritt 39). Dieser entspricht dem Verfahrensschritt, der in 1c dargestellt wird. Dann werden im Schritt 41 die Wafer miteinander verbunden, dies entspricht dem Verfahrensschritt der in 1d dargestellt wurde. Auf die detaillierte Beschreibung der in 1 dargestellten Verfahrensschritte wird hiermit verwiesen.
  • Entsprechend Varianten der Ausführungsform 1 und 2 könnten der Schritt zum Bestimmen des Edge-roll-off–Wertes 33 und der Auswahlschritt 35 auch nach dem Bereitstellen einer nichtleitenden Schicht 15 auf zumindest einem der beiden Wafer 11, 13 oder selbst nach dem Schritt zum Ausbilden der vorbestimmten Splittingzone 17 in einem der Wafer 11, 13 durchgeführt werden.
  • Darüber hinaus könnten, gemäß der zweiten Ausführungsform der Erfindung die Schritte 33 und 35 auch als unabhängiges Verfahren zum Auswählen eines Wafers, der für das Herstellungsverfahren eines Verbundwerkstoffwafers, wie in 2 dargestellt, ausgeführt werden.
  • 5 stellt den Vorteilhaften Effekt dar, der dadurch auftritt, dass nur Wafer benutzt werden, die einen Edge-roll-off–Wert von mehr als 50 Nm, insbesondere mehr als 100 Nm, noch mehr im besonderen von mehr als 159 Nm aufweisen. 5 ist ein Dreidimensionales Diagramm, wobei die Durchschnittsanzahl der kristallinen Defekte für eine Probe von 10.000 Wafern in Abhängigkeit der bestimmten Edge-roll-off–Werte ERO = y(A) – y(FQA = 149 mm) für jeweils den Wafer 11, der als Donorsubstrat dient und den zweiten Wafer 13, der als Trägersubstrat im SOI-Wafer-21-Herstellungsprozess dient, aufgetragen wird. Die Wafer wurden mit einem ... Tynasearch-Gerät analysiert, das den ERO-Wert basierend auf der zweiten Ableitung bestimmt.
  • Wie eindeutig ersichtlich, ist im Durchschnitt die Anzahl der Defekte, wie in 2a und 2b dargestellt, im Durchschnitt bei Edge-roll-off–Werten bei beiden Wafern von weniger als 50 Nm größer als 10 und größer als 2, im Falle von Edge-roll-off–Werten von weniger als 100 Nm, wobei die Edge-roll-off–Werte unter Nutzung des Verfahrens mit der doppelten Ableitung bestimmt wurden. Im Gegensatz dazu ist die Defektanzahl im Durchschnitt weniger als 2, wenn der Edge-roll-off–Wert für beide Wafer mehr als 100 Nm beträgt.

Claims (7)

  1. Verfahren zum Herstellen eines Verbundwerkstoffwafers, in besondere eines Wafers des Typs Silicon an Insulator (SOI), mit den Schritten: Bereitstellen von zwei Wafern (11, 13), Befestigen, insbesondere durch Bonden, des einen Wafers auf den Anderen, dadurch gekennzeichnet, dass vor dem Befestigen ein Edge Roll Off (ERO) Wert für beide Wafer bestimmt wird, wobei jeweils die zweite Ableitung des Profils der Wafer (11, 13) bestimmt wird und Wafer benutzt werden, die einen ERO von mehr als 50 nm, insbesondere von mehr als 100 nm, insbesondere von mehr als 150 nm, haben, wobei der ERO durch: ERO = Y(a) – Y(fqa),bestimmt wird, wobei a und fqa zwei Positionen auf einem Radius des Wafers sind, Y(a) der Höhe des Wafers an der ersten radialen Position entspricht an der, ausgehend von „fqa" in Richtung des Mittelpunkts, die zweite Ableitung Y" gleich Null ist und Y(fqa) der Höhe des Wafers an einer Position entspricht, die ungefähr 0,5 mm bis 2,5 mm, insbesondere ungefähr 1 mm, vom Rand (27) entfernt ist.
  2. Verfahren zum Auswählen eines Wafers für das Herstellungsverfahren eines Verbundwerkstoffwafers gemäß dem Oberbegriff des Anspruchs 1, dadurch gekennzeichnet, dass die zweite Ableitung des Profils eines Wafers (11, 13) bestimmt wird, um den Edge Roll Off (ERO) Wert des Wafers zu bestimmen und nur Wafer für das Herstellungsverfahren benutzt werden, die einen ERO von mehr als 50 nm, insbesondere von mehr als 100 nm, insbesondere von mehr als 150 nm, haben, wobei der ERO durch: ERO = Y(a) – Y(fqa),bestimmt wird, wobei a und fqa zwei Positionen auf einem Radius des Wafers sind, Y(a) der Höhe des Wafers an der ersten radialen Position entspricht an der, ausgehend von „fqa" in Richtung des Mittelpunkts, die zweite Ableitung Y" gleich Null ist und Y(fqa) der Höhe des Wafers an einer Position entspricht, die ungefähr 0,5 mm bis 2,5 mm, insbesondere ungefähr 1 mm, vom Rand (27) entfernt ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei jeder der Wafer (11, 13) ein Wafer des Typs 300 mm ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der ERO an mehreren Stellen des Wafers bestimmt wird und ein ERO Mittelwert aus den einzelnen Werten berechnet wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4 mit einem weiteren Schritt: Bereitstellen, vor dem Befestigen der Wafer, einer nichtleitenden Schicht (15) auf mindestens einem der beiden Wafer (11, 13).
  6. Verfahren nach einem der Ansprüche 1 bis 5 mit einem weiteren Schritt: Bilden einer vorbestimmten Splittingzone (17) in einem der Wafer (11, 13).
  7. Verwendung eines Wafers mit einem Edge Roll Off (ERO) Wert von mehr als 50 nm, insbesondere von mehr als 100 nm, insbesondere von mehr als 150 nm, im Herstellungsverfahren eines Verbundwerkstoffwafers (21), insbesondere eines Wafers des Typs Silicon an Insulator, wobei der ERO durch: ERO = Y(a) – Y(fqa),bestimmt wird, wobei a und fqa zwei Positionen auf einem Radius des Wafers sind, Y(a) der Höhe des Wafers an der ersten radialen Position entspricht an der, ausgehend von „fqa" in Richtung des Mittelpunkts, die zweite Ableitung Y" gleich Null ist und Y(fqa) der Höhe des Wafers an einer Position entspricht, die ungefähr 0,5 mm bis 2,5 mm, insbesondere ungefähr 1 mm, vom Rand (27) entfernt ist.
DE602006000423T 2006-03-31 2006-03-31 Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers Active DE602006000423T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP06290542A EP1840955B1 (de) 2006-03-31 2006-03-31 Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers

Publications (2)

Publication Number Publication Date
DE602006000423D1 DE602006000423D1 (de) 2008-02-21
DE602006000423T2 true DE602006000423T2 (de) 2008-05-21

Family

ID=36610717

Family Applications (1)

Application Number Title Priority Date Filing Date
DE602006000423T Active DE602006000423T2 (de) 2006-03-31 2006-03-31 Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers

Country Status (9)

Country Link
US (1) US7892861B2 (de)
EP (1) EP1840955B1 (de)
JP (1) JP4723455B2 (de)
KR (1) KR100854800B1 (de)
CN (1) CN100547761C (de)
AT (1) ATE383656T1 (de)
DE (1) DE602006000423T2 (de)
SG (1) SG136024A1 (de)
TW (1) TWI327745B (de)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
JP5261960B2 (ja) * 2007-04-03 2013-08-14 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
JP5423384B2 (ja) 2009-12-24 2014-02-19 株式会社Ｓｕｍｃｏ 半導体ウェーハおよびその製造方法
US8330245B2 (en) * 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
US9156705B2 (en) 2010-12-23 2015-10-13 Sunedison, Inc. Production of polycrystalline silicon by the thermal decomposition of dichlorosilane in a fluidized bed reactor
JP5621702B2 (ja) * 2011-04-26 2014-11-12 信越半導体株式会社 半導体ウェーハ及びその製造方法
DE102013201663B4 (de) * 2012-12-04 2020-04-23 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
FR2999801B1 (fr) 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
CN103871870B (zh) * 2014-02-28 2016-05-25 武汉新芯集成电路制造有限公司 一种去除晶圆键合边缘缺陷的方法
JP6045542B2 (ja) 2014-09-11 2016-12-14 信越半導体株式会社 半導体ウェーハの加工方法、貼り合わせウェーハの製造方法、及びエピタキシャルウェーハの製造方法
CN110544668B (zh) * 2018-05-28 2022-03-25 沈阳硅基科技有限公司 一种通过贴膜改变soi边缘stir的方法
CN117497407B (zh) * 2023-12-28 2024-04-09 物元半导体技术(青岛)有限公司 Igbt器件的形成方法及igbt器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020187595A1 (en) * 1999-08-04 2002-12-12 Silicon Evolution, Inc. Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality
AU2003254543A1 (en) * 2002-07-17 2004-02-02 S.O.I.Tec Silicon On Insulator Technologies A method of increasing the area of a useful layer of material transferred onto a support
JP2004186226A (ja) * 2002-11-29 2004-07-02 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
US20070040181A1 (en) * 2002-12-27 2007-02-22 General Electric Company Crystalline composition, wafer, and semi-conductor structure

Also Published As

Publication number Publication date
JP4723455B2 (ja) 2011-07-13
ATE383656T1 (de) 2008-01-15
TW200737287A (en) 2007-10-01
US7892861B2 (en) 2011-02-22
SG136024A1 (en) 2007-10-29
CN100547761C (zh) 2009-10-07
CN101047144A (zh) 2007-10-03
KR20070098441A (ko) 2007-10-05
KR100854800B1 (ko) 2008-08-27
EP1840955A1 (de) 2007-10-03
DE602006000423D1 (de) 2008-02-21
US20070231931A1 (en) 2007-10-04
EP1840955B1 (de) 2008-01-09
TWI327745B (en) 2010-07-21
JP2007273942A (ja) 2007-10-18

Similar Documents

Publication Publication Date Title
DE602006000423T2 (de) Verfahren zur Herstellung eines Verbundmaterials und Verfahren zur Auswahl eines Wafers
DE102005028640B4 (de) Verfahren zur Herstellung eines Transistors Fin-FET mit einem Dreifachkanal in einem Speicherbauelement
DE102009047881B4 (de) Verfahren zur Herstellung einer epitaktisch hergestellten Schichtstruktur
DE102008061962B4 (de) Halbleitervorrichtung mit Super Junction
DE3311635C2 (de)
DE102009045385B4 (de) Verfahren zum Herstellen eines Durchkontaktes und entsprechendes mikromechanisches Bauelement
DE112009005533B4 (de) Verfahren zur Bildung von gestapelten Trench-Kontakten
DE112010004989B4 (de) Halbleiterwafer und Verfahren zur Herstellung desselben
DE102006019950B4 (de) Halbleitervorrichtung mit dielektrischer Trennung
DE112007002737T5 (de) SB-Basierte CMOS-Vorrichtungen
DE102011086500A1 (de) Siliziumcarbid-Halbleitervorrichtung und deren Herstellungsverfahren
DE102011085331A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102004030612B3 (de) Halbleitersubstrat und Verfahren zu dessen Herstellung
DE60034265T2 (de) Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren
WO2001024276A1 (de) Ladungskompensationshalbleiteranordnung
DE102006041003B4 (de) Verfahren zur Bestimmung einer Orientierung eines Kristallgitters eines ersten Substrats relativ zu einem Kristallgitter eines zweiten Substrats
DE19853432A1 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
DE2752335B2 (de) Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal
EP2150488B1 (de) Verfahren zur herstellung eines mikromechanischen bauelements mit auffüllschicht und maskenschicht
DE10239218A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und deren Aufbau
DE2453528C2 (de) Maskierungsverfahren
EP2947703B1 (de) Solarzellenstapel
DE102017101511A1 (de) Verfahren zur Herstellung eines Matrixsubstrats, Matrixsubstrat, Anzeigefeld und Anzeigevorrichtung
EP1258919B1 (de) Verfahren zur Herstellung eines Silizium-Wafers
DE10241066A1 (de) Halbleiterbauelement und Verfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
R082 Change of representative

Ref document number: 1840955

Country of ref document: EP

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

R081 Change of applicant/patentee

Ref document number: 1840955

Country of ref document: EP

Owner name: SOITEC, FR

Free format text: FORMER OWNER: S.O.I.TEC. SILICON ON INSULATOR TECHNOLOGIES S.A., CROLLES, FR

Effective date: 20120905

R082 Change of representative

Ref document number: 1840955

Country of ref document: EP

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20120905