DE102005028640B4 - Verfahren zur Herstellung eines Transistors Fin-FET mit einem Dreifachkanal in einem Speicherbauelement - Google Patents

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Abstract

Verfahren zur Herstellung eines Transistors in einem Speicherbauelement mit einem Halbleitersubstrat (1), wobei das Verfahren die Schritte aufweist:
Bilden eines aktiven Bereichs (1a) durch Ätzen des Halbleitersubstrats (1), wobei zwei Gräben auf beiden Seiten des aktiven Bereichs (1a) gebildet werden;
Bilden einer Feldoxidschicht (2) in jedem Graben;
Bilden einer ersten Ausnehmung (g1) durch Ätzen eines Abschnittes der Feldoxidschicht (2) auf einer Seite des aktiven Bereichs (1a), und Bilden einer zweiten Ausnehmung (g2) durch Ätzen eines Abschnittes der Feldoxidschicht (2) auf der anderen Seite des aktiven Bereichs (1a), wobei die ersten (g1) und zweiten Ausnehmungen (g2) in einer gemeinsamen Linie auf beiden Seiten des aktiven Bereichs (1a) verlängert sind, und wobei die ersten (g1) und zweiten Ausnehmungen (g2) vorbestimmte Seitenabschnitte des aktiven Bereichs (1a) exponieren;
Bilden einer Gate-Isolationsschicht (3) auf der oberen Oberfläche des aktiven Bereichs (1a) und den exponierten Seitenabschnitten des aktiven Bereichs (1a); und...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements. Weiter insbesondere bezieht sich die vorliegende Erfindung auf ein Verfahren zur Herstellung eines Transistors mit einem Dreifachkanal in einem Speicherbauelement.
  • Verfahren der eingangs genannten Art sind beispielsweise aus der DE 10 2005 031 702 A1 bekannt geworden.
  • In letzter Zeit haben sich, da Halbleiterbauelemente hoch integriert wurden, Kanallängen und Kanalbreiten eines Transistors signifikant verkürzt. Da die Halbleiterbauelemente mit einer Kurzkanalstruktur versehen sind, übt die Threshold-Spannung einen ernsthaften Einfluss auf die Kanalbreite aus. Dementsprechend präsentiert die herkömmliche zweidimensionale planare Kanalstruktur Beschränkungen, um die gewünschte Threshold-Spannung des Transistors, die für ein bestimmtes Halbleiterbauelement benötigt wird, zu erreichen.
  • Um das obige Problem zu lösen, wurden Studien und Untersuchungen in Bezug auf dreidimensionale Transistoren für Anwendungen in einem logischen Bauelement aktiv durchgeführt. Insbesondere richtete sich in letzter Zeit die Aufmerksamkeit auf einen Fin-Transistor mit der Eigenschaft eines Dreifachkanals als einen potenziellen Transistor im Nanoskalenbereich der nächsten Generation.
  • Da drei Oberflächen der Dreifachkanalstruktur des Fin-Transistors als Kanäle verwendet werden, liefert der Fin-Transistor die überlegenden Ein-Aus-Eigenschaften und die überlegende Strombetreibbarkeit, während die Rückvorspannungseigenschaft (englisch = back biss dependency) der Threshold- Spannung abgesenkt wird. Aus diesem Grund wurden Studien und Untersuchungen zum Anwenden des Fin-Transistors auf das logische Bauelement aktiv ausgeführt.
  • 1A bis 1E sind gezeichnet worden, um die Prozedur zur Herstellung eines herkömmlichen Fin-Transistors darzustellen.
  • Wie in 1A dargestellt ist, wird ein Graben in einer Isolationsschicht eines Halbleitersubstrats 1 derart gebildet, dass sich ein aktiver Bereich 1a vertikal von einem vorbestimmten Abschnitt des Halbleitersubstrats 1 erstreckt. Zusätzlich ist in dem Graben eine Feldoxidschicht 2 ausgebildet.
  • Als Nächstes wird, wie in 1B dargestellt ist, die Feldoxidschicht 2 um eine vorbestimmte Dicke durch einen Nassätzprozess und einen Trockenätzprozess geätzt, wodurch die Seiten des oberen Abschnittes des aktiven Bereichs 1a exponiert werden.
  • Anschließend wird, wie in 1C dargestellt ist, eine Gate-Isolationsschicht 3 auf den exponierten oberen Abschnitt des aktiven Bereichs 1a ausgebildet.
  • Dann werden, wie in 1C dargestellt ist, eine erste leitende Schicht 4a aus Polysilizium und eine zweite leitende Schicht 4b aus einem Material mit niedrigem Widerstand sequenziell auf der Gate-Isolationsschicht 3 und der Feldoxidschicht 2 abgeschieden. Die zweite leitende Schicht 4b schließt WSix oder W ein.
  • Anschließend werden, wie in 1E dargestellt ist, vorbestimmte Abschnitte der ersten und zweiten leitenden Schichten 4a und 4b sequenziell geätzt, wodurch eine Gate-Elektrode 4 mit niedrigem Widerstand gebildet wird, die eine gestapelte Struktur aus der ersten und zweiten leitenden Schicht 4a bzw. 4b aufweist und sich über die Gate-Isolationsschicht 3 auf dem oberen Abschnitt des aktiven Bereichs 1a erstreckt, während sie den Kanalbereich überlappt. Hier stellen die Bezugszeichen S und D einen Source-Bereich bzw. eine Drain-Bereich des Fin-Transistors dar.
  • Wenn der Fin-Transistor jedoch durch die obigen Prozesse hergestellt wird, kann eine Lücke V, wie in 1E dargestellt ist, in einem Abschnitt ”I” der Gate-Elektrode 4 mit niedrigem Widerstand gebildet werden, wenn die zweite leitende Schicht 4b gebildet wird, da eine Stufendifferenz in der Höhe zwischen der Feldoxidschicht 2 und der aktiven Schicht 1a, die sich vertikal über die Feldoxidschicht 2 erstreckt, vorhanden ist. Alle diese Faktoren tragen zu einem unerwünschten Anstieg des Widerstands der Gate-Elektrode 4 mit niedrigem Widerstand bei.
  • Um das obige Problem zu lösen, wurde ein anderer herkömmlicher Fin-Transistor vorgeschlagen. 2A bis 2G illustrieren eine Prozedur zur Herstellung eines anderen herkömmlichen Fin-Transistors.
  • Wie in 2A dargestellt ist, wird ein Graben in einer Isolationsschicht eines Halbleitersubstrats 1 in einer Weise gebildet, dass sich ein aktiver Bereich 1a vertikal von einem vorbestimmten Abschnitt des Halbleitersubstrats 1 erstreckt. Zusätzlich wird in dem Graben eine Feldoxidschicht 2 ausgebildet.
  • Dann wird, wie in 2B dargestellt ist, die Feldoxidschicht 2 um eine vorbestimmte Dicke durch einen Nassätzprozess und einen Trockenätzprozess geätzt, wodurch die Seiten des oberen Abschnittes des aktiven Bereichs 1a exponiert werden.
  • Anschließend wird, wie in 2C dargestellt ist, eine Gate-Isolationsschicht 3 auf dem exponierten oberen Abschnitt des aktiven Bereichs 1a gebildet.
  • Dann wird, wie in 2D dargestellt ist, eine erste leitende Schicht 4a aus Polysilizium auf der Gate-Isolationsschicht 3 und der Feldoxidschicht 2 abgeschieden.
  • Anschließend wird, wie in 2E dargestellt ist, die erste leitende Schicht 4a durch einen chemisch-mechanischen Polier-(CMP)-Prozess eingeebnet. Als ein Ergebnis wird die erste leitende Schicht 4a die Dicke ”t1” für den Abschnitt oberhalb des aktiven Bereichs 1a und die Dicke ”t1 + α” für den Bereich oberhalb der Feldoxidschicht 2 aufweisen. Da die erste leitende Schicht 4a eingeebnet ist, kann die Stufendifferenz, die zwischen dem aktiven Bereich 1a und der Feldoxidschicht 2 existiert, vernachlässigt werden. Daher wird eine Bildung einer Lücke auf den Schichten, die nacheinander auf der eingeebneten ersten leitenden Schicht 4a (beispielsweise ein Prozess zum Abscheiden einer zweiten leitenden Schicht 4b, wie in 2F dargestellt ist), abgeschieden werden, verhindert.
  • Wie in 2F dargestellt ist, wird die aus einem Material mit niedrigem Widerstand hergestellte zweite leitende Schicht 4b auf der eingeebneten ersten leitenden Schicht 4a abgeschieden. Das Material für die zweite leitende Schicht 4b schließt WSix oder W ein.
  • Anschließend werden, wie in 2G dargestellt ist, vorbestimmte Abschnitte der ersten und zweiten leitenden Schicht 4a bzw. 4b sequenziell geätzt, wodurch eine Gate-Elektrode 4 mit einem niedrigen Widerstand gebildet wird, die eine gestaffelte Struktur der ersten und zweiten leitenden Schichten 4a und 4b aufweist und sich über die Gate-Isolationsschicht 3 auf dem oberen Abschnitt der aktiven Region 1a erstreckt, während sie den Kanalbereich überlappt. Hier repräsentieren Bezugszeichen S und D einen Source-Bereich bzw. einen Drain-Bereich des Fin-Transistors.
  • Wenn die Gate-Elektrode 4 mit niedrigem Widerstand durch Abscheiden einer oberen Schicht auf einer unteren durch den CMP-Prozess eingeebneten Schicht hergestellt wird, ist es möglich zu verhindern, dass eine Lücke in der Gate-Elektrode 4 mit niedrigem Widerstand erzeugt wird, es entstehen jedoch andere Prozessprobleme. D. h., dass, da die Dicke (t1 + α) der ersten leitenden Schicht 4a auf der Feldoxidschicht 2 relativ größer ist als die Dicke (t1) der ersten leitenden Schicht 4a auf dem aktiven Bereich 1a, der Prozess zum Herstellen der Gate-Elektrode 4 mit niedrigem Widerstand durch Ätzen der ersten und zweiten leitenden Schichten 4a und 4b schwierig ist und zu einem Absenken der Ausbeuterate des Transistors führen würde.
  • Dementsprechend wurde die vorliegende Erfindung getätigt, um die oben erwähnten Probleme, die im Stand der Technik auftreten, zu lösen, und es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Transistors eines Speicherbauelements zur Verfügung zu stellen, welches einen Ätzprozess für leitende Schichten vereinfachen kann, wenn eine Gate-Elektrode gebildet wird, während die Ausbeuterate von den Transistoren durch Bilden einer leitenden Schicht, die unter Verwendung einer Technik, die in der Lage ist, ein Polytal (englisch = poly valley) zu minimieren, hergestellt ist, zu verbessern.
  • Ein weiteres Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Transistors eines Speicherbauelements zur Verfügung zu stellen, welches in der Lage ist zu verhindern, dass ein Widerstand einer Gate-Elektrode erhöht wird, indem verhindert wird, dass eine Lücke in der Gate-Elektrode entsteht, wenn eine zweite leitende Schicht abgeschieden wird, die aus einem Material mit niedrigem Widerstand auf einer ersten leitenden Schicht, die aus Polysilizium hergestellt ist, hergestellt wird.
  • Um die obigen Ziele zu erreichen, wird gemäß einem Aspekt der vorliegenden Erfindung ein Verfahren zur Herstellung eines Transistors eines Speicherbauelements zur Verfügung gestellt, wobei das Verfahren die Schritte aufweist: Bilden eines aktiven Bereichs, welcher sich von einem vorbestimmten Abschnitt eines Halbleitersubstrats erstreckt, durch Ätzen des Halbleitersubstrats; Bilden einer Feldoxidschicht, die den aktiven Bereich in dem Halbleitersubstrat definiert; Bilden einer Ausnehmung durch Ätzen eines vorbestimmten Abschnitts der Feldoxidschicht, durch welche eine Gate-Elektrode hindurch tritt; Bilden einer Gate-Isolationsschicht entlang einer oberen Oberfläche des aktiven Bereichs und eines exponierten Abschnittes des aktiven Bereichs; und Bilden der Gate-Elektrode auf der Feldoxidschicht, einschließlich der Gate-Isolationsschicht, in einer Weise, dass die Gate-Elektrode mit einer gestapelten Struktur aus ersten und zweiten leitenden Schichten sich über einen oberen Abschnitt des aktiven Bereichs erstreckt, während sie mit einem Kanalbereich und der Ausnehmung des aktiven Bereichs überlappt.
  • Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung weist die Feldoxidschicht eine Dicke von etwa 200 bis 600 nm auf. Eine Tiefe der Ausnehmung ist in einer Weise angepasst, dass eine Oxidschicht mit einer Dicke, die 1/2 einer Dicke der Feldoxidschicht entspricht, auf einem Boden der Ausneh mung ausgebildet wird. Die erste leitende Schicht wird aus Polysilizium hergestellt, und die zweite leitende Schicht wird aus einem Material mit niedrigem Widerstand hergestellt, welches eines ist, welches ausgewählt wird aus der Gruppe, die aus W, WN, WSix und TiSix besteht. Die erste leitende Schicht hat eine Dicke von etwa 30 bis 150 nm.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Transistors eines Speicherbauelements zur Verfügung gestellt, wobei das Verfahren die Schritte aufweist: Bilden eines aktiven Bereichs, welcher sich von einem vorbestimmten Abschnitt eines Halbleitersubstrats erstreckt, durch Ätzen des Halbleitersubstrats; Bilden einer Feldoxidschicht, die den aktiven Bereich in dem Halbleitersubstrat definiert; Bilden einer ersten Ausnehmung in einem Kanalbereich, der in dem aktiven Bereich zur Verfügung gestellt wird; Bilden einer zweiten Ausnehmung durch Ätzen eines vorbestimmten Abschnittes der Feldoxidschicht, durch welche sich eine Gate-Elektrode erstreckt, in einer Weise, dass die zweite Ausnehmung eine Tiefe aufweist, die größer ist als die Tiefe der ersten Ausnehmung; Bilden einer Gate-Isolationsschicht entlang einer oberen Oberfläche des aktiven Bereichs und eines exponierten Abschnittes des aktiven Bereichs, welcher gegenüber einem äußeren exponiert ist, durch die ersten und zweiten Ausnehmungen; und Bilden einer Gate-Elektrode auf der ersten Feldoxidschicht, einschließlich der Gate-Isolationsschicht, in einer Weise, dass die Gate-Elektrode, die eine gestapelte Struktur aus den ersten und zweiten leitenden Schichten aufweist, sich über einen oberen Abschnitt des aktiven Bereichs erstreckt, während sie mit den ersten und zweiten Ausnehmungen überlappend ausgebildet ist.
  • Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung weist die Feldoxidschicht eine Dicke von etwa 200 bis 600 nm auf. Die Tiefe der ersten Ausnehmung entspricht 1/3 einer Dicke der Feldoxidschicht. Die Tiefe der zweiten Ausnehmung ist in einer Weise angepasst, dass die Feldoxidschicht eine Dicke aufweist, die 1/3 ~ 1/2 der Dicke der Feldoxidschicht entspricht, die auf dem Boden der zweiten Ausnehmung verbleibt. Die Stufe der Bildung der ersten Ausnehmung ist austauschbar mit der Stufe einer Bildung der zweiten Ausnehmung. Die erste leitende Schicht ist aus Polysilizium hergestellt und die zweite leitende Schicht ist aus einem Material hergestellt, welches einen niedrigen Wi derstand aufweist, welches Material aus einer Gruppe ausgewählt ist, die aus W, WN, WSix und TiSix besteht. Die erste leitende Schicht weist eine Dicke von etwa 30 bis 150 nm auf.
  • Wenn der Transistor durch den obigen Prozess hergestellt wird, wird der vorbestimmte Abschnitt der Feldoxidschicht selektiv geätzt, um es somit der Gate-Elektrode zu erlauben, dorthin durchzutreten. Daher kann die erste zu strukturierende leitende Schicht die gleiche Dicke aufweisen, so dass die Lücke nicht gebildet werden kann, wenn die zweite leitende Schicht, die aus einem Material mit niedrigem Widerstand hergestellt ist, auf der ersten leitenden Schicht abgeschieden wird. Zusätzlich kann die Gate-Elektrode mit niedrigem Widerstand leicht durch Ätzen der ersten und zweiten leitenden Schichten hergestellt werden.
  • Das obige und andere Ziele, Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung klarer, die im Zusammenhang mit den begleitenden Zeichnungen vorgenommen wird, in denen:
  • 1A bis 1E perspektivische Ansichten zum Darstellen eines herkömmlichen Verfahrens zur Herstellung eines Fin-Transistors sind;
  • 2A bis 2G perspektivische Ansichten zum Darstellen einer weiteren herkömmlichen Methode zur Herstellung eines Fin-Transistors sind;
  • 3A eine Querschnittsansicht zum Darstellen einer Polysiliziumschicht ist, die in einer Ausnehmung gemäß einer Ausführungsform der vorliegenden Erfindung abgeschieden ist;
  • 3B ein Graph ist, welcher die Variation einer Polytaldichte gemäß einer Abscheidungsdicke einer Polysiliziumschicht darstellt, wie sie in 3A dargestellt ist;
  • 4A bis 4F perspektivische Ansichten zum Darstellen der Herstellungsprozedur eines Transistors eines Speicherbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung sind;
  • 5A und 5B die Struktur eines Transistors zeigen, der durch einen Prozess gemäß der ersten Ausführungsform der vorliegenden Erfindung dargestellt ist, wobei 5A ein Querschnitt entlang einer Linie A-A' ist, die in 4F dargestellt ist; und 5B ein Querschnitt entlang einer Linie B-B' gemäß 4F ist;
  • 6A bis 6G perspektivische Ansichten sind, die die Herstellungsprozedur eines Transistors eines Speicherbauelements gemäß der zweiten Ausführungsform der vorliegenden Erfindung sind; und
  • 7A bis 7D die Struktur eines Transistors zeigen, der durch den Prozess gemäß der zweiten Ausführungsform der vorliegenden Erfindung hergestellt ist, wobei 7A ein Querschnitt entlang einer Linie A-A' gemäß 6G ist; 7B ein Querschnitt entlang der Linie A1-A1' gemäß 6G ist; 7C ein Querschnitt entlang einer Linie B-B' gemäß 6G ist; und 7D ein Querschnitt entlang einer Linie B1-B1' gemäß 6G ist.
  • Im Folgenden wird die vorliegende Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • 3A und 3B sind Ansichten, die zum Erklären eines technischen Prinzips der vorliegenden Erfindung dargestellt sind, wobei 3A ein Querschnitt zum Darstellen einer in einer Ausnehmung gemäß einer Ausführungsform der vorliegenden Erfindung abgeschiedenen Polysiliziumschicht ist, und 3B ein Graph zum Darstellen einer Variation einer Polytaltiefe l gemäß einem Variieren von Abscheidungsdicken der Polysiliziumschicht ist.
  • Gemäß den 3A und 3B nimmt die Polytaltiefe l einer Polysiliziumschicht 12 ab, wenn die Breite W einer Ausnehmung g reduziert wird, und eine Abschei dungsdicke t der Polysiliziumschicht 12 wird vergrößert, so dass die Ausnehmung g leicht mit der Polysiliziumschicht 12 gefüllt wird. D. h., wenn die Polysiliziumschicht 12, die die richtige Dicke aufweist, die gemäß der 3B ausgewählt ist, über der gesamten Breite W der Ausnehmung g abgeschieden wird, die Ausnehmung g leicht mit der Polysiliziumschicht 12 gefüllt werden kann, ohne das Polytal zu berücksichtigen. In 3A bezeichnet das Bezugszeichen 10 ein Halbleitersubstrat.
  • Die folgende Beschreibung wird in Bezug auf ein Verfahren zur Herstellung des Transistors des Speichers gemäß ersten und zweiten Ausführungsformen der vorliegenden Erfindung vorgenommen.
  • 4A bis 4F sind perspektivische Ansichten zum Darstellen der Prozedur zur Herstellung des Transistors des Speicherbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung. Im Folgenden wird mit Bezug auf die 4A bis 4F im Detail ein Verfahren zur Herstellung des Transistors des Speicherbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.
  • Als Erstes wird, wie es in der 4A dargestellt ist, das Halbleitersubstrat 1 geätzt, um einen aktiven Bereich 1a zu bilden, und anschließend wird ein Graben auf beiden Seiten des vertikal vorstehenden aktiven Bereichs 1a gebildet. Die geätzten Abschnitte, die auf beiden Seiten des aktiven Bereichs 1a, welcher der Graben ist, gebildet werden, sind ein Isolationsbereich. Eine Feldoxidschicht 2 mit einer Dicke h1 in einem Bereich von etwa 200 bis 600 nm wird in dem Graben oder dem Isolationsbereich gebildet.
  • Dann wird, wie es in 4B dargestellt ist, eine Ausnehmung g in einer geraden Linie auf beiden Seiten des aktiven Bereichs 1a durch Ätzen der vorbestimmten Abschnitte der Feldoxidschicht 2 gebildet. Eine Gate-Elektrode (wie etwa 4 gemäß 4F) kann dann unter Verwendung der Ausnehmung g gebildet werden. Die Abschnitte der Feldoxidschicht unterhalb der Ausnehmung g weisen die reduzierte Dicke h2 auf, die kleiner ist als die Tiefe h1 der Feldoxidschicht 2.
  • Vorzugsweise ist die reduzierte Dicke h2 die Hälfte der Dicke h1 der Feldoxidschicht 2. Beispielsweise liegt die reduzierte Dicke h2 in der Feldoxidschicht 2 unterhalb der Ausnehmung g vorzugsweise bei 150 nm, wenn die Dicke h1 der Feldoxidschicht 2 300 nm beträgt. Die Dicke h2 der Feldoxidschicht 2 kann jedoch variabel angepasst werden, ohne die erfinderischen Konzepte gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zu verlassen.
  • Nach diesem wird, wie es in der 4C dargestellt ist, eine Gate-Isolationsschicht 3 auf der oberen Oberfläche des aktiven Bereichs 1a und auf den Abschnitten des aktiven Bereichs 1a, exponiert durch die Ausnehmung g, gebildet.
  • Dann wird, wie in 4D dargestellt ist, eine erste leitende Schicht 4a, hergestellt aus Polysilizium einer Dicke in dem Bereich von etwa 30 bis 150 nm, auf der Feldoxidschicht 2 einschließlich der Ausnehmung g und der Gate-Isolationsschicht 3 gebildet. Ein Polytal kann entlang des herausgenommenen Abschnittes g gebildet werden. Wie bereits mit Bezug auf die 3A und 3B erwähnt, ist es jedoch nicht notwendig, das Polytal zu berücksichtigen, da die Polytaltiefe mittels der Polysiliziumschicht mit einer angemessenen Dicke minimiert werden kann. Dementsprechend wird die erste leitende Schicht 4a der Dicke t2 auf dem aktiven Bereich 1a und auf der Feldoxidschicht 2 außerhalb der Abschnitte, die mit der Ausnehmung g gebildet sind, gebildet.
  • Dann wird, wie es in der 4E dargestellt ist, eine zweite leitende Schicht 4b, hergestellt aus einem Material mit niedrigem Widerstand, auf der ersten leitenden Schicht 4a gebildet. Derzeit schließt die leitende Schicht 4b W, WN, WSix oder TiSix ein und wird auf der ersten leitenden Schicht 4a durch einen chemischen Dampfabscheidungs-(CVD)-Prozess oder einen physikalischen Dampfabscheidungs-(PVD)-Prozess abgeschieden.
  • Anschließend werden, wie es in der 4F dargestellt ist, vorbestimmte Abschnitte der ersten und zweiten leitenden Schichten 4a und 4b (außerhalb der Abschnitte der Schichten 4a und 4b, die in und entlang der Ausnehmung g gebildet sind) sequenziell geätzt, um eine Gate-Elektrode 4 mit niedrigem Widerstand zu bilden, die den oberen Abschnitt des aktiven Bereichs 1a in einer überlappen den Manier überschneidet. Die Gate-Elektrode 4 mit niedrigem Widerstand weist eine gestapelte Struktur der ersten und zweiten leitenden Schichten 4a und 4b auf. Ein Source-Bereich S und ein Drain-Bereich D werden in dem aktiven Bereich 1a auf beiden Seiten der Gate-Elektrode 4 mit niedrigem Widerstand durch einen Ionenimplantationsprozess gebildet.
  • 5A und 5B illustrieren die Struktur des durch den Prozess gemäß der ersten Ausführungsform der vorliegenden Erfindung gebildeten Transistors, wobei 5A ein Querschnitt entlang der Linie A-A' gemäß 4F ist, und 5B ein Querschnitt entlang der Linie B-B' gemäß 4F ist.
  • Es kann aus den 5A und 5B verstanden werden, dass der Transistor gemäß der ersten Ausführungsform der vorliegenden Erfindung die folgende Struktur aufweist. D. h., dass der Transistor den aktiven Bereich 1a, der sich vertikal von dem vorbestimmten Abschnitt des Halbleitersubstrats 1 und der Feldoxidschicht 2 erstreckt, an beiden Seiten des aktiven Bereichs 1a gebildet ist. Zusätzlich wird die integral mit dem Kanalbereich in dem aktiven Bereich 1a vorgesehene Ausnehmung g in der Feldoxidschicht 2 in einer Weise gebildet, dass die Gate-Elektrode durch die Ausnehmung g hindurch tritt. Die Gate-Elektrode 4 mit niedrigem Widerstand, welche sich durch den oberen Abschnitt des aktiven Bereichs 1a erstreckt, während sie mit dem Kanalbereich und der Ausnehmung g des aktiven Bereichs 1a überlappt, wird auf der Feldoxidschicht 2 gebildet. Zusätzlich ist die Gate-Isolationsschicht 3 zwischen die Gate-Elektrode 4 mit niedrigem Widerstand und den aktiven Bereich 1a eingeschoben. Die Source- und Drain-Bereiche S und D werden auf dem aktiven Bereich 1a an beiden Seiten der Gate-Elektrode 4 gebildet.
  • Wenn der Transistor durch den obigen Prozess gebildet wird, kann die zu strukturierende erste leitende Schicht 4a mit der gleichen Dicke t2 gebildet werden, so dass die Gate-Elektrode 4 mit niedrigem Widerstand leicht durch Ätzen der ersten und zweiten leitenden Schichten 4a und 4b hergestellt werden können. Dies löst das Problem des Standes der Technik, wie es in 2G dargestellt ist, welches ein Ätzen der Elektrode 4a der 2G durch zwei verschiedene Höhen ”t1” und ”t1 + α” erfordert.
  • Darüber hinaus wird verhindert, dass die Lücke erzeugt wird, wenn die Gate-Elektrode 4 mit niedrigem Widerstand hergestellt wird, da keine Stufendifferenz in der Höhe zwischen dem aktiven Bereich 1a und der Feldoxidschicht 2 vorhanden ist, was die Bildung der ersten leitenden Schicht 4a mit gleicher Dicke t2 auf dem aktiven Bereich 1a erlaubt.
  • 6A bis 6G sind perspektivische Ansichten, die gezeichnet sind, um die Transistorherstellungsprozeduren in einem Speicherbauelement gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darzustellen. Im Folgenden wird ein Verfahren zur Herstellung des Transistors des Speicherbauelements gemäß der zweiten Ausführungsform der vorliegenden Erfindung im Detail mit Bezug auf die 6A bis 6G beschrieben.
  • Als Erstes wird, wie in 6A dargestellt ist, ein Graben in einer Isolationsschicht eines Halbleitersubstrats 1 durch Ätzen eines vorbestimmten Abschnittes des Halbleitersubstrats 1 gebildet. Als ein Ergebnis ragt ein aktiver Bereich 1a vertikal von einem vorbestimmten Abschnitt des Halbleitersubstrats 1 hervor. Die Grabensektion ist daher ein Isolationsbereich. Anschließend wird eine Feldoxidschicht 2 einer Dicke h1 in dem Bereich von etwa 200 bis 600 nm in dem Graben gebildet.
  • Dann wird, wie in der 6B dargestellt ist, eine erste Ausnehmung g1 mit einer vorbestimmten Tiefe von d1 in einem Kanalbereich des aktiven Bereichs 1a gebildet. Vorzugsweise beträgt die Tiefe d1 der ersten Ausnehmung g1 ein Drittel der Tiefe h1 der Feldoxidschicht 2. Beispielsweise beträgt die Tiefe d1 der ersten Ausnehmung g1 vorzugsweise 100 nm, wenn die Dicke h1 der Feldoxidschicht 2 300 nm beträgt. Die Tiefe d1 der ersten Ausnehmung g1 kann jedoch variable angepasst werden ohne die erfinderischen Konzepte gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zu verlassen.
  • Anschließend wird, wie in 6C dargestellt ist, eine zweite Ausnehmung g2, verbunden mit der ersten Ausnehmung g1, durch Ätzen der vorbestimmten Abschnitte der Feldoxidschicht 2 gebildet. Es kann dann eine Gate-Elektrode (wie etwa 4 in 6G) in den Ausnehmungen g1 und g2 gebildet werden, die den aktiven Bereich 1a in einer überlappenden Weise überschneidet. Die zweite Ausnehmung g2 weist eine zweite Ausnehmungstiefe d2 auf, welche größer ist als die erste Ausnehmungstiefe d1. Die Dicke der Abschnitte der Feldoxidschicht 2 unterhalb der Ausnehmung g2 ist h2. Das bedeutet, dass die Dicke h1 der Feldoxidschicht 2 die Summe der Dicken d2 und h2 ist. Vorzugsweise liegt die Dicke h2 der Feldoxidschicht 2 unterhalb der zweiten Ausnehmung g2 bei einem Drittel bis einer Hälfte der ursprünglichen Dicke h1 der Feldoxidschicht 2. Beispielsweise wird die Dicke h2 der Feldoxidschicht 2 unterhalb des Bodens der zweiten Ausnehmung g2 vorzugsweise auf 100 nm eingestellt, wenn die Dicke h1 der Feldoxidschicht 2 300 nm beträgt. Die Dicke h2 der Feldoxidschicht 2 kann jedoch variabel eingestellt werden, ohne die erfinderischen Konzepte gemäß verschiedener Ausführungsformen der vorliegenden Erfindung zu verlassen. Da die zweite Ausnehmungstiefe d2 der zweiten Ausnehmung g2 größer ist als erste Ausnehmungstiefe d1 der ersten Ausnehmung g1, können dann die Kanäle auf den drei Oberflächen des Transistors gebildet werden, wenn der Transistor entlang der Gate-Leitung in Sektionen unterteilt wird.
  • Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Prozessschritt des Bildens der ersten Ausnehmung g1 gemäß 6B austauschbar mit einem Prozessschritt des Bildens der zweiten Ausnehmung g2 gemäß 6C. Zusätzlich können die ersten und zweiten Ausnehmungen g1 und g2 simultan durch einen fotolithografischen Prozess gebildet werden, beispielsweise durch Verwenden der Chemikalie mit der ausreichenden Ätzselektivität zwischen einem Silicium und einem Oxid.
  • Nunmehr Bezug nehmend auf die 6D wird eine Gate-Isolationsschicht 3 auf der oberen Oberfläche des aktiven Bereichs 1a und den Abschnitten des aktiven Bereichs 1a, die durch die Ausnehmungen g1 und g2 exponiert sind, gebildet.
  • Zusätzlich wird, wie in der 6E dargestellt ist, eine erste leitende Schicht 4a, hergestellt aus Polysilizium, einer Dicke in dem Bereich von etwa 30 bis 150 nm auf der Feldoxidschicht 2 einschließlich der ersten und zweiten Ausnehmungen g1 und g2 und auf der Gate-Isolationsschicht 3 gebildet. Derzeit kann ein Polytal entlang eines herausgenommenen Abschnittes ausgebildet werden. Wie jedoch bereits mit Bezug auf die 3A und 3B erwähnt wurde, ist es nicht notwendig, das Polytal zu berücksichtigen, da die Polytaltiefe mittels der Polysilizium schicht mit einer richtigen Dicke minimiert werden kann. Dementsprechend wird die erste leitende Schicht 4a der Dicke t2 auf der im aktiven Bereich 1a und der Feldoxidschicht 2 ausgebildet.
  • Dann wird, wie in 6F dargestellt ist, eine zweite leitende Schicht 4b, hergestellt aus einem Material mit niedrigem Widerstand, auf der ersten leitenden Schicht 4a durch den CVD-Prozess oder den PVD-Prozess gebildet. Derzeit kann die leitende Schicht 4b W, WN, WSix oder TiSix aufweisen.
  • Anschließend werden, wie in 6G dargestellt ist, vorbestimmte Abschnitte der ersten und zweiten leitenden Schichten 4a und 4b (d. h. die Abschnitte außerhalb der Schichten 4a und 4b, die in und entlang der Ausnehmung g ausgebildet sind) sequenziell geätzt, um eine Gate-Elektrode 4 mit niedrigem Widerstand zu bilden, die in den oberen Abschnitt 1a in einer überlappenden Weise überschneidet. Die Gate-Elektrode 4 mit niedrigem Widerstand weist eine gestapelte Struktur der ersten und zweiten leitenden Schichten 4a und 4b auf. Ein Source-Bereich S und ein Drain-Bereich D werden in dem aktiven Bereich 1a an beiden Seiten der Gate-Elektrode 4 mit niedrigem Widerstand durch einen Ionenimplantationsprozess gebildet.
  • 7A bis 7D illustrieren die Struktur des gemäß der zweiten Ausführungsform der vorliegenden Erfindung hergestellten Transistors, wobei 7A ein Querschnitt entlang der Linie A-A' gemäß 6G ist; 7B ein Querschnitt entlang der Linie A1-A1' gemäß 6G ist; 7C ein Querschnitt entlang der Linie B-B' gemäß 6G ist; und 7D ein Querschnitt entlang der Linie B1-B1' gemäß 6G ist.
  • Es kann aus den 7A bis 7D verstanden werden, dass der Transistor gemäß der zweiten Ausführungsform der vorliegenden Erfindung die folgende Struktur aufweist. D. h., dass der Transistor in den aktiven Bereich 1a, der sich vertikal von dem vorbestimmten Abschnitt des Halbleitersubstrats 1 erstreckt, aufweist, und die Feldoxidschicht 2 an beiden Seiten des aktiven Bereichs 1a ausgebildet ist. Zusätzlich wird die erste Ausnehmung g1 mit der Tiefe d1 im Kanalbereich des aktiven Bereichs 1a gebildet. Dementsprechend ist die Höhe hc (7C) um die Tiefe d1 (7A) der Kanalsektion des aktiven Bereichs 1a ge ringer als die Höhe hs/d (7D) der Source/Drain-Sektionen S, D des aktiven Bereichs 1a. Die zweite Ausnehmung g2 mit der Tiefe d2 und mit der ersten Ausnehmung g1 verbunden, wird in der Feldoxidschicht 2 in einer Weise gebildet, dass die Gate-Elektrode 4 (7A–7B) durch die zweite Ausnehmung g2 hindurch tritt. Die zweite Ausnehmungstiefe d2 der zweiten Ausnehmung g2 ist größer als die erste Ausnehmungstiefe d1 der ersten Ausnehmung g1. Zusätzlich wird die Gate-Elektrode 4 mit niedrigem Widerstand, welche den oberen Abschnitt des aktiven Bereichs 1a in einer überlappenden Weise in und entlang den ersten und zweiten Ausnehmungen g1 und g2 des aktiven Bereichs 1a überschneidet, auf der Feldoxidschicht 2 gebildet. Die Gate-Isolationsschicht 3 wird zwischen die Gate-Elektrode 4 mit niedrigem Widerstand und den aktiven Bereich 1a eingeschoben. Die Source- und Drain-Bereiche S und D werden auf dem aktiven Bereich 1a an beiden Seiten der Gate-Elektrode 4 ausgebildet.
  • Wenn der Transistor durch den obigen Prozess hergestellt wird, dann kann die erste leitende Schicht 4a, die zu strukturieren ist, mit der gleichen Dicke t2 gebildet werden, so dass die Gate-Elektrode 4 mit niedrigem Widerstand leicht durch Ätzen der ersten und zweiten leitenden Schichten 4a und 4b hergestellt werden kann. Daher ist es möglich, die Ausbeutungsrate der Transistoren zu verbessern, während Defekte der Transistoren reduziert werden.
  • Da keine Stufendifferenz in einer Höhe zwischen dem aktiven Bereich 1a, welcher sich von dem Halbleitersubstrat 1 erstreckt, und der Feldoxidschicht 2 vorhanden ist, und da die erste leitende Schicht 4a auf dem aktiven Bereich 1a mit der gleichförmigen Dicke t2 ausgebildet ist, wird darüber hinaus verhindert, dass eine Lücke erzeugt wird, wenn die zweite leitende Schicht 4b abgeschieden wird. Somit wird verhindert, dass der Widerstand der Gate-Elektrode 4 mit niedrigem Widerstand erhöht wird.
  • Gemäß der vorliegenden Erfindung wird, wie oben beschrieben, der vorbestimmte Abschnitt der Feldoxidschicht selektiv geätzt, um es somit der Gate-Elektrode zu erlauben, dort hindurch zu treten, und das Polytal kann mittels des Polysiliziums, welches eine angemessene Dicke aufweist, minimiert werden. Daher kann die zu strukturierende erste leitende Schicht die gleiche Dicke aufweisen, so dass die Gate-Elektrode mit niedrigem Widerstand leicht durch Ätzen der leitenden Schichten hergestellt werden kann.
  • Daher ist es möglich, die Ausbeutungsrate des Transistors zu verbessern. Zusätzlich kann, da die Lücke nicht gebildet werden kann, wenn die zweite leitende Schicht, hergestellt aus dem Material mit niedrigem Widerstand, auf der ersten leitenden Schicht abgeschieden wird, ein Widerstand der Gate-Elektrode mit niedrigem Widerstand daran gehindert werden, anzusteigen, und es kann eine Zuverlässigkeit des Prozesses erhöht werden.

Claims (14)

  1. Verfahren zur Herstellung eines Transistors in einem Speicherbauelement mit einem Halbleitersubstrat (1), wobei das Verfahren die Schritte aufweist: Bilden eines aktiven Bereichs (1a) durch Ätzen des Halbleitersubstrats (1), wobei zwei Gräben auf beiden Seiten des aktiven Bereichs (1a) gebildet werden; Bilden einer Feldoxidschicht (2) in jedem Graben; Bilden einer ersten Ausnehmung (g1) durch Ätzen eines Abschnittes der Feldoxidschicht (2) auf einer Seite des aktiven Bereichs (1a), und Bilden einer zweiten Ausnehmung (g2) durch Ätzen eines Abschnittes der Feldoxidschicht (2) auf der anderen Seite des aktiven Bereichs (1a), wobei die ersten (g1) und zweiten Ausnehmungen (g2) in einer gemeinsamen Linie auf beiden Seiten des aktiven Bereichs (1a) verlängert sind, und wobei die ersten (g1) und zweiten Ausnehmungen (g2) vorbestimmte Seitenabschnitte des aktiven Bereichs (1a) exponieren; Bilden einer Gate-Isolationsschicht (3) auf der oberen Oberfläche des aktiven Bereichs (1a) und den exponierten Seitenabschnitten des aktiven Bereichs (1a); und Bilden einer Gate-Elektrode (4) auf der Feldoxidschicht (2) entlang den ersten (g1) und zweiten Ausnehmungen (g2) und auf dem aktiven Bereich (1a) derart, dass die Gate-Elektrode (4) den aktiven Bereich (1a) überschneidet, während ein Kanalbereich des aktiven Bereichs (1a) überlappt wird.
  2. Verfahren nach Anspruch 1, wobei die Feldoxidschicht (2) eine Dicke von etwa 200 bis 600 nm aufweist.
  3. Verfahren nach Anspruch 1, wobei die Tiefe jeder der ersten (g1) und zweiten Ausnehmungen (g2) die Hälfte der Dicke der Feldoxidschicht (2) beträgt.
  4. Verfahren nach Anspruch 1, wobei die Gate-Elektrode (4) eine gestapelte Struktur aus ersten und zweiten leitenden Schichten aufweist.
  5. Verfahren nach Anspruch 4, wobei die erste leitende Schicht aus Polysilizium mit einer Dicke von 30 bis 150 nm hergestellt ist.
  6. Verfahren nach Anspruch 4, wobei die zweite leitende Schicht aus einem Material mit niedrigem Widerstand mit W, WN, WSix oder TiSix hergestellt ist.
  7. Verfahren zur Herstellung eines Transistors in einem Speicherbauelement mit einem Halbleitersubstrat (1), wobei das Verfahren die Schritte aufweist: Bilden eines aktiven Bereichs (1a) durch Ätzen des Halbleitersubstrats (1), wobei zwei Gräben auf beiden Seiten des aktiven Bereichs (1a) ausgebildet werden; Bilden einer Feldoxidschicht (2) in jedem Graben; Bilden einer Kanalausnehmung in einem Kanalbereich des aktiven Bereichs (1a); Bilden einer ersten Ausnehmung (g1) durch Ätzen eines Abschnittes der Feldoxidschicht (2) auf einer Seite des aktiven Bereichs (1a), und Bilden einer zweiten Ausnehmung (g2) durch Ätzen eines Abschnittes der Feldoxidschicht (2) auf der anderen Seite des aktiven Bereichs (1a), wobei die erste Ausnehmung (g1), die Kanalausnehmung, und die zweite Ausnehmung (g2) in einer gemeinsamen Linie verlängert sind, und wobei die erste (g1) und zweite Ausnehmung (g2) vorbestimmte Seitenabschnitte unterhalb der Kanalausnehmung des aktiven Bereichs (1a) exponieren; Bilden einer Gate-Isolationsschicht (3) auf der oberen Oberfläche des aktiven Bereichs (1a) und der exponierten Seitenabschnitte des aktiven Bereichs (1a); und Bilden einer Gate-Elektrode (4) auf der Feldoxidschicht (2) und auf dem aktiven Bereich (1a) entlang der ersten Ausnehmung (g1), der Kanalausnehmung, und der zweiten Ausnehmung (g2) derart, dass die Gate-Elektrode (4) den aktiven Bereich (1a) überschneidet, während der Kanalbereich des aktiven Bereichs (1a) überlappt wird.
  8. Verfahren nach Anspruch 7, wobei die Feldoxidschicht (2) eine Dicke von 200 bis 600 nm aufweist.
  9. Verfahren nach Anspruch 7, wobei die Tiefe der Kanalausnehmung ein Drittel der Dicke der Feldoxidschicht (2) beträgt.
  10. Verfahren nach Anspruch 7, wobei die Tiefe jeder der ersten (g1) und zweiten Ausnehmungen (g2) die Hälfte bis zwei Drittel der Dicke der Feldoxidschicht (2) beträgt.
  11. Verfahren nach Anspruch 7, wobei die Gate-Elektrode (4) eine gestapelte Struktur aus ersten und zweiten leitenden Schichten aufweist.
  12. Verfahren nach Anspruch 12, wobei die erste leitende Schicht aus Polysilizium mit einer Dicke von 30 bis 150 nm hergestellt ist.
  13. Verfahren nach Anspruch 12, wobei die zweite leitende Schicht aus einem Material mit niedrigem Widerstand mit W, WN, WSix oder TiSix gebildet ist.
  14. Verfahren nach Anspruch 7, wobei die ersten (g1) und zweiten Ausnehmungen (g2) gleichzeitig durch Ausführen eines fotolithografischen Prozesses unter Verwendung einer Chemikalie und einer Ätzselektivität zwischen einem Silicium und einem Oxid gebildet werden.
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