DE102006052754B9 - Transistor, Inverter und Verfahren zur Herstellung eines Transistors - Google Patents

Abstract

Eine Halbleitereinrichtung umfassend: – einen Transistor, der in einem aktiven Gebiet, das einen Teil eines Halbleitersubstrats bildet, ausgebildet ist, und – Isolationsgräben, wobei die Isolationsgräben das aktive Gebiet begrenzen und mit einem isolierenden Material gefüllt sind und sich bis zu einer ersten Tiefe, die von der Bodenoberfläche des isolierenden Materials bis mindestens zur Oberseitenoberfläche des Steges gemessen wird, erstrecken, wobei der Transistor einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich, einen Kanal, der zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildet ist, eine Gateelektrode, die aus einem leitfähigen Material ausgebildet ist, und eine Gateisolationsschicht, die zwischen der Gateelektrode und dem Kanal angeordnet ist, umfasst, wobei der Kanal als ein Steg in dem Halbleitersubstrat ausgebildet ist, ein Teil der Gateelektrode in einem Graben, der zwischen dem Steg und dem Isolationsgraben angeordnet ist, ausgebildet ist, wobei sich der Graben bis in eine zweite Tiefe, die von der Oberseitenoberfläche des Steges bis zu der Bodenoberfläche des Grabens gemessen wird, erstreckt, wobei die erste Tiefe größer als die zweite Tiefe ist, und wobei im unteren Bereich des Grabens ein isolierendes Material ausgebildet ist, das eine größere Dicke als die Gateisolationsschicht aufweist.

Description

• Die Erfindung betrifft einen Transistor, einen Inverter und ein Verfahren zur Herstellung eines Transistors.
• Eine wichtige Halbleitertechnologie, die zur Herstellung von hochintegrierten Schaltkreisen (ULSI) benutzt wird, basiert auf der Verwendung von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET). Im Allgemeinen ist solch ein MOSFET in einem Halbleitersubstrat ausgebildet, welches mit einem bestimmten Leitungstyp dotiert ist, beispielsweise p-dotiert oder n-dotiert. Der MOSFET umfasst einen Source- und einen Drainbereich, d. h. dotierte Gebiete, die mit dem entgegengesetzten Leitungstyp mit Bezug auf das Substrat dotiert sind. Ist beispielsweise das Substrat p-dotiert, so sind die Source- und Drainbereiche n-dotiert. Ein Kanal wird zwischen dem Source- und dem Drainbereich ausgebildet und eine Gateelektrode wird angrenzend an den Kanal aufgebracht, wobei die Gateelektrode vom Kanal durch ein Gateisolationsmaterial isoliert ist. Die Leitfähigkeit des Kanals basiert in Abhängigkeit von dem Leitungstyp des Substrats auf der Leitung von Löchern bzw. von Elektronen. Dementsprechend wird ein Transistor, in welchem das Substrat p-dotiert ist, als n-Kanal-MOSFET (NMOS) bezeichnet, während ein Transistor, der in einem n-dotierten Substrat ausgebildet ist, als ein p-Kanal-Transistor (PMOS) bezeichnet wird.
• Bei einem speziellen Transistortyp, hat das aktive Gebiet, in dem die Source/Drain-Bereiche und der Kanal angeordnet sind, die Form eines Steges, der eine Oberseite und zwei Seitenwände umfasst. In solch einem Transistor umschließt die Gateelektrode den Steg an drei Seiten. Dieser Transistor ist vorteilhaft, da der Kanal vollständig verarmt werden kann, da der Kanal durch die Gateelektrode an drei Seiten umschlossen wird. Solch ein Transistor wird als FinFET bezeichnet. Gewöhnlich wird in solch einem FinFET die Weite des Transistors als das Maß angegeben, bei dem der Kanal durch die Gateelektrode in einer Richtung, die senkrecht zu der Richtung des Stromflusses ist, kontrolliert wird. Insbesondere korrespondiert die Kanalweite eines solchen FinFET sowohl zu der Weite des oberen Bereiches des Steges als auch zu der Tiefe des Steges, bis zu der sich die Gateelektrode erstreckt.
• Aus der US 2006/0141706 A1 und der US 2002/0011612 A1 sind FinFETs sowie Verfahren zur Herstellung solcher FinFETs bekannt.
• Es ist die Aufgabe der Erfindung, einen verbesserten FinFET und ein verbessertes Verfahren zur Herstellung eines FinFETs bereitzustellen, bei dem insbesondere die Isolation des FinFETs vom Substrat ohne Nutzung einer vergrabenen Oxidschicht verbessert werden kann. Desweiteren ist es Aufgabe der Erfindung einen Inverter unter Nutzung solcher FinFETs bereitzustellen.
• Diese Aufgabe wird gelöst durch ein Halbleiterbauteil gemäß Anspruch 1, einem Inverter gemäß Anspruch 5 und einem Verfahren gemäß Anspruch 11. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
• Das erfindungsgemäße Halbleiterbauteil umfasst einen Transistor, der in einem aktiven Gebiet, welches einen Teil eines Halbleitersubstrats bildet, ausgebildet ist, und Isolationsgräben, wobei die Isolationsgräben das aktive Gebiet begrenzen und mit einem isolierenden Material gefüllt sind. Der Transistor umfasst einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, einen Kanal, der zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildet ist, eine Gateelektrode, die aus einem leitenden Material gebildet ist, und eine Gateisolationsschicht, welche zwischen der Gateelektrode und dem Kanal angeordnet ist, wobei der Kanal als ein Steg im Halbleitersubstrat ausgebildet ist. Ein Teil der Gateelektrode ist in einem Graben ausgebildet, der zwischen dem Steg und dem Isolationsgraben angeordnet ist. Der Graben erstreckt sich bis zu einer zweiten Tiefe, die von der Oberseitenoberfläche des Steges bis zu einer unteren Oberfläche des Grabens gemessen wird. Die Isolationsgräben erstrecken sich bis zu einer ersten Tiefe, die von der Bodenoberfläche des isolierenden Materials bis mindestens zur Oberseitenoberfläche des Steges gemessen wird, wobei die erste Tiefe größer als die zweite Tiefe ist.
• Der erfindungsgemäße Inverter, der zumindest teilweise in einem Halbleitersubstrat ausgebildet ist, umfasst einen ersten Transistor, einen zweiten Transistor, einen Eingang und einen Ausgang. Der erste Transistor umfasst einen ersten Sourcebereich, der mit einer Stromversorgung verbunden ist, einen ersten Drainbereich, der mit dem Ausgang verbunden ist, einen ersten Kanal, der zwischen dem ersten Source- und dem ersten Drainbereich ausgebildet ist, eine erste Gateelektrode, die an den ersten Kanal angrenzt, und eine erste Gateisolationsschicht, die zwischen der ersten Gateelektrode und dem ersten Kanal angeordnet ist. Der zweite Transistor umfasst einen zweiten Sourcebereich, der mit der Erde verbunden ist, einen zweiten Drainbereich, der mit dem Ausgang verbunden ist, einen zweiten Kanal, der zwischen dem zweiten Source- und dem zweiten Drainbereich ausgebildet ist, eine zweite Gateelektrode, die an den Kanal angrenzt, und eine zweite Gateisolationsschicht, die zwischen der zweiten Gateelektrode und dem zweiten Kanal angeordnet ist. Der Eingang ist mit der ersten und der zweiten Gateelektrode verbunden. Sowohl der erste als auch der zweite Transistor sind als FinFETs ausgebildet, wobei der erste und der zweite Kanal die Form eines Steges aufweisen, die erste und die zweite Gateelektrode zumindest an drei Seiten an den jeweiligen ersten bzw. zweiten Kanal angrenzen, die erste Gateelektrode sich von der Oberseitenoberfläche des ersten Stegs bis zu einer Tiefe d1 entlang des ersten Kanals erstreckt und sich die zweite Gateelektrode von der Oberseitenoberfläche des zweiten Steges bis zu einer Tiefe d2 entlang des zweiten Kanals erstreckt, wobei d1 > d2 ist.
• Das erfindungsgemäße Verfahren zur Herstellung eines Transistors umfasst das Bereitstellen eines Halbleitersubstrats, das eine Oberfläche aufweist, das Definieren eines aktiven Gebietes durch das Bereitstellen von Isolationsgräben, die an das aktive Gebiet angrenzen und mit einem isolierenden Material gefüllt sind, das Definieren von Trenngräben in dem Substratmaterial, wobei die Trenngräben an einen Bereich des aktiven Gebietes angrenzen, in dem der Kanal ausgebildet wird, Bereitstellen eines isolierenden Materials in einem unteren Bereich jedes Trenngrabens, Bereitstellen eines Gateisolationsmaterials auf der Oberfläche des Kanals, Bereitstellen einer Gateelektrode zumindest teilweise in jedem Trenngraben so, dass die Gateelektrode an den Kanal angrenzt, und Bereitstellen von Source/Drain-Gebieten in dem aktiven Gebiet.
• Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielhaften Ausführungsformen näher erläutert. Es zeigen:
• 1A eine Draufsicht auf einen Transistor gemäß einer Ausführungsform der vorliegenden Erfindung,
• 1B eine andere Ausführungsform eines Transistors gemäß der vorliegenden Erfindung,
• 1C eine weitere Ausführungsform des Transistors gemäß der vorliegenden Erfindung,
• 2 einen Flussplan, der das Verfahren der vorliegenden Erfindung darstellt,
• 3A einen Querschnitt durch ein Substrat bei Beginn des Verfahrens der vorliegenden Erfindung,
• 3B einen Querschnitt durch das Substrat nach Durchführung eines ersten Ätzschrittes,
• 3C–3E verschiedene beispielhafte Masken, die zur Definition der in 3B gezeigten Struktur genutzt werden können,
• 3F einen Querschnitt durch das Substrat nach Ausbildung eines Siliziumnitrid-Liners,
• 3G einen Querschnitt durch das Substrat nach Durchführung eines thermischen Oxidationsschrittes,
• 3H einen Querschnitt durch das Substrat nach Abscheidung leitender Schichten, die die Gateelektrode bilden,
• 3I eine perspektivische Darstellung des vollständigen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung,
• 4A einen Querschnitt durch das Substrat zu Beginn einer zweiten Ausführungsform des erfindungsgemäßen Verfahrens,
• 4B einen Querschnitt durch das Substrat nach Durchführung eines Ätzschrittes,
• 4C einen Querschnitt durch das Substrat nach Durchführung eines thermischen Oxidationsschrittes,
• 4D einen Querschnitt nach einem weiteren Prozessschritt,
• 4E einen Querschnitt nach Ausbildung verschiedener leitfähiger Schichten,
• 4F einen Querschnitt durch das Substrat bei Durchführung des Verfahrens gemäß einer anderen Ausführungsform der vorliegenden Erfindung,
• 5A ein Layout einer Inverterstruktur,
• 5B eine beispielhafte Draufsicht auf eine Inverterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung,
• 5C einen Querschnitt durch ein Substrat, das die in 5B gezeigte Inverterstruktur umfasst, und
• 5D einen weiteren Querschnitt durch das Substrat, das die in 5B gezeigte Inverterstruktur umfasst.
• In den Figuren sind identische bzw. einander entsprechende Bereiche, Bauteile/Bauteilgruppen mit denselben Bezugszeichen gekennzeichnet.
• 1A zeigt eine Draufsicht auf eine beispielhafte Ausführungsform des Transistors gemäß der vorliegenden Erfindung. Wie zu sehen ist, wird das aktive Gebiet 21 durch Isolationsgräben 30 begrenzt. Insbesondere sind ein erstes und ein zweites Source/Drain-Gebiet in dem aktiven Gebiet ausgebildet. Das erste und das zweite Source/Drain-Gebiet 37, 38 können durch Löcherkontaktstrukturen 371, 381 mit einem externen Schaltkreis verbunden sein. Ein Kanal ist zwischen dem ersten und dem zweiten Source/Drain-Gebiet 37, 38 ausgebildet. Wie weiterhin zu sehen ist, ist eine Gateelektrode 4 so angeordnet, dass sie an den Kanalbereich angrenzt. Des Weiteren sind Stegtrenngräben 19 so ausgebildet, dass sie das aktive Gebiet 21 kontaktieren.
• 3H zeigt einen Querschnitt durch den in 1A gezeigten Transistor entlang der Schnittlinie I-I. Insbesondere ist ein dotierter Wannenbereich 33 in einem Halbleitersubstrat 1, beispielsweise einem Siliziumsubstrat, ausgebildet. Der dotierte Wannenbereich kann beispielsweise p- oder n-dotiert sein. Weiterhin kann das Siliziumsubstrat monokristallin sein. Vorzugsweise umfasst solch ein monokristallines Substrat keine vergrabene Siliziumoxidschicht. Das aktive Gebiet 21 ist lateral durch die Isolationsgräben 30 begrenzt, die mit einer isolierenden Füllung 31 gefüllt sind. Des Weiteren weist das aktive Gebiet im oberen Bereich des Substrats die Form eines Steges auf, der eine Oberseite und zwei Seitenwände besitzt. Der Steg 22 ist lateral durch die Stegtrenngräben 19 begrenzt, wobei ein unterer Bereich der Stegtrenngräben mit einem isolierenden Material 16 gefüllt ist. Des Weiteren ist das leitende Material 41 der Gateelektrode 4 in diesen Stegtrenngräben 19 angeordnet. Wie der 3H zu entnehmen ist, erstrecken sich die Isolationsgräben 30 in eine große Tiefe, wenn sie von der Oberseitenoberfläche 23 des Steges gemessen wird. Vorzugsweise beträgt die Tiefe x der Isolationsgräben mindestens 200 nm, vorzugsweise 250 nm bis 300 nm oder mehr. Des Weiteren erstreckt sich das leitfähige Material 41 der Gateelektrode 4 bis zu einer Tiefe d, die von der Oberseitenoberfläche 23 des Steges bis zum Bodenbereich des leitfähigen Materials 41 gemessen wird. Wie in 3H zu sehen, ist d < x. Mit anderen Worten: die Isolationsgräben 30 erstrecken sich in eine größere Tiefe als die Trenngräben 19.
• Der Transistor kann auch in der in 1B dargestellten Form ausgeführt werden. Vorzugsweise kann, wie in 1B gezeigt, das aktive Gebiet eine größere Weite im Kontaktbereich als im Kanalbereich aufweisen. Im Kontaktbereich sind die Source/Drain-Bereiche 37, 38 und insbesondere die Kontaktstrukturen 371, 381 angeordnet. Dementsprechend ist der Kontaktwiderstand zwischen dem ersten oder zweiten Source/Drain-Bereich 37, 38 und der entsprechenden Kontaktstruktur 371, 381 reduziert, während der Steg 22 eine gewünschte Weite aufweist. Des Weiteren kann der Transistor auch in der in 1C gezeigten Art ausgeführt werden. Wie in 1C zu sehen ist, ist das gesamte aktive Gebiet 21 vom Stegtrenngraben 19 umgeben.
• 2 zeigt einen Flussplan, der eine Ausführungsform des erfindungsgemäßen Verfahrens zur Herstellung eines Transistors gemäß der vorliegenden Erfindung darstellt. Wie zu sehen ist, wird zunächst ein Halbleitersubstrat, vorzugsweise ein monokristallines Siliziumsubstrat, bereitgestellt (S1). Das Substrat hat eine Oberfläche. Danach wird im Halbleitersubstrat ein aktives Gebiet durch die Ausbildung von Isolationsgräben definiert. Die Isolationsgräben werden mit isolierendem Material gefüllt (S2). Dann werden Trenngräben in dem Substratmaterial definiert. Die Trenngräben grenzen an einen Bereich des aktiven Gebietes an, in dem der Kanal ausgebildet wird (S3). Danach wird ein isolierendes Material im Bodenbereich jedes Trenngrabens bereitgestellt (S4). Ein Gateisolationsmaterial, wie beispielsweise Siliziumdioxid wird so bereitgestellt, dass es in Kontakt mit dem Kanal ist (S5). Nachfolgend wird eine Gateelektrode durch das Bereitstellen eines Gateelektrodenmaterials zumindest teilweise in jedem der Trenngräben definiert (S6). Danach werden die Source- und Drainbereiche des Transistors definiert (S7). Die Source- und Drainbereiche des Transistors können jedoch auch in einem früheren oder späteren Prozessschritt bereitgestellt werden, so wie es für die Zwecke der vorliegenden Erfindung geeignet ist.
• Zur Ausführung des Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung wird zunächst ein Halbleitersubstrat 1 bereitgestellt. Das Substrat kann beispielsweise ein monokristallines Siliziumsubstrat sein. Danach wird die Substratoberfläche 10 mit einer dünnen Siliziumoxidschicht 11, die die Padoxidschicht bildet, bedeckt. Die Siliziumoxidschicht kann eine Dicke von mehr als etwa 5 bis 10 nm aufweisen. Danach wird eine erste Hartmaskenschicht 12 abgeschieden. Vorzugsweise kann eine Siliziumnitridschicht als erste Hartmaskenschicht verwendet werden. Die erste Hartmaskenschicht kann eine Dicke von etwa 30 nm oder mehr aufweisen. Danach werden, wie dies üblich ist, Isolationsgräben 30 im Substrat definiert. Dies kann beispielsweise durch das Aufbringen eines geeigneten Fotoresistmaterials und eine fotolithografische Strukturierung des Fotoresistmaterials erreicht werden, so dass die Isolationsgräben 30 definiert werden. Die Struktur der Isolationsgräben 30 hängt im Allgemeinen vom Layout des Bauteils, das ausgebildet werden soll, ab. Nach der fotolithografischen Definition der Isolationsgräben 30 wird die erste Hartmaskenschicht 12 entsprechend strukturiert. Unter Nutzung der strukturierten Hartmaskenschicht 12 als eine Ätzmaske wird ein geeignetes Ätzverfahren zum Ätzen der Isolationsgräben 30 ausgeführt. Das kann beispielsweise ein reaktives Ionenätzen sein. Danach werden die Isolationsgräben 30 mit einem isolierenden Material gefüllt. Dies kann beispielsweise durch das Abscheiden einer oder mehrerer Schichten und Füllungen erfolgen, wobei diese verschiedene Materialien umfassen können. Beispielsweise kann zunächst ein isolierender Liner aus Siliziumnitrid, und nachfolgend eine Oxidfüllung abgeschieden werden. Danach wird ein CMP-(chemisch-mechanisches Polieren)Schritt ausgeführt, um einen glatte Oberfläche zu erhalten. Im Ergebnis sind die Isolationsgräben 30 mit einem isolierenden Material 31 gefüllt. Die resultierende Struktur ist in 3A gezeigt, die einen Querschnitt entlang der Linie I-I aus den 1A, 1B oder 1C darstellt. Wie in 3A zu sehen, sind aktive Gebiete 21 ausgebildet, die lateral durch die Isolationsgräben 30 begrenzt werden. Vorzugsweise erstrecken sich die Isolationsgräben bis zu einer Tiefe von mehr als 200 nm, weiterhin vorzugsweise 300 nm oder mehr, wobei die Tiefe von der Substratoberfläche 10 gemessen wird.
• Danach wird im aktiven Gebiet 21 ein Steg 22 definiert. Vorzugsweise wird eine zweite Hartmaske abgeschieden. Das Material der zweiten Hartmaske ist vorzugsweise verschieden von dem Isolationsmaterial, das die Isolationsgräben 30 füllt. Beispielsweise kann die zweite Hartmaske aus Siliziumnitrid sein. Die zweite Hartmaske kann eine Dicke von etwa 50 nm aufweisen. Danach wird ein weiterer Lithografieschritt ausgeführt, um die zweite Hartmaske zur Definition der Trenngräben, die an den Steg 22 angrenzen, zu strukturieren. Die 3C bis 3E zeigen beispielhafte Layouts für die Maske, die zur Strukturierung der Trenngräben 19 genutzt werden kann. Wie beispielsweise in 3C gezeigt, kann solch eine Maske Maskenöffnungen und opake Bereich 47 umfassen. Die Maskenöffnungen 40 können in einer streifenähnlichen Art angeordnet sein, so dass Streifen der zweiten Hartmaskenschicht 26 nach diesem fotolithografischen Schritt unbedeckt sind. Des Weiteren sind die opaken Bereiche 47 so positioniert, dass sie die Substratbereiche, in denen der Steg 22 ausgebildet werden soll, bedecken. Wie in 3D gezeigt, können die Masken alternativ in einer solchen Art ausgeführt sein, dass Inseln eines opaken Materials 47 von transparenten Bereichen 40 umgeben sind. Infolgedessen ist ein stegartiger Bereich des aktiven Gebiets vollständig durch einen Bereich umgeben, in dem die zweite Hartmaskenschicht 26 unbedeckt ist. Des Weiteren können die transparenten Bereiche punktförmig ausgebildet sein, wie dies in 3E gezeigt ist, um die zweite Hartmaskenschicht 26 lokal freizulegen. Damit kann beispielsweise das in 1B dargestellte Layout erhalten werden.
• Nach einer entsprechenden Freilegung des Fotoresistmaterials, sind vorbestimmte Bereiche der zweiten Hartmaskenschicht 26 unbedeckt. Danach wird ein Ätzschritt zum Ätzen dieser unbedeckten Bereiche der zweiten Hartmaskenschicht ausgeführt, um eine Ätzmaske zu generieren. Danach wird ein geeigneter Ätzschritt, beispielsweise ein reaktives Ionenätzen, der Silizium selektiv mit Bezug auf Siliziumoxid ätzt, ausgeführt, um die Öffnungen 13 auszubilden. Wie in 3B zu sehen, grenzen die Öffnungen 13 an den stegartigen Bereich 22 des aktiven Gebiets an. Die Öffnungen 13 erstrecken sich bis zu einer Tiefe, die kleiner als die Tiefe der Isolationsgräben ist. Vorzugsweise erstreckt sich jede der Öffnungen 13 bis in eine Tiefe von mehr als etwa 100 nm. Vorzugsweise kann durch die Einstellung der Tiefe der Öffnungen 13 die Tiefe, bis zu der sich die Gateelektrode erstreckt, eingestellt werden. Dementsprechend kann die Kanalweite des resultierenden Transistors eingestellt werden. Da die Kontrolle der Ätztiefe in einem Siliziumsubstratmaterial einfacher als in einer isolierenden Füllung 31 ist, ist diese Einstellung präziser, und damit kann ist, ist diese Einstellung präziser, und damit kann die Kanalweite genauer eingestellt werden.
• Danach kann optional zumindest eine Opferoxidschicht aufgewachsen und entfernt werden, wobei schließlich die Siliziumoxidschicht 14 vorhanden ist, die die Siliziumoberfläche bedeckt. Vorzugsweise weist die Siliziumoxidschicht eine Dicke von 3 bis 10 nm auf. Danach wird ein Siliziumnitridspacer 15 ausgebildet. Beispielsweise kann dies durch die konforme Abscheidung einer Siliziumnitridschicht, die eine Dicke von mehr als etwa 4 nm und vorzugsweise weniger als 8 nm aufweist, und einen nachfolgend ausgeführten anisotropen Ätzschritt, welcher die horizontalen Bereiche der Siliziumnitridschicht ätzt und die vertikalen Bereiche der Siliziumnitridschicht bedeckt lässt, erreicht werden. Im Ergebnis sind die Seitenwände der Öffnung 13 mit einem Siliziumnitridliner 15 bedeckt, während der Bodenbereich der Öffnung mit einer Siliziumoxidschicht 14 bedeckt ist. Im Bodenbereich ist der Oberflächenbereich der Siliziumoxidschicht 14 freigelegt.
• Danach wird ein thermischer Oxidationsschritt ausgeführt, wodurch eine thermische SiO₂-Schicht aufwächst. Insbesondere wächst die Oxidschicht nur an den freiliegenden Oberflächenbereichen 15a. Im Ergebnis wächst die Siliziumoxidschicht 16 im Bodenbereich der Öffnungen 13 auf. Die aufgewachsene Siliziumoxidschicht kann eine Dicke von mehr als 5 nm, vorzugsweise mehr als 10 nm oder mehr als 15 nm, aufweisen. Die resultierende Struktur ist in 3G dargestellt.
• Wie zu sehen ist, ist nun der Bodenbereich der Öffnungen mit einer dicken Siliziumoxidschicht 16 bedeckt. Danach wird der Siliziumnitridspacer 15 von den Seitenwänden beispielsweise durch einen Nassätzschritt entfernt. Danach können optional verschiedene Dotierschritte ausgeführt werden, um den dotierten Wannenbereich 33 als auch eine zusätzliche Kanaldotierung bereitzustellen. Danach wird die Opferoxidschicht 11 entfernt. Optional können die Schritte, die mit Bezug auf die 3F und 3G erläutert wurden, wiederholt werden, um einen dünneren Steg zu erhalten.
• Danach wird eine Gateisolationsschicht vorzugsweise mittels thermischer Oxidation ausgebildet. Im Ergebnis ist eine Gateisolationsschicht 32 ausgebildet, die den Kanalbereich kontaktiert. Danach werden die Materialien zur Ausbildung der Gateelektrode abgeschieden. Beispielsweise kann eine Polysiliziumschicht 41 abgeschieden werden, über der metallische Schichten 42 und optional eine Hartmaskenschicht (nicht gezeigt) abgeschieden werden. Die resultierende Struktur ist in 3H dargestellt.
• Wie in 3H zu sehen, verhindert die dicke Siliziumoxidschicht 16, die im Bodenbereich der Gatetrenngräben 19 vorhanden ist, einen Leckstrom aus dem stegartigen Bereich des Transistors. Danach wird der Transistor durch die Strukturierung des Schichtstapels zur Ausbildung der Gateelektrode vervollständigt. Beispielsweise kann dies durch die fotolithografische Definition der Gateelektroden und die Ausführung eines entsprechenden Ätzschrittes, wie beispielsweise eines anisotropen Ätzschrittes, ausgeführt werden. Des Weiteren werden geeignete Spacer und Liner ausgebildet, wie dies üblich ist. Beispielsweise kann die Gateelektrode 4 lateral durch einen Spacer bedeckt sein. Danach werden die Source/Drain-Bereiche in der allgemein bekannten Art definiert. Beispielsweise können Implantationsschritte zur Definition der Source/Drain-Bereiche als auch von Extension-Bereichen ausgeführt werden.
• Danach kann die gesamte Transistorstruktur mit einem beliebigen Dielektrikum bedeckt werden, wie dies üblich ist, worauf Planarisierungsschritte folgen. Jeder Übergang und jede Gateelektrode kann kontaktiert werden, wie dies üblicherweise geschieht.
• 3I zeigt die resultierende Struktur gemäß einer Ausführungsform der Erfindung ohne isolierende Planarisationsschichten. Wie in 3I gezeigt, sind die Isolationsgräben 30 so ausgebildet, dass sie ein aktives Gebiet begrenzen. Wie in dieser dreidimensionalen Ansicht detaillierter zu sehen ist, erstrecken sich die Isolationsgräben in zwei verschiedene Richtungen, die senkrecht zueinander sind, so dass sie ein aktives Gebiet 21 komplett begrenzen. Ein Steg 22 ist im aktiven Gebiet ausgebildet. Genauer gesagt, wird der Steg 22 durch die Definierung von Stegtrenngräben 19 ausgebildet, wobei die Trenngräben 19 in einem unteren Bereich mit einem isolierenden Material 16 aufgefüllt sind. Des Weiteren ist das Gateelektrodenmaterial 41 in diesen Stegtrenngräben 19 angeordnet. Eine Gateelektrode 4 wird durch die Strukturierung des Gatestapels, der die Polysiliziumschicht 41, die Metallschicht 42 und die Hauptmaskenschicht 43 umfasst, definiert. Insbesondere ist die Gateelektrode 4 so strukturiert, dass sie Streifen bildet, die sich von der rechten Seite der Zeichnung bis zur linken Seite der Zeichnung erstrecken. Des Weiteren ist ein Spacer 36 angrenzend an die Gateelektrode 4 angeordnet. In der gezeigten Ausführungsform ist ein n⁺-dotierter Bereich 441 im aktiven Gebiet 21 angrenzend an die Substratoberfläche bereitgestellt. Ein Source/Drain-Extension-Bereich 48, der aus n-dotiertem Silizium besteht, ist zwischen dem n⁺-dotierten Bereich 441 und dem Kanalbereich 27 angeordnet. Wie zu sehen ist, erstrecken sich die Isolationsgräben 30 in eine größere Tiefe, während sich die Stegtrenngräben 19 in eine geringere Tiefe erstrecken. Des Weiteren ist der untere Bereich des Substratmaterials ein n-dotierter Bereich 331, wobei der p-dotierte Bereich 332 in diesem n-dotierten Bereich 331 eingebettet ist.
• Gemaß einer anderen Ausführungsform der vorliegenden Erfindung können die Stegtrenngräben 19 mittels einer modifizierten Prozesssequenz ausgebildet werden. Der Startpunkt für die Durchführung dieser Ausführungsform ist die Struktur, die in 4A dargestellt ist und die mit der Struktur aus 3F korrespondiert. Mit anderen Worten: diese Ausführungsform umfasst Schritte, die mit Bezug auf die 3A bis 3F vorstehend erläutert wurden. Daher wird eine detaillierte Beschreibung dieser Schritte, die durchgeführt werden können, um die Struktur aus 4A zu erhalten, hier nicht gegeben. Wie in 4A zu sehen, ist die Oberfläche der Öffnungen 13 mit der Siliziumdioxidschicht 14 bedeckt. In den Seitenwandbereichen der aktiven Gebiete 21 ist die Siliziumdioxidschicht 14 mit dem Siliziumnitridspacer 15 bedeckt.
• Im nächsten Schritt wird eine vertiefte Öffnung 17 im Bodenbereich jeder Öffnung 13 ausgebildet. Dazu wird ein Ätzschritt zum gegenüber zu Siliziumnitrid selektiven Ätzen von Siliziumdioxid ausgeführt, gefolgt von einem Siliziumätzschritt. Insbesondere können diese Ätzschritte reaktive Ionenätzschritte sein. Im Ergebnis ist eine vertiefte Öffnung 17, die freiliegende Seitenwände 18 aufweist, ausgebildet. Die resultierende Struktur ist in 4B dargestellt.
• Wie zu sehen ist, erstreckt sich der Bodenbereich der vertieften Öffnungen 17 in eine größere Tiefe als der Bodenbereich der Siliziumdioxidschicht und als der Siliziumnitridspacer 15. Im nächsten Schritt wird ein thermischer Oxidationsschritt ausgeführt, um ein thermisches Oxid 16 im Bodenbereich der Öffnungen 13 auszubilden. Insbesondere kann eine dickere Siliziumdioxidschicht 16 aufwachsen, da die Seitenwandbereiche 18 in einem vorhergehenden Schritt freigelegt wurden. Vorzugsweise weist das Siliziumdioxidmaterial eine Dicke von etwa 40 bis 60 nm auf.
• Alternativ kann die Siliziumdioxidschicht 16 durch ein selektives Oxidabscheidungsverfahren mit einem anschließenden thermischen Oxidationsschritt bereitgestellt werden. In einem solchen selektiven Oxidabscheideverfahren wird eine Siliziumdioxidschicht nur auf einer Siliziumoberfläche abgeschieden. Solch ein Verfahren kann beispielsweise ein CVD-(chemisches Gasphasenabscheide-)Verfahren sein, das beispielsweise TEOS (Tetraethylorthosilikat), OMTS (Octamethylcyclotetrasiloxan) oder HMDS (Hexamethyldisiloxan) mit zugesetztem Ozon als Ausgangsstoff verwendet. Solch ein ozonaktiviertes Abscheideverfahren scheidet Siliziumdioxid nur auf Siliziumoberflächen ab. Nach der Abscheidung der Siliziumdioxidschicht 16 wird ein thermischer Oxidationsschritt durchgeführt, so dass der Oberflächenbereich des Siliziumsubstrats 1 reagiert. Diese Prozessschritte ermöglichen den Vorteil, eine Siliziumoxidschicht 16 mit geringerer Belastung und Spannung auszubilden.
• Die resultierende Struktur ist in 4C dargestellt. Wie zu sehen ist, sind aneinandergrenzende aktive Gebiete 21 voneinander durch einen Stegtrenngraben 19, der eine dicke Siliziumdioxidschicht im Bodenbereich aufweist, voneinander isoliert. Nach der Definition und der Füllung der Stegtrenngräben 19 werden die Siliziumnitridschichten 12, 15 beispielsweise mittels Nassätzen entfernt. Danach werden optional Implantationsschritte zur Bereitstellung bestimmter Wannen- und/oder Kanaldotierungen durchgeführt. Danach wird die Siliziumdioxidschicht 14 von der Oberfläche entfernt. Optional können weitere thermische Oxidationsschritte durchgeführt werden, denen ein Schritt zur Entfernung der gewachsenen Oxidschicht folgt, so dass man ein dünneres aktives Gebiet 21 erhält. Vorzugsweise wird eine Opferschicht (nicht gezeigt), die eine Dicke von etwa 3 nm aufweist, aufgewachsen und entfernt. Damit werden zusätzlich Kristallfehler entfernt.
• Im Ergebnis erhält man die in 4D dargestellte Struktur. Wie zu sehen ist, sind aneinander angrenzende aktive Gebiete 21, die die Form eines Stegs haben, voneinander durch Stegtrenngräben isoliert, die mit einem isolierenden Material im unteren Teil gefüllt sind. In den nächsten Schritten wird eine Gateoxidschicht 32 wie üblicherweise bereitgestellt. Danach wird der Gatestapel abgeschieden. Der Gatestapel kann beispielsweise eine untere Polysiliziumschicht 41, eine darauf folgende Metallschicht oder einen Metallschichtstapel 42 und eine Deckschicht 43, z. B. eine Siliziumnitriddeckschicht, umfassen. Danach wird die Gateelektrode in einer üblichen Art strukturiert. Weiterhin werden dotierte Bereiche bereitgestellt, um die ersten und die zweiten Source/Drain-Bereiche zu definieren.
• Ein Querschnitt der resultierenden Struktur ist in 4E gezeigt. Wie in 4E gezeigt, ist gemäß der vorliegenden Ausführungsform die Dicke der Siliziumdioxidschicht 16, die den unteren Bereich der Stegtrenngräben füllt, sehr dick verglichen mit der Tiefe der Stegtrenngräben 19. Insbesondere ist der Abstand di von der oberen Oberfläche des Stegs zur Oberseitenoberfläche der Siliziumdioxidschicht mindestens 0,5 × dg, wobei dg den Abstand von der oberen Oberfläche des Stegs zur Unterseite des Stegtrenngrabens 19 bezeichnet. Vorzugsweise ist der Abstand di kleiner als 0,7 × dg.
• Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung werden die Schritte, die mit Bezug auf die 4A bis 4D beschrieben wurden, ausgeführt. Beginnend mit der in 4D gezeigten Struktur, wird ein Ausheilschritt in Wasserstoff durchgeführt. Insbesondere wird dieser Ausheilschritt bei einer Temperatur von etwa 800°C für gewöhnlich 1 min ausgeführt. Im Ergebnis werden die oberen Ecken des aktiven Gebiets 21 so geformt, dass sie eine runde oder kreisförmige Form aufweisen. Insbesondere wird im Ergebnis der Verringerung der Oberflächenenergie während dieses Ausheilschritts das Siliziummaterial abgerundet, so dass die aktiven Gebiete 21 einen runden oder kreisförmigen Querschnitt erhalten.
• Die resultierende Struktur ist in 4F dargestellt. Wie zu sehen ist, haben die aktiven Gebiete 21 eine runde oder kreisförmige Form im oberen Bereich. Des Weiteren sind benachbarte aktive Gebiete 21 voneinander durch einen Stegtrenngraben 19 isoliert, welcher mit einem isolierenden Material 16 im unteren Bereich aufgefüllt ist. Im nächsten Schritt werden die gewöhnlichen Prozessschritte zur Vervollständigung eines Transistors durchgeführt. Insbesondere werden eine Gateisolationsschicht 32 und eine Gateelektrode 4 wie gewöhnlich ausgebildet.
• Wie im Folgenden beschrieben wird, kann der Transistor der vorliegenden Erfindung in einer Inverterstruktur genutzt werden. Wie allgemein bekannt, umfasst eine Inverterstruktur ein komplementäres Paar von Transistoren, d. h. einen n-Kanal-Transistor, der n-dotierte Source/Drain-Bereiche umfasst, und einen p-Kanal-Transistor, der p-dotierte Source/Drain-Bereiche umfasst. 5A stellt ein schematisches Layout einer solchen Inverterstruktur dar. Insbesondere ist der Sourcebereich 522 des PMOS-Transistors 52 mit einer Stromversorgung 56 verbunden. Des Weiteren sind die Drainbereiche 523 und 543 des PMOS-Transistors 52 bzw. des NMOS-Transistors 54 mit dem Ausgang 58 verbunden. Der Sourcebereich 542 des NMOS-Transistors 54 ist mit der Erde 57 verbunden. Die Gateelektroden 521 und 541 des PMOS-Transistors 52 bzw. des NMOS-Transistors 54 sind mit dem Eingang 59 verbunden.
• 5B zeigt eine Ausführungsform einer solchen Inverterstruktur. Wie zu sehen ist, sind sowohl der PMOS- als auch der NMOS-Transistor 52 und 54 in der Art ausgeführt, wie dies mit Bezug auf die 3I beschrieben wurde. Insbesondere ist der Transistor in einem Halbleitersubstrat, insbesondere in einem monokristallinen Halbleitersubstrat, das aus Silizium besteht, ausgebildet. Vorzugsweise umfasst dieses Substrat keine vergrabene Siliziumoxidschicht. Das aktive Gebiet jedes der Transistoren hat die Form eines Steges, so dass die Gateelektroden 521, 541 den Kanal an drei Seiten umschließen. Die Gateelektroden 521, 541 sind von den Kanälen der jeweiligen Transistoren 52, 54 durch eine Gateisolationsschicht 32 isoliert. Wie in 5B gezeigt, können die aktiven Gebiete, die einen Teil des PMOS- bzw. des NMOS-Transistors 52, 54 bilden, in Form von isolierten Stegen ausgebildet sein. Jedoch können sie auch in einem gemeinsamen Steg oder aktiven Gebiet ausgebildet sein. Wie allgemein bekannt, sollte die Kanalweite eines PMOS-Transistors gegenüber der Kanalweite eines NMOS-Transistors erhöht sein, um dieselben Widerstände in jedem der Kanäle zu erhalten, wobei die reduzierte Beweglichkeit von Löchern mit Bezug auf die Beweglichkeit von Elektronen in Betracht gezogen wird. Gemäß der vorliegenden Erfindung kann dies durch die Ausführung des PMOS-Transistors in der Art, dass die plattenartigen Bereiche der Gateelektrode 521 sich bis zu einer größeren Tiefe als die plattenartigen Bereiche der Gateelektrode 541 des NMOS-Transistors erstrecken, erreicht werden. 5C zeigt dementsprechend einen Querschnitt durch die Transistoren 52 und 54 entlang den Linien IV-IV bzw. V-V.
• Wie zu sehen ist, hat jeder der Transistoren eine Struktur, die ähnlich der in 3I gezeigten Struktur ist. Wie in 5C zu sehen ist, ist jeder Transistor in einem aktiven Gebiet 21 ausgebildet. In dem gezeigten Querschnitt weist das aktive Gebiet die Form eines Steges 22 auf, der einen oberen Bereich und zwei Seitenwandbereiche umfasst. Das aktive Gebiet 21 ist lateral durch Isolationsgräben 30 begrenzt, die mit einem isolierenden Material 31 gefüllt sind. Der obere Bereich des aktiven Gebietes 21 ist dotiert und bildet einen dotierten Wannenbereich. Genauer gesagt, ist der dotierte Wannenbereich 33 des Transistors 281 n-dotiert, während der dotierte Wannenbereich 33 des Transistors 282 p-dotiert ist. Jeder der Stege 22 ist lateral durch einen Stegtrenngraben 19 begrenzt. Der untere Bereich jedes Stegtrenngrabens 19 ist mit einem isolierenden Material, vorzugsweise Siliziumoxid, gefüllt. Des Weiteren ist ein Gateelektrodenmaterial in dem oberen Bereich jedes Stegtrenngrabens 19 aufgebracht. Wie beim Transistor 281 zu sehen, erstreckt sich der plattenartige Bereich 46 des Transistors bis in eine Tiefe d2, die von der Oberseitenoberfläche 23 des Steges 22 bis zum Bodenbereich des leitenden Materials der Gateelektrode gemessen wird. Wie in der linken Seite der 5C zu sehen ist, erstreckt sich die Gateelektrode des Transistors 282 bis zu einer Tiefe d1, die von der Oberseitenoberfläche 23 des Stegs 22 bis zum Bodenbereich des leitenden Materials der Gateelektrode 4 gemessen wird. Wie in 5C zu sehen ist, ist d1 < d2. Wenn die Transistoren 281 und 282 in einem einzigen Steg ausgebildet sind, so werden die Tiefen d1 und d2 beide von der Oberseitenoberfläche 23 des gemeinsamen Stegs 22 gemessen. Sind die Transistoren 281 und 282 in verschiedenen Stegen ausgebildet, so werden die Tiefen d1 und d2 von der Oberseitenoberfläche 23 des Stegs 22, in welchem der Kanal des jeweiligen Transistors ausgebildet ist, gemessen. Aufgrund des spezifischen Herstellungsverfahrens, das vorstehend erläutert wurde, ist es möglich, die Tiefe, bis zu der sich das Gateelektrodenmaterial jedes Transistors erstreckt, genau einzustellen. Damit kann der Widerstand jedes Transistors exakt eingestellt werden.
• In der in 5C gezeigten Ausführungsform besteht das Material der Gateelektrode zur Kontrolle der Leitfähigkeit des PMOS-Transistors aus n⁺-dotiertem Polysilizium. Des Weiteren besteht das leitfähige Material der Gateelektrode des NMOS-Transistors 282, der in der linken Hälfte gezeigt ist, aus p⁺-dotiertem Polysilizium. Damit kann die Schwellspannung des jeweiligen Transistors bei einem höheren Wert eingestellt werden. Gewöhnlich ist die Schwellspannung eines FinFET um etwa 1 V aufgrund der vollständigen Verarmung des Kanals verringert. Jedoch ist es beim Einsatz eines solchen FinFET in einer Inverterstruktur, wie in 5A gezeigt, beispielsweise gewünscht, eine Schwellspannung zu haben, die größer als 0 V ist. Dementsprechend kann bei der Nutzung eines Gatematerials, das eine höhere Austrittsarbeit aufweist, die Schwellspannung des resultierenden Transistors erhöht werden. Dementsprechend ist für den Fall eines PMOS-Transistors, der einen n-dotierten Wannenbereich aufweist, ein n⁺-dotiertes Gateelektrodenmaterial von Vorteil, während in einem NMOS-Transistor, der einen p-dotierten Wannenbereich aufweist, ein p⁺-dotiertes Gatematerial von Vorteil ist.
• 5D zeigt einen Querschnitt entlang der Linie III-III, die der 5B zu entnehmen ist. In dem in 5D gezeigten Querschnitt, sind der erste Transistor 281 und der zweite Transistor 282 nebeneinander angeordnet, wobei die Transistoren voneinander vollständig durch die Isolationsgräben 30, die mit einem isolierenden Material gefüllt sind, isoliert sind. Im Transistor 281, der als PMOS-Transistor ausgeführt ist, ist der dotierte Wannenbereich 331 n-dotiert. Der n-dotierte Wannenbereich 331 erstreckt sich bis in eine tiefere Tiefe als der p-dotierte Wannenbereich 332 des NMOS-Transistors 282. Des Weiteren sind im Transistor 281 dotierte Source- und Drainbereiche 351 angrenzend an die Substratoberfläche bereitgestellt. Eine Gateelektrode 4 ist bereitgestellt und kontrolliert die Leitfähigkeit des Kanals 27, der zwischen den Source- und Drainbereichen 351 ausgebildet ist. Die Gateelektrode ist vom Kanal 27 durch eine Gateisolationsschicht 32 isoliert. Die Gateelektrode 4 umfasst weiterhin plattenartige Bereich 46, die sich in einer Ebene vor oder hinter der in der Zeichnung gezeigten Ebene erstrecken. Desgleichen umfasst der NMOS-Transistor 282 Source- und Drainbereiche 352. Ein Kanal 27 ist im linken Transistor ausgebildet. Die Leitfähigkeit des Kanals 27 wird durch die Gateelektrode 4 kontrolliert. In der gezeigten Ausführungsform, ist das Material, das die Gateelektroden bildet, für beide Transistoren verschieden. Die Isolationsgräben erstrecken sich bis in eine große Tiefe, vorzugsweise mehr als 200 nm. Dementsprechend ist der Einfluss von benachbarten Transistoren reduziert, so dass im Ergebnis eine höhere Packungsdichte der Transistoren erreicht werden kann. In der in 5D gezeigten Ausführungsform sind beide Transistoren in einem Bereich des Substrats ausgebildet. Jedoch ist es für den Fachmann offensichtlich, dass der Gegenstand der vorliegenden Erfindung jede mögliche Anordnung zweier komplementärer Transistoren umfasst, wobei die Transistoren als FinFETs ausgebildet sind und die Gateelektroden der Transistoren plattenartige Bereiche 46 umfassen, wobei der plattenartige Bereich des PMOS-Transistors sich in eine größere Tiefe erstreckt als der des NMOS-Transistors.
• Bezugszeichenliste

1

Halbleitersubstrat

10

Substratoberfläche

11

SiO₂-Schicht (pad-Oxid)

12

Si₃N₄-Schicht (erste Hartmaskenschicht)

13

Öffnung SiO₂

14

Opferoxidschicht

15

Si₃N₄-Spacer

15a

ausgesetzter Oberflächenbereich

16

SiO₂

17

vertiefte Öffnung

18

ausgesetzte Seitenwand

19

Stegtrenngraben

21

aktives Gebiet

22

Steg

23

Oberseitenoberfläche des Steges

231

oberer Stegbereich

232

unterer Stegbereich

24

rechte Seitenwand

25

linke Seitenwand

26

Si₃N₄-Schicht (zweite Hartmaskenschicht)

27

Kanal

28

Transistor

281

PMOS-Transistor

282

NMOS-Transistor

30

Isolationsgraben

31

isolierende Füllung

32

Gateoxid

33

dotierter Wannenbereich

331

n-dotierter Wannenbereich

332

p-dotierter Wannenbereich

35

dotierter Bereich

351

p-dotierter Bereich

352

n-dotierter Bereich

36

Spacer

37

erster Source/Drain-Bereich

371

erste Kontaktstruktur

38

zweiter Source/Drain-Bereich

381

zweite Kontaktstruktur

4

Gateelektrode

40

Maskenöffnung

41

Polysiliziumschicht

42

Metallschicht

43

Hartmaskenschicht

44

p⁺-dotiertes Polysilizium

441

n⁺-dotierter Bereich

45

n⁺-dotiertes Polysilizium

46

plattenartiger Bereich

47

opaquer Bereich

48

Source/Drain-Extension

50

Inverterstruktur

52

erster Transistor

521

erste Gateelektrode

522

erster Source-Bereich

523

erster Drain-Bereich

54

zweiter Transistor

541

zweite Gateelektrode

542

zweiter Source-Bereich

543

zweiter Drain-Bereich

56

Stromversorgung

57

Erde

58

Ausgang

59

Eingang

Claims (12)

1. Eine Halbleitereinrichtung umfassend: – einen Transistor, der in einem aktiven Gebiet, das einen Teil eines Halbleitersubstrats bildet, ausgebildet ist, und – Isolationsgräben, wobei die Isolationsgräben das aktive Gebiet begrenzen und mit einem isolierenden Material gefüllt sind und sich bis zu einer ersten Tiefe, die von der Bodenoberfläche des isolierenden Materials bis mindestens zur Oberseitenoberfläche des Steges gemessen wird, erstrecken, wobei der Transistor einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich, einen Kanal, der zwischen dem ersten und dem zweiten Source/Drain-Bereich ausgebildet ist, eine Gateelektrode, die aus einem leitfähigen Material ausgebildet ist, und eine Gateisolationsschicht, die zwischen der Gateelektrode und dem Kanal angeordnet ist, umfasst, wobei der Kanal als ein Steg in dem Halbleitersubstrat ausgebildet ist, ein Teil der Gateelektrode in einem Graben, der zwischen dem Steg und dem Isolationsgraben angeordnet ist, ausgebildet ist, wobei sich der Graben bis in eine zweite Tiefe, die von der Oberseitenoberfläche des Steges bis zu der Bodenoberfläche des Grabens gemessen wird, erstreckt, wobei die erste Tiefe größer als die zweite Tiefe ist, und wobei im unteren Bereich des Grabens ein isolierendes Material ausgebildet ist, das eine größere Dicke als die Gateisolationsschicht aufweist.
2. Die Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Steg eine größere Weite in mindestens dem ersten oder dem zweiten Source/Drain-Bereich aufweist als in dem Kanalbereich, wobei die Weite in einer Richtung gemessen wird, die senkrecht bezüglich einer den ersten und den zweiten Source/Drain-Bereich verbindenden Linie ist.
3. Die Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat ein monokristallines Siliziumsubstrat ist.
4. Die Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Tiefe mindestens 200 nm beträgt.
5. Ein Inverter umfassend: – einen ersten Transistor, der mindestens teilweise in einem Halbleitersubstrat ausgebildet ist, umfassend einen ersten Sourcebereich, der mit einer Stromversorgung verbunden ist, einen ersten Drainbereich, der mit einem Ausgang verbunden ist, einen ersten Kanal, der zwischen dem ersten Source- und dem ersten Drainbereich ausgebildet ist, erste an den ersten Kanal angrenzende Gräben, eine erste Gateelektrode, die an den ersten Kanal angrenzt und teilweise in den ersten Gräben angeordnet ist, und eine erste Gateisolationsschicht, die zwischen der ersten Gateelektrode und dem ersten Kanal angeordnet ist, – einen zweiten Transistor, der mindestens teilweise in dem Halbleitersubstrat ausgebildet ist, umfassend einen zweiten Sourcebereich, der mit der Erde verbunden ist, einen zweiten Drainbereich, der mit dem Ausgang verbunden ist, einen zweiten Kanal, der zwischen dem zweiten Source- und dem zweiten Drainbereich ausgebildet ist, zweite an den zweiten Kanal angrenzende Gräben, eine zweite Gateelektrode, die an den zweiten Kanal angrenzt und teilweise in den zweiten Gräben angeordnet ist, und eine zweite Gateisolationsschicht, die zwischen der zweiten Gateelektrode und dem zweiten Kanal angeordnet ist, und – einen Eingang, der mit der ersten und der zweiten Gateelektrode verbunden ist, wobei der erste und der zweite Transistor als FinFETs ausgebildet sind, der erste und der zweite Kanal die Form eines Steges aufweisen, die erste und die zweite Gateelektrode an den ersten bzw. den zweiten Kanal mindestens auf drei Seiten des jeweiligen Kanals angrenzt, die erste Gateelektrode sich von der Oberseitenoberfläche des entsprechenden Steges bis zu einer Tiefe d1 entlang des ersten Kanals erstreckt und die zweite Gateelektrode sich von der Oberseitenoberfläche des entsprechenden Stegs bis zu einer Tiefe d2 entlang des zweiten Kanals erstreckt, wobei d1 < d2 ist, wobei im unteren Bereich der ersten und der zweiten Gräben ein isolierendes Material ausgebildet ist, das eine größere Dicke als die erste und die zweite Gateisolationsschicht aufweist, der erste und der zweite Transistor in einem aktiven Gebiet, das einen Teil des Halbleitersubstrats bildet, ausgebildet sind, das aktive Gebiet durch Isolationsgräben begrenzt wird, wobei die Isolationsgräben mit einem isolierenden Material gefüllt sind und sich bis in eine erste Tiefe, die von der Bodenoberfläche des isolierenden Materials bis mindestens zur Oberseitenoberfläche des entsprechenden Steges gemessen wird, erstreckt, und wobei die ersten Gräben sich bis in eine zweite Tiefe erstrecken und die zweiten Gräben sich bis in eine dritte Tiefe erstrecken, wobei die zweite und die dritte Tiefe von der Oberseitenoberfläche des entsprechenden Steges bis zu der Bodenoberfläche der ersten bzw. der zweiten Gräben gemessen werden, wobei die zweite und die dritte Tiefe kleiner als die erste Tiefe sind.
6. Der Inverter nach Anspruch 5, dadurch gekennzeichnet, dass der erste und der zweite Transistor in einem gemeinsamen aktiven Gebiet ausgebildet sind.
7. Der Inverter nach Anspruch 5, dadurch gekennzeichnet, dass das Substrat ein monokristallines Siliziumsubstrat ist.
8. Der Inverter nach Anspruch 5, dadurch gekennzeichnet, dass benachbarte Transistoren voneinander durch Isolationsgräben isoliert sind, die mit einem isolierenden Material gefüllt sind.
9. Der Inverter nach Anspruch 5, dadurch gekennzeichnet, dass die erste Gateelektrode und die zweite Gateelektrode aus einem halbleitenden Material bestehen, das unterschiedliche Leitungstypen aufweist.
10. Der Inverter nach Anspruch 9, dadurch gekennzeichnet, dass das Material der ersten Gateelektrode n⁺-dotiert ist, während das Material der zweiten Gateelektrode p⁺-dotiert ist.
11. Ein Verfahren zur Ausbildung eines Transistors, umfassend: – Bereitstellen eines Halbleitersubstrats, das eine Oberfläche aufweist, – Definieren eines aktiven Gebiets durch das Bereitstellen von Isolationsgräben, die an das aktive Gebiet angrenzen, wobei die Isolationsgräben mit einem isolierenden Material gefüllt sind und sich bis zu einer ersten Tiefe erstrecken, wobei die erste Tiefe von der unteren Oberfläche des Isolationsmaterials bis mindestens zur Oberseitenoberfläche des aktiven Gebietes gemessen wird, – Definieren von Trenngräben in dem Substratmaterial, wobei die Trenngräben an einen Bereich des aktiven Gebiets, in dem der Kanal ausgebildet wird, angrenzen und sich bis zu einer zweiten Tiefe erstrecken, wobei die zweite Tiefe von der unteren Oberfläche des Trenngrabens bis zur Oberseitenoberfläche des aktiven Gebiets gemessen wird, und wobei die erste Tiefe größer als die zweite Tiefe ist, – Bereitstellen eines isolierenden Materials im Bodenbereich der Trenngräben, – Bereitstellen eines Gateisolationsmaterials auf der Oberfläche des Kanals, wobei das Gateisolationsmaterial eine geringere Dicke als das isolierende Material im Bodenbereich der Trenngräben aufweist, – Bereitstellen einer Gateelektrode zumindest teilweise in jedem der Trenngräben so, dass die Gateelektrode an den Kanal angrenzt, und – Bereitstellen von Source/Drain-Gebieten in dem aktiven Gebiet.
12. Das Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Definieren der Trenngräben das selektive Ätzen des Substratmaterials mit Bezug auf das Isolationsmaterial in den Isolationsgräben umfasst.

Images