DE102005046133B4 - Herstellungsverfahren für einen RCAT-Transistor und entsprechender RCAT-Transistor - Google Patents

Herstellungsverfahren für einen RCAT-Transistor und entsprechender RCAT-Transistor Download PDF

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Abstract

Herstellungsverfahren für einen RCAT-Transistor mit folgenden Schritten:
Bereitstellen eines Halbleitersubstrats (1) eines ersten Leitungstyps mit Isolationsgräben (IT') neben einem Bildungsbereich (RT) für den RCAT-Transistor zumindest in einer Richtung, welche senkrecht zu einer Stromflussrichtung des RCAT-Transistors liegt, wobei die Isolationsgräben (IT') mit einem Isolationsmaterial gefüllt sind;
Bilden einer Opferschicht (3) auf der Oberfläche des Halbleitersubstrats (1);
Bilden einer Opferschichtöffnung (3a), welche in der ersten Richtung verläuft und zumindest das Substrat (1) in einem Teil des Bildungsbereichs (RT) freilegt;
Ätzen eines Grabens (5) in dem Substrat (1) unter Verwendung der Opferschichtöffnung (3a) als Maskenöffnung, wobei der Graben (5) in der ersten Richtung zumindest zwischen den zweiten Isolationsgräben (IT') verläuft;
Bilden eines Gate-Dielektrikums (20) auf dem Substrat (1) in dem Graben (5);
Bilden einer Gateelektrode (30) in dem Graben (5) auf dem Gate-Dielektrikum (20), welche sich bis zur selben oberen Oberfläche wie die Opferschicht (3) erstreckt;...

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für einen RCAT-Transistor und einen entsprechenden RCAT-Transistor (RCAT = Recessed Channel Array Transistor).
  • Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegenden Probleme bezüglich integrierter Speicherschaltungen in Siliziumtechnologie erläutert werden.
  • Aus der US 2005/0042833 A1 ist ein Verfahren zum Herstellen einer integrierten Schaltungsvorrichtung mit einem RCAT-Transistor bekannt. Das bekannte Verfahren weist folgende Schritte auf: Definieren eines aktiven Bereichs durch Bilden eines Graben-Deviceisolationsbereichs auf einem integrierten Schaltungssubstrat; Bilden eines Maskenmusters auf dem integrierten Schaltungssubstrat, welches einen Kanalunterbereich des aktiven Bereichs und den Graben-Deviceisolationsbereichs neben dem Kanalunterbereich freilegt; Ätzen des Graben-Deviceisolationsbereichs, der durch das Maskenmuster freigelegt ist zum Bilden einer Vertiefung bis zu einer ersten Tiefe unter Verwendung des ersten Maskenmusters als Ätzmaske; Ätzen des Kanalunterbereichs zum Bilden eines Gate-Grabens mit einer zweiten Tiefe, die tiefer als die erste Tiefe ist, unter Verwendung des Maskenmusters als Ätzmaske; und Bilden eines versenkten Gates, welches den Gate-Graben füllt.
  • 15 zeigt eine schematische ebene Ansicht der geometrischen Anordnung eines RCAT-Transistors als Beispiel der der vorliegenden Erfindung zugrunde liegenden Probleme.
  • In 15 ist eine schematische ebene Ansicht des aktiven Bereichs RT und des Isolationsbereichs IT eines RCAT-Transis tors gezeigt. Die Querschnitte der ebenen Ansicht von 15 sind als A-A' bzw. B-B' bezeichnet.
  • 15A, B zeigen zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 15 zum Erläutern eines Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden RCAT-Transistors als Beispiel der der vorliegenden Erfindung zugrunde liegenden Probleme.
  • 15A zeigt einen Querschnitt parallel zur Stromflussrichtung, wohingegen 15B einen Querschnitt senkrecht zur Stromflussrichtung zeigt.
  • In 15A bezeichnet Bezugszeichen 1 das Silizium-Halbleitersubstrat. Vorgesehen in dem Silizium-Halbleitersubstrat 1 sind Isolationsgräben IT, welche mit Siliziumoxid gefüllt sind. In der Mitte der Transistorzelle gibt es einen Graben 5 in Flussrichtung, der mit einer Gateelektrode 30 aus Polysilizium gefüllt ist. Nicht dargestellt auf der Grabenwand ist ein Gate-Dielektrikum 20 aus Siliziumdioxid. Source- und Drain-Bereiche 40, 50 sind in dem Oberflächenbereich auf beiden Seiten des Grabens 5 vorgesehen. Weiterhin bezeichnet Bezugszeichen 60 einen Gateelektrodenkontakt aus Wolfram, und Bezugszeichen 70 bezeichnet einen Nitrid-Spacer auf beiden Seiten der Gateelektrode 30 und des Gateelektrodenkontakts 60.
  • Probleme bei derartigen RCAT-Transistoren werden verursacht durch den Überlapp des vertikalen Gates 30 mit den hochdotierten Source/Drain-Bereichen 40, 50. Dieser Überlapp verursacht hohe elektrische Felder, welche Leckströme im ausgeschalteten Zustand des Transistors verursachen. Vorausgesetzt, dass das planare Gate und somit der Spacer 70 ausreichend oberhalb der RCAT-Vorrichtung ausgerichtet werden können, ist es möglich, hohe Dotierkonzentrationen direkt am Gate-Rand zu vemeiden, wenn der Spacer als Source/Drain-Implantationsmaske verwendet werden kann. Die Skalierbarkeit dieses RCAT-Transistors ist deshalb durch die Ausrichtung des planaren Gates beschränkt.
  • Die der vorliegenden Erfindung zugrunde liegende Aufgabe liegt in der Bereitstellung eines verbesserten Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden Transistors, der eine exzellente Skalierbarkeit aufweist.
  • Gemäß der vorliegenden Erfindung wird diese Aufgabe durch das Herstellungsverfahren nach Anspruch 1 bzw. den entsprechenden RCAT-Transistor gemäß Anspruch 10 gelöst.
  • Die vorliegende Erfindung verwendet einen selbstjustierenden Spacer auf der Substratoberfläche zum Vorsehen des erforderlichen Abstandes zwischen dem Gate und den Source/Drain-Bereichen. Somit sind die Anforderungen bezüglich der Toleranzen der Lithographie in der Gate-Kontaktebene vermindert.
  • In den abhängigen Ansprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des Herstellungsverfahrens nach Anspruch 1 bzw. des entsprechenden RCAT-Transistors nach Anspruch 11.
  • Gemäß einer bevorzugten Ausführungsform werden die Schritte des Abscheidens und Strukturierens einer Gate-Kontaktschicht und einer Isolationsschicht oberhalb der Gateelektrode und der Spacer durchgeführt.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird der Schritt des Bildens zweiter Isolations-Spacer auf der strukturierten Gate-Kontaktschicht und der Isolationsschicht oberhalb der Gateelektrode und der Spacer durchgeführt.
  • Gemäß einer weiteren bevorzugten Ausführungsform wird der Schritt des Einbringens von Verunreinigungen in das Substrat im Bildungsbereich zum Vorsehen leicht dotierter Source/Drain-Bereiche nach dem Schritt des Vorsehens der Gatee lektrode und vor dem Schritt des Bildens der Spacer durchgeführt.
  • Bevorzugte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden in der folgenden Beschreibung erläutert.
  • In den Figuren zeigen:
  • 1 eine schematische planare Ansicht der geometrischen Anordnung eines RCAT-Transistors als erste Ausführungsform der vorliegenden Erfindung;
  • 1A, B–7A, B zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden RCAT-Transistors als erste Ausführungsform der vorliegenden Erfindung;
  • 8 eine schematische planare Ansicht der geometrischen Anordnung eines RCAT-Transistors als zweite Ausführungsform der vorliegenden Erfindung;
  • 8A, B–14A, B zwei verschiedene schematische Querschnittsansichten entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden RCAT-Transistors als zweite Ausführungsform der Erfindung;
  • 15 eine schematische planare Ansicht der geometrischen Anordnung eines RCAT-Transistors als ein Beispiel für die der vorliegenden Erfindung zugrunde liegenden Probleme; und
  • 15A, B zwei verschiedene schematische Querschnittsansichten entlang der Linien A-A' bzw. B-B' von 15 eines Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden RCAT-Transistors als Beispiel der der vorliegenden Erfindung zugrunde liegenden Probleme.
  • In den Figuren bezeichnen identische Bezugszeichen identische oder funktionell äquivalente Komponenten.
  • 1 zeigt eine schematische ebene Ansicht der geometrischen Anordnung eines RCAT-Transistors als erste Ausführungsform der vorliegenden Erfindung, und 1A, B zeigen zwei verschiedene schematische Querschnitte entlang der Linien A-A' bzw. B-B' von 1.
  • In 1 bezeichnet Bezugszeichen 1 ein Halbleitersubstrat mit einer Nitridopferschicht 3 auf seiner Oberfläche und mit Isolationsgräben IT' neben einem Bildungsbereich RT für den RCAT-Transistor, wobei die Isolationsgräben IT' mit SiO2 als Isolationsmaterial gefüllt sind, das sich bis zur oberen Oberfläche des Substrats 1 erstreckt. Insbesondere kann solch eine Anordnung durch einen CMP-Prozess (CMP = Chemical Mechanical Polishing) erhalten werden.
  • Danach wird eine Öffnung 3a der Opferschicht in der Opferschicht 3 gebildet, welche sich in der Richtung B-B' erstreckt und das Substrat 1 im Mittelbereich des Bildungsbereichs RT freilegt. Die Öffnung 3a definiert die Lage eines Grabens 5, welcher in dem folgenden Schritt in dem Substrat 1 zu ätzen ist.
  • 2A, B bis 7A, B zeigen die zwei verschiedenen schematischen Querschnitte entlang der Linien A-A' bzw. B-B' von 1 eines Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden RCAT-Transistors als erster Ausführungsform der vorliegenden Erfindung, welche von 1A, B ausgeht.
  • Im anschließenden Prozessschritt, der in 2A, B dargestellt ist, wird der Graben 5 des RCAT-Transistor durch einen Trockenätzprozess gebildet. Bezugszeichen U bezeichnet den Boden des Grabens 5. Der Trockenätzprozess ist ein selektiver Ätzprozess, der das Silizium mit hoher Selektivität bezüglich der Opferschicht 3, die in diesem Schritt als Hartmaske fungiert, ätzt.
  • Im nächsten Prozessschritt, der in den 3A, B dargestellt ist, wird eine Nassätzung zum Entfernen eines Teils des Siliziumoxids der Isolationsgräben IT' neben dem Graben 5 in der Richtung B-B' durchgeführt, wie deutlich aus 3B ersichtlich. Dieser Nassätzschritt ätzt das Siliziumoxid mit hoher Selektivität bezüglich des Siliziums des Siliziumsubstrats 1. In diesem Nassätzschritt wird der Graben 5 in der Richtung B-B' gebildet, und Unterätzbereiche 5a werden entlang der Richtung B-B' geschaffen, welche unterhalb des Bodens U des Grabens 5 liegen und welche neben dem Graben 5 liegen. Durch Vorsehen dieser Unterätzbereiche 5a ist die Kontrolle des Gates über dem Kanalbereich durch die Tri-Gate-Anordnung verbessert, da das Gate bis unter die Kanten am Boden U ausgedehnt werden kann.
  • Daraufhin wird, wie in 4A, B gezeigt, ein Gate-Dielektrikum 20 aus Siliziumdioxid auf dem Substrat 1 in dem Graben 5 gebildet. Dann werden der Graben 5 und die benachbarten Unterätzbereiche 5a in den Isolationsgräben IT' mit der Gateelektrode 30' aus Polysilizium gefüllt, und zwar vorzugsweise in einem Abscheide- und einem folgenden CMP-Prozessschritt. Die Gateelektrode 30' aus Polysilizium erstreckt sich dann bis zur Oberfläche der Opferschicht 3.
  • Bezüglich 5A, B wird dann die Opferschicht 3 aus Siliziumnitrid in einem selektiven Ätzschritt entfernt. Weiterhin wird eine erste Implantation I1 auf selbstausgerichtete Art und Weise durchgeführt, um einen leicht dotierten Drain-/Source-Bereich 4 auf beiden Seiten des Grabens 5 vorzusehen, wie aus 5A ersichtlich.
  • In einem folgenden Prozessschritt, der in 6A, 6B dargestellt ist, werden nach einer anschließenden Nitridabscheidung Spacer 70' neben der Polysilizium-Gateelektrode 30' gebildet, wobei sich die Spacer entlang der A-A'- und B-B'-Richtung erstrecken. Diese selbstjustierten Spacer 70' aus Siliziumnitrid verhindern widrige elektrische Feldeffekte im ausgeschalteten Zustand des RCAT-Transistors und bieten die Möglichkeiten von Ausrichtungstoleranzen in einem späteren Bildungsschritt für einen Gate-Kontakt.
  • Gemäß 7A, B werden eine Gate-Kontakt-Layer 60' und eine Nitrid-Kappenschicht 80 über der Gateelektrode 30' und den selbstjustierten Nitrid-Spacer 70' abgeschieden und strukturiert. Dieser Prozessschritt ist nicht empfindlich gegenüber geringen Fehlausrichtungen der Opferschicht zum Strukturieren der Schichten 60', 80. In einem folgenden Prozessschritt werden zweite Siliziumnitrid-Spacer 90 auf den Seiten der Schicht 60', 80 und auf den ersten Spacern 70' gebildet.
  • Beim Kombinieren der Abscheidung der Gate-Kontaktschicht 60' mit der Bildung der Gate-Kontaktschicht der planaren Hilfsvorrichtungen bei Speicheranwendungen muss ein Gate-Dielektrikum, welches vor der Abscheidung der Gate-Kontaktschicht gebildet worden ist, von der Gateelektrode 30 entfernt werden, um einen elektrischen Kontakt zwischen der Gate-Kontaktschicht 60 und der Gateelektrode 30' zu gewährleisten.
  • Schließlich wird eine zweite Implantation I2 zum Bilden von Source/Drain-Bereichen 4' durchgeführt. Ebenfalls diese Implantation 12 ist durch die Isolationsgräben IT' und die Spacer 70' selbstausgerichtet. Aufgrund der Gegenwart der leicht dotierten Source/Drain-Bereiche 4 kann gewährleistet werden, dass die Source/Drain-Bereiche 4' geeignet mit dem Kanalbereich entlang der Peripherie des Grabens 5 verbunden sind. Zum Aufweiten der implantierten Source/Drain-Bereiche 4' kann ein zusätzlicher thermischer Diffusionsschritt durchgeführt werden.
  • Somit kann durch das Verfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung ein RCAT-Transistor gebildet werden, der eine exzellente Skalierbarkeitscharakteristik aufweist.
  • 8 zeigt eine schematische ebene Ansicht der geometrischen Anordnung eines RCAT-Transistors als zweite Ausführungsform der vorliegenden Erfindung, und 8A, B zeigen zwei verschiedene schematische Querschnitte entlang Linien A-A' bzw. B-B' von 8.
  • Im Gegensatz zu den oben beschriebenen ersten Ausführungsformen wird hier eine Opferschichtöffnung 3a in der Opferschicht gebildet, welche sich in der Richtung B-B' erstreckt und nicht nur das Substrat 1 im Mittelteil des Bildungsbereich RT freilegt, sondern ebenfalls die benachbarten Isolationsgräben IT' in dieser Richtung. Die Öffnung 3a definiert die Lage eines in dem Substrat 1 und den Situationsgräben IT' im folgenden Schritt zu ätzenden Grabens 5.
  • 9A, B bis 14A, B zeigen die zwei unterschiedlichen schematischen Querschnitte entlang der Linien A-A' bzw. B-B' von 8 eines Herstellungsverfahrens für einen RCAT-Transistor und eines entsprechenden RCAT-Transistors als zweite Ausführungsform der vorliegenden Erfindung, welche von 8A, B ausgeht.
  • Im folgenden Prozessschritt, der in 9A, 9B dargestellt ist, wurde der Graben 5 des RCAT-Transistors durch einen Tro ckenätzprozess gebildet. Bezugszeichen U bezeichnet den Boden des Grabens 5. Der Trockenätzprozess ist ein selektiver Ätzprozess, der Silizium und Siliziumoxid mit hoher Selektivität bezüglich der Opferschicht 3 ätzt, welche in diesem Schritt als Hartmaske fungiert. Wie aus 9B ersichtlich, werden die Isolationsgräben IT' in der Richtung B-B' auf die gleiche Höhe weggeätzt wie der Boden U des Grabens 5.
  • Im nächsten Prozessschritt, der in 10A, B dargestellt ist, wird eine Nassätzung zum Entfernen eines Teils des Siliziumoxids der Isolationsgräben IT' neben dem Graben 5 in der Richtung B-B' durchgeführt, wie klar aus 10B ersichtlich. Dieser Nassätzschritt ätzt Siliziumoxid mit hoher Selektivität bezüglich des Siliziums des Siliziumsubstrats 1. Bei diesem Nassätzschritt werden Unterätzbereiche 5a' entlang der Richtung B-B' gebildet, wobei die Unterätzbereiche 5a' unterhalb des Bodens U des Grabens 5 und neben dem Graben 5 liegen. Durch Schaffen dieser Unterätzbereiche 5a' ist die Kontrolle des Gates über den Kanalbereich durch die Tri-Gate-Anordnung verbessert, da das Gate bis unterhalb der Kanten am Boden U ausgedehnt werden kann.
  • Darauf folgend wird, wie in 11A, B gezeigt, ein Gate-Dielektrikum 20 als Siliziumdioxid entlang des Substrats 1 in dem Graben 5 gebildet. Dann werden der Graben 5 und die benachbarten Unterätzbereiche 5a' in den Isolationsgräben IT' mit der Gateelektrode 30' aus Polysilizium gefüllt, und zwar vorzugsweise durch einen Abscheide- und folgenden CMP-Prozessschritt. Die Gateelektrode 30' aus Polysilizium erstreckt sich dann bis zur Oberfläche der Opferschicht 3.
  • Bezüglich 12A, B wird dann die Opferschicht 3 aus Siliziumnitrid in einem selektiven Ätzschritt entfernt. Weiterhin wird eine erste Implantation I1 auf selbstausgerichtete Art und Weise durchgeführt, um einen leicht dotierten Source-/Drain-Bereich 4 auf beiden Seiten des Grabens 5 zu bilden, wie aus 12A ersichtlich.
  • In einem folgenden Prozessschritt, welcher in 13A, B dargestellt worden ist, werden nach einer anschließenden Nitridabscheidung Spacer 70' neben der Polysilizium-Gateelektrode 30 gebildet, wobei sich die Spacer entlang der Richtung B-B' erstrecken. Diese selbstjustierten Spacer 70' aus Siliziumnitrid verhindern widrige elektrische Feldeffekte im ausgeschalteten Zustand des RCAT-Transistors und bieten die Möglichkeit von Ausrichtungstoleranzen in einem späteren Bildungsschritt für einen Gate-Kontakt.
  • Gemäß 14A, B werden eine Gate-Kontaktschicht 60' und eine Nitrid-Kappenschicht 80 über der Gateelektrode 30' und dem selbstjustierten Nitrid-Spacer 70' abgeschieden und strukturiert. Dieser Prozessschritt ist nicht empfindlich gegenüber geringen Fehlausrichtungen der Opferschicht zum Strukturieren der Schichten 60', 80. In einem anschließenden Prozessschritt werden zweite Siliziumnitrid-Spacer 90 auf den Seiten der Schichten 60', 80 und auf den ersten Spacern 70' gebildet.
  • Beim Kombinieren der Abscheidung der Gate-Kontaktschicht 60' mit der Bildung der Gate-Kontaktschicht von planaren Hilfsvorrichtungen bei Speicheranwendungen muss ein Gate-Dielektrikum, welches vor der Abscheidung der Gate-Kontaktschicht gebildet worden ist, von der Gateelektrode 30' entfernt werden, um einen elektrischen Kontakt zwischen der Gate-Kontaktschicht 60' und der Gateelektrode 30' zu gewährleisten.
  • Letztlich wird eine zweite Implantation I2 zum Bilden von Source/Drain-Bereichen 4' durchgeführt. Ebenfalls diese Implantation I2 ist durch die Isolationsgräben IT' und die Spacer 70' selbstausgerichtet. Aufgrund des Vorliegens der leicht dotierten Source/Drain-Bereiche 4 kann gewährleistet werden, dass die Source/Drain-Bereiche 4' geeignet mit dem Kanalbereich entlang der Peripherie des Grabens 5 verbunden sind. Zum Aufweiten der implantierten Source/Drain-Bereiche 4' ist es möglich, einen zusätzlichen thermischen Diffusionsschritt durchzuführen.
  • Somit kann durch das Verfahren gemäß der zweiten Ausführungsform der vorliegenden Erfindung ebenfalls ein RCAT-Transistor gebildet werden, der eine ausgezeichnete Skalierbarkeit-Charakteristik aufweist.
  • Obwohl die vorliegende Erfindung bezüglich bevorzugter Ausführungsformen beschrieben worden ist, ist sie darauf nicht beschränkt, sondern kann auf verschiedene Weisen modifiziert werden, welche dem Fachmann klar erscheinen.
  • Insbesondere ist die Auswahl der Materialien nur ein Beispiel und kann mannigfaltig variiert werden.
    • RT
    Bildungsbereich für den RCAT-Transistor
    1
    Silizium-Halbleitersubstrat
    IT, IT', IT''
    Isolationsgräben
    20
    Gate-Dielektrikum
    30, 30'
    Gateelektrode
    60
    Gate-Kontakt
    40, 50
    Source, Drain
    70
    Nitrid-Spacer
    5
    Graben
    U
    Boden von Graben 5
    5a, 5a'
    Unterätzbereich
    4
    leicht dotierter Source/Drain-Bereich (LDD)
    I1
    LDD-Implantation
    70'
    Nitridspacer
    60'
    Gate-Kontakt
    80
    Nitridkappe
    90
    Nitrid-Spacer
    I2
    S/D-Implantation
    3
    Nitrid-Opferschicht
    3a
    Opferschichtöffnung

Claims (15)

  1. Herstellungsverfahren für einen RCAT-Transistor mit folgenden Schritten: Bereitstellen eines Halbleitersubstrats (1) eines ersten Leitungstyps mit Isolationsgräben (IT') neben einem Bildungsbereich (RT) für den RCAT-Transistor zumindest in einer Richtung, welche senkrecht zu einer Stromflussrichtung des RCAT-Transistors liegt, wobei die Isolationsgräben (IT') mit einem Isolationsmaterial gefüllt sind; Bilden einer Opferschicht (3) auf der Oberfläche des Halbleitersubstrats (1); Bilden einer Opferschichtöffnung (3a), welche in der ersten Richtung verläuft und zumindest das Substrat (1) in einem Teil des Bildungsbereichs (RT) freilegt; Ätzen eines Grabens (5) in dem Substrat (1) unter Verwendung der Opferschichtöffnung (3a) als Maskenöffnung, wobei der Graben (5) in der ersten Richtung zumindest zwischen den zweiten Isolationsgräben (IT') verläuft; Bilden eines Gate-Dielektrikums (20) auf dem Substrat (1) in dem Graben (5); Bilden einer Gateelektrode (30) in dem Graben (5) auf dem Gate-Dielektrikum (20), welche sich bis zur selben oberen Oberfläche wie die Opferschicht (3) erstreckt; Entfernen der Opferschicht (3); Bilden selbstjustierter erster Isolations-Spacer (70') entlang der Gateelektrode (30') auf dem Substrat (1); und Bilden von Source- und Drain-Bereichen (4') durch Einführen von Verunreinigungen eines zweiten Leitungstyps in den frei liegenden Teil des Substrats (1) in dem Bildungsbereich (RT) unter Verwendung der ersten Spacer (70') als Maske.
  2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Opferschichtöffnung (3a), welche in der ersten Richtung verläuft, zumindest einen Teil der Isolationsgräben (IT') freilegt und die Isolationsgräben (IT') simultan mit dem Graben (5) geätzt werden.
  3. Herstellungsverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die gefüllten Isolationsgräben (IT') neben dem Bildungsbereich (RT) für den RCAT-Transistor ebenfalls in einer zweiten Richtung vorgesehen werden, welche parallel zur Stromflussrichtung des RCAT-Transistors ist.
  4. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ätzen des Grabens und das Ätzen der Isolationsgräben (IT') selektiv bezüglich zueinander durchgeführt werden.
  5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Opferschicht (3) nicht als Hartmaske zum Ätzen des Grabens (5) verwendet wird, sondern eine zusätzliche Hartmaske zum Ätzen der Opferschichtöffnung (3a) und des Grabens (5) in dem Substrat (1) verwendet wird.
  6. Herstellungsverfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Opferschicht (3) vor dem Bilden der Isolationsgräben (IT') abgeschieden wird.
  7. Herstellungsverfahren nach Anspruch 1, gekennzeichnet durch die Schritte des Abscheidens und Strukturierens einer Gate-Kontaktschicht (60') und einer Isolationsschicht (80) oberhalb der Gateelektrode (30') und der Spacer (70').
  8. Herstellungsverfahren nach Anspruch 1, gekennzeichnet durch den Schritt des Bildens zweiter Isolations-Spacer (90) auf der strukturierten Gate-Kontaktschicht (60') und der Isolationsschicht (80) oberhalb der Gateelektrode (30') und den Spacern (70').
  9. Herstellungsverfahren nach Anspruch 1, gekennzeichnet durch den Schritt des Einführens von Verunreinigungen eines zweiten Leitungstyps in das Substrat im Bildungsbereich (RT) zum Schaffen leicht dotierter Source/Drain-Bereiche (4) nach dem Schritt des Vorsehens der Gateelektrode (30) und nach dem Schritt des Entfernens der Opferschicht (3) und vor dem Schritt des Bildens der Spacer (70').
  10. Herstellungsverfahren nach Anspruch 1, gekennzeichnet durch den Schritt des Ätzens der Isolationsgräben (IT') zum Verbreitern des Grabens (5) in der ersten Richtung und zum Bilden eines Unterätzbereichs (5a; 5a') in den Isolationsgräben (IT') neben dem Substrat (1), welche sich unterhalb eines Bodens (U) des Grabens (5) erstrecken.
  11. RCAT-Transistor mit: einem Halbleitersubstrat (1) eines ersten Leitungstyps mit Isolationsgräben (IT') neben einem Bildungsbereich (RT) für den RCAT-Transistor zumindest in einer ersten Richtung, welche senkrecht zu einer Stromflussrichtung des RCAT-Transistors ist, wobei die Isolationsgräben (IT') mit einem Isolationsmaterial gefüllt sind; einem Graben (5) in dem Substrat (1), welches sich in der ersten Richtung zumindest zwischen den zweiten Isolationsgräben (IT') erstreckt; einem Gate-Dielektrikum (20) auf dem Substrat (1) in dem Graben (5); einer Gateelektrode (30') in dem Graben (5) auf dem Gate-Dielektrikum (20), welche sich bis oberhalb der Oberfläche des Substrats (1) erstreckt; ersten Isolations-Spacern (70') entlang der Gateelektrode (30') auf dem Substrat (1); und Source- und Drain-Bereichen (4, 4') eines zweiten Leitungstyps in dem Bildungsbereich (RT), wobei die Source- und Drain-Bereiche (4, 4') leicht dotierte Source- und Drain-Bereiche (4), die sich unterhalb der ersten Isolationsspacer (70') erstrecken, und stärker dotierte Source- und Drain-Bereiche (4') im nicht von den ersten Isolationsspacern (70') abgedeckten Teil des Bildungsbereichs (RT) aufweisen.
  12. Transistor nach Anspruch 11, dadurch gekennzeichnet, dass die gefüllten Isolationsgräben (IT') neben dem Bildungsbereich (RT) für den RCAT-Transistor ebenfalls in einer zweiten Richtung vorgesehen sind, die parallel zur Stromflussrichtung des RCAT-Transistors ist.
  13. Transistor nach Anspruch 11, gekennzeichnet durch eine strukturierte Gate-Kontaktschicht (60') und eine Isolationsschicht (80) oberhalb der Gateelektrode (30') und der Spacer (70').
  14. Transistor nach Anspruch 11, gekennzeichnet durch zweite Isolationsspacer (90) auf der strukturierten Gate-Kontaktschicht (60') und Isolationsschicht (80) oberhalb der Gateelektrode (30') und der Spacer (70').
  15. Transistor nach Anspruch 11, gekennzeichnet durch einen Unterätzbereich (5a; 5a') in den Isolationsgräben (IT') neben dem Substrat (1), welche sich unterhalb eines Bodens (U) des Grabens (5) erstrecken.
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