DE10393565B4 - Verfahren zur Herstellung eines Halbleiterelements mit einer U-förmigen Gate-Struktur - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements (100) mit:
Bilden einer isolierenden Schicht (120) auf einem Substrat (110);
Bilden einer Stegstruktur (210) auf der isolierenden Schicht (120), wobei die Stegstruktur (210) mehrere Seitenflächen, eine Oberseitenfläche und eine Unterseitenfläche aufweist;
Bilden einer dielektrischen Schicht (140) über der Oberseitenfläche der Stegstruktur (210);
Bilden einer Gatedielektrikumsschicht (410) aus einem Material, das von demjenigen der dielektrischen Schicht (140) verschieden ist, auf Seitenflächen und der Unterseitenfläche des Stegs (210);
Bilden eines Sourcegebiets und eines Draingebiets (220, 230);
Ätzen der isolierenden Schicht (120), um die isolierende Schicht (120) unterhalb der Unterseitenfläche der Stegstruktur (210) teilweise zu unterhöhlen;
isotropes Ätzen in seitlicher Richtung durch einen Bereich der isolierende Schicht (120) unterhalb der teilweise unterhöhlten Unterseitenfläche der Stegstruktur (210) mit Ausnahme jeweiliger Endbereiche der Stegstruktur (210);
Abscheiden eines Gatematerials (510) über der Stegstruktur (210), wobei das Gatematerial (510) auf der Gatedielektrikumsschicht...

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von Halbleiterelementen. Die vorliegende Erfindung besitzt eine besondere Anwendbarkeit bei Bauelementen mit Doppelgate.
  • HINTERGRUND DER VORLIEGENDEN ERFINDUNG
  • Die ständige Forderung nach hoher Bauteildichte und hoher Leistung in Halbleiterbauelementen mit extrem hohen Integrationsgrad erfordert Entwurfsgrößen, etwa Gatelängen, unter 100 Nanometer (nm), eine hohe Zuverlässigkeit und einen erhöhten Herstellungsdurchsatz. Die Verringerung der Entwurfsgrößen auf unter 100 nm stellt eine Herausforderung im Hinblick auf die Grenzen konventioneller Verfahrenstechniken dar.
  • Wenn beispielsweise die Gatelänge von konventionellen planaren Metalloxidhalbleiterfeldeffekt-(MOSFET)Transistoren auf unter 100 nm verringert wird, wird es zunehmend schwieriger, Probleme zu lösen, die mit Kurzkanaleffekten in Verbindung stehen, etwa unverhältnismäßig große Leckströme zwischen dem Source und dem Drain. Zudem macht es die Beeinträchtigung der Beweglichkeit und eine Reihe von Prozessproblemen schwierig, konventionelle MOSFET so zu skalieren, dass diese zunehmend kleinere Strukturelemente enthalten. Es werden daher neue Bauteilstrukturen erforscht, um das FET-Verhalten zu verbessern und um eine weitere Größenreduzierung der Bauelemente zu ermöglichen.
  • Doppelgate-MOSFETS repräsentieren neue Strukturen, die als Kandidaten zur Ablösung bestehender planarer MOSFETs in Betracht gezogen werden. In Doppelgate-MOSFETS werden zwei Gates verwendet, um die Kurzkanaleffekte zu steuern. Ein FinFET ist eine neue Doppelgatestruktur, die ein gutes Verhalten bei kurzem Kanal aufweist. Ein FinFET enthält einen Kanal, der in einen vertikalen Steg ausgebildet ist. Die FinFET-Struktur kann unter Anwendung von Layout- und Prozesstechniken hergestellt werden, die ähnlich sind zu jenen, die für konventionelle planare MOSFETs angewendet werden.
  • Die US 5 801 397 offenbart ein Halbleiterbauteil mit einer um einen Kanalbereich herum vorgesehenen Gateelektrode, wobei dieser Kanalbereich von Gateelektrode durch eine Gateisolierung getrennt ist.
  • In der JP 2002 043581 A wird ein Transistorbauteil mit zwei einem Kanalbereich benachbarten Gates beschrieben.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • In der vorliegenden Erfindung wird bereitgestellt:
    Ein Verfahren zur Herstellung eines Halbleiterbauelements mit:
    Bilden einer isolierenden Schicht auf einem Substrat;
    Bilden einer Stegstruktur auf der isolierenden Schicht, wobei die Stegstruktur mehrere Seitenflächen, eine Oberseitenfläche und eine Unterseitenfläche aufweist;
    Bilden einer dielektrischen Schicht über der Oberseitenfläche der Stegstruktur;
    Bilden einer Gatedielektrikumsschicht aus einem Material, das von demjenigen der dielektrischen Schicht verschieden ist, auf Seitenflächen und der Unterseitenfläche des Stegs;
    Bilden eines Sourcegebiets und eines Draingebiets;
    Ätzen der isolierenden Schicht, um die isolierende Schicht unterhalb der Unterseitenfläche der Stegstruktur teilweise zu unterhöhlen;
    isotropes Ätzen in seitlicher Richtung durch einen Bereich der isolierende Schicht unterhalb der teilweise unterhöhlten Unterseitenfläche der Stegstruktur mit Ausnahme jeweiliger Endbereiche der Stegstruktur;
    Abscheiden eines Gatematerials über der Stegstruktur, wobei das Gatematerial auf der Gatedielektrikumsschicht die Unterseitenfläche der Stegstruktur und die gesamte Höhe von zumindest einer der Seitenflächen umgibt;
    Einebnen des abgeschiedenen Gatematerials bündig zu der dielektrischen Schicht, wobei das eingeebnete Gatematerial einen U-förmigen Querschnitt an einem Kanalgebiet des Halbleiterbauelements aufweist; und
    Strukturieren und Ätzen des Gatematerials unter Verwendung der dielektrischen Schicht als Ätzmaske, um eine erste und eine zweite Gateelektrode an gegenüberliegenden Seiten des Stegs zu bilden.
  • Weitere Vorteile und Merkmale der vorliegenden Erfindung gehen für den Fachmann aus der folgenden detaillierten Beschreibung hervor. Die gezeigten und beschriebenen Ausführungsformen zeigen die zum Ausführen der Erfindung als am besten geeignete Weise. Die Erfindung kann Modifizierungen in diversen offensichtlichen Gegebenheiten unterliegen, ohne von der Erfindung abzuweichen. Daher sind die Zeichnungen lediglich als anschaulich und nicht als einschränkend zu betrachten.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Es wird auf die Zeichnungen Bezug genommen, in denen Elemente mit der gleichen Bezugszeichenbelegung durchweg gleiche Elemente repräsentieren.
  • 1 ist eine Querschnittsansicht, die beispielhafte Schichten darstellt, die zur Herstellung eines Stegs gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden können.
  • 2a ist ein Querschnitt, der die Herstellung eines Stegs gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung darstellt.
  • 2b zeigt schematisch die Draufsicht des Halbleiterbauelements aus 2a, hergestellt gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
  • 3a und 3b sind Querschnittsansichten, die das Unterhöhlen einer isolierenden Schicht unterhalb des Stegs aus 2a gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigen.
  • 4 ist ein Querschnitt, der die Herstellung einer Gatedielektrikumsschicht aus dem Steg aus 3b gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt.
  • 5 ist ein Querschnitt, der das Bilden eines Gatematerials auf dem Bauelement aus 4 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt.
  • 6 ist ein Querschnitt, der das Einebnen des Gatematerials gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt.
  • 7 ist eine Draufsicht, in der ein beispielhaftes Doppelgatebauelement gezeigt ist, das entsprechend einer beispielhaften Ausführungsform der vorliegenden Erfindung hergestellt ist.
  • 8a bis 8e sind Querschnittsansichten, die die Herstellung mehrerer Stege zeigen.
  • 9a und 9b sind Querschnittsansichten, die die Herstellung erhöhter Source/Drain-Bereiche darstellen.
  • BESTE ART ZUM AUSFÜHREN DER ERFINDUNG
  • Die folgende detaillierte Beschreibung der Erfindung nimmt Bezug auf die begleitenden Zeichnungen. Es werden die gleichen Bezugszeichen in unterschiedlichen Zeichnungen zur Bezeichnung gleicher oder ähnlicher Elemente verwendet. Die folgende detaillierte Beschreibung soll die Erfindung nicht einschränken. Vielmehr ist der Schutzbereich der Erfindung durch die angefügten Patentansprüche und ihre Äquivalente definiert.
  • Ausführungsformen gemäß der vorliegenden Erfindung stellen Doppelgate-FinFET-Bauelement und Verfahren zur Herstellung derartiger Bauelemente bereit. Die FinFET-Bauelemente, die gemäß der vorliegenden Erfindung gebildet werden, weisen Gates auf, die an gegenüberliegenden Seiten eines leitenden Stegs ausgebildet sind, wobei Gatematerial eine Unterseitenfläche des leitenden Stegs umgibt.
  • 1 zeigt den Querschnitt eines Halbleiterbauelements 100, das gemäß einer Ausführungsform der vorliegenden Erfindung hergestellt ist. Gemäß 1 umfasst das Halbleiterbauelement 100 eine Silizium-auf-Isolator-(SOI)Struktur, die ein Siliziumsubstrat 110, eine vergrabene Oxidschicht 120 und eine Siliziumschicht 130 auf der vergrabenen Oxidschicht 120 umfasst. Die vergrabene Oxidschicht 120 und die Siliziumschicht 130 können auf dem Substrat 110 in konventioneller Weise hergestellt werden.
  • In einer beispielhaften Ausführungsform kann die vergrabene Oxidschicht 120 Siliziumdioxid aufweisen und eine Dicke im Bereich von ungefähr 150 nm bis ungefähr 300 nm besitzen. Die Siliziumschicht 130 kann monokristallines oder polykristallines Silizium mit einer Dicke im Bereich von ungefähr 20 nm bis ungefähr 100 nm aufweisen. Die Siliziumschicht 130 wird verwendet, um eine Stegstruktur für ein Doppelgate-Transistorbauelement zu bilden, wie nachfolgend detaillierter beschrieben ist.
  • In alternativen Ausführungsformen gemäß der vorliegenden Erfindung können das Substrat 110 und die Schicht 130 andere halbleitende Materialien, etwa Germanium, oder Kombinationen aus halbleitenden Materialien, etwa Silizium/Germanium, aufweisen. Die vergrabene Oxidschicht 120 kann ferner andere dielektrische Materialien enthalten.
  • Eine dielektrische Schicht 140, etwa eine Siliziumnitridschicht oder eine Siliziumoxidschicht, können über der Siliziumschicht 130 gebildet sein, um als eine Schutzabdeckung während nachfolgender Ätzprozesse zu dienen. In einer beispielhaften Ausführungsform kann die dielektrische Schicht 140 mit einer Dicke im Bereich von ungefähr 10 nm bis ungefähr 25 nm abgeschieden werden. Als nächstes kann ein Photolackmaterial abgeschieden und strukturiert werden, um eine Photolackmaske 150 für die nachfolgende Bearbeitung zu bilden. Der Photolack kann durch beliebige konventionelle Verfahren abgeschieden und strukturiert werden.
  • Das Halbleiterbauelement 100 wird dann geätzt. In einer beispielhaften Ausführungsform wird die Siliziumschicht 130 in einer konventionellen Weise geätzt, wobei das Ätzen an der vergrabenen Oxidschicht 120 stoppt wird, wie dies in 2a gezeigt ist. Gemäß 2a sind die dielektrische Schicht 140 und die Siliziumschicht 130 so geätzt, um einen Steg 210 zu bilden, der Silizium mit einer dielektrischen Abdeckung 140 aufweist.
  • Nach der Herstellung des Stegs 210 können Source- und Draingebiete benachbart zu den entsprechenden Enden des Stegs 210 gebildet werden. Beispielsweise wird in einer beispielhaften Ausführungsform eine Schicht aus Silizium, Germanium oder einer Kombination aus Silizium und Germanium in konventioneller Weise abgeschieden, strukturiert und geätzt, um ein Source- und Draingebiet zu bilden. 2b zeigt eine Draufsicht des Halbleiterbauelements 100 mit einem Sourcegebiet 220 und einem Draingebiet 230, die benachbart zu dem Steg 210 auf der vergrabenen Oxidschicht 120 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung gebildet sind.
  • Nach der Herstellung der Source/Drain-Gebiete 220 und 230 kann das Halbleiterbauelement 100 unter Anwendung einer konventionellen Ätzchemie geätzt werden, um einen Teil der vergrabenen Oxidschicht 120 zu entfernen, wie dies in 3a gezeigt ist. In einer beispielhaften Ausführungsform kann bei dem Ätzen ungefähr 10 nm bis ungefähr 25 nm der vergrabenen Oxidschicht 120 abgetragen werden. Während des Ätzens kann eine Teil der vergrabenen Oxidschicht 120 unterhalb des Stegs 210 entfernt werden, wie dies bei Bereichen 300 in 3a gezeigt ist. Diese laterale Unterhöhlung unterhalb des Stegs 210 kann verwendet werden, um die nachfolgende Bearbeitung zu verbessern, um damit die vergrabene Oxidschicht 120 unterhalb des Stegs 210 zu ätzen.
  • Es kann dann ein zweiter Ätzprozess ausgeführt werden, um in seitlicher Richtung durch den Bereich der vergrabenen Oxidschicht 120 unterhalb des Stegs 210 zu ätzen. In einer beispielhaften Ausführungsform kann ein isotroper Ätzprozess unter Anwendung von beispielsweise HBr bei hohem Druck ausgeführt werden, um in lateraler Richtung durch die vergrabene Oxidschicht 120 zu ätzen, die unterhalb des Stegs 210 angeordnet ist, wie dies in 3b gezeigt ist.
  • Der Steg 210 ist somit über der vergrabenen Oxidschicht 120 ”aufgehängt” angeordnet, wie dies in dem Querschnitt in 3b gezeigt ist. Die Endbereiche des Stegs 210 sind jedoch noch immer an der vergrabenen Oxidschicht 120 angebracht und der hängende Bereich des Stegs 210, der in 3b gezeigt ist, wird von der vergrabenen Oxidschicht 120 an den Enden des Stegs 210, die an das Source- bzw. Draingebiet 220 und 230 angrenzen, gehalten.
  • Die Photolackmaske 150 kann entfernt werden und es kann eine dielektrische Schicht auf dem Steg 210 hergestellt werden. Beispielsweise kann eine dünne Oxidschicht 410 thermisch auf dem Steg 210 aufgewachsen werden, wie dies in 4 gezeigt ist. Die Oxidschicht 410 kann mit einer Dicke von ungefähr 1 nm bis ungefähr 3 nm aufgewachsen werden und kann auf den freigelegten Siliziumseitenflächen und der Unterseitenfläche des Stegs 210 gebildet werden, um als eine Gatedielektrikumsschicht zu dienen. Die dielektrische Abdeckung 140 schützt jedoch die Oberseitenfläche des Stegs 210.
  • Es kann dann eine Siliziumschicht 510 über dem Halbleiterbauelement 100 abgeschieden werden, wie dies in 5 gezeigt ist. Die Siliziumschicht 510 kann das Gatematerial für die nachfolgend hergestellte Gateelektrode aufweisen. In einer beispielhaften Ausführungsform kann die Siliziumschicht 510 Polysilizium aufweisen, das unter Anwendung konventioneller chemischer Dampfabscheide-(CVD)Techniken mit einer Dicke im Bereich von ungefähr 50 nm bis ungefähr 100 nm abgeschieden wird. Alternativ können andere Halbleitermaterialien, etwa Germanium oder Kombinationen aus Silizium und Germanium, oder diverse Metalle als das Gatematerial verwendet werden.
  • Das Halbleiterbauelement 100 kann dann eingeebnet werden. Beispielsweise kann ein chemisch-mechanischer Polier-(CMP)Prozess ausgeführt werden, so dass das Gatematerial (d. h. die Siliziumschicht 510) bündig oder nahezu bündig zu der dielektrischen Abdeckung 140 in der vertikalen Richtung ist, wie dies in 6 gezeigt ist. Gemäß 6 ist der Querschnitt der Siliziumschicht 510 in dem Kanalgebiet des Halbleiterbauelements 100 U-förmig und das Gatematerial umgibt den Steg 210 an den beiden Seitenflächen und der Unterseitenfläche des Stegs 210 in dem Kanalgebiet. Die Oberseitenfläche des Stegs 210 ist jedoch von der dielektrischen Abdeckung 140 bedeckt.
  • Die Siliziumschicht 510 kann dann strukturiert und geätzt werden, um die Gateelektroden zu bilden. Beispielsweise zeigt 7 eine Draufsicht des Halbleiterbauelements 100 gemäß der vorliegenden Erfindung, nachdem die Gateelektroden hergestellt sind. Wie ge zeigt, umfasst das Halbleiterbauelement 100 eine Doppelgatestruktur mit Gateelektroden 710 und 720 und Gatematerial 510 (6), das den unteren Bereich des Stegs 210 umgibt. Das Gatedielektrikum 410, das die Seitenflächen und die Unterseitenfläche des Stegs 210 umgibt, ist in 7 der Einfachheit halber nicht gezeigt.
  • Es können dann die Source/Drain-Gebiete 220 und 230 dotiert werden. Zum Beispiel können n- oder p-Verunreinigungen in die Source/Drain-Gebiete 220 und 230 implantiert werden. Die spezielle Implantationsdosen und -energien können auf der Grundlage der Erfordernisse für spezielle Endanwendungen des Bauelements ausgewählt werden. Ein Fachmann ist in der Lage, den Source/Drain-Implantationsprozess auf der Grundlage der Schaltungserfordernisse zu optimieren, und derartige Schritte sind hierin nicht beschrieben, um nicht unnötig den Grundgedanken der vorliegenden Erfindung zu verdunkeln. Zudem können Seitenwandabstandselemente optional vor der Source/Drain-Ionenimplantation gebildet werden, um die Lage der Source/Drain-Übergänge im Hinblick auf die speziellen Schaltungserfordernisse zu steuern. Es kann dann eine Aktivierungsausheizung ausgeführt werden, um die Source/Drain-Gebiete 220 und 230 zu aktivieren.
  • Das resultierende Halbleiterbauelement 100, das in 7 gezeigt ist, ist ein Doppelgatebauelement mit einem ersten Gate 710 und einem zweiten Gate 720. Das Gatematerial 510 (6) umgibt drei Oberflächen des Stegs 210 und ergibt für das Halbleiterbauelement 100 eine vergrößerte Kanalbreite pro Bauelement im Vergleich zu einem konventionellen Fin-FET, wobei der Steg 210 die dielektrische Abdeckung 140 bewahren kann, die den Steg 210 während des Gateätzprozesses schützt. Des weiteren kann das Gatematerial 510, das den unteren Bereich des Stegs 210 umgibt, als ein drittes Gate in solchen Situationen verwendet werden, in denen eine dritte Gateelektrode erforderlich ist.
  • In einigen Ausführungsformen kann der Prozess, der mit dem lateralen Unterhöhlen der vergrabenen Oxidschicht 120, wie dies zuvor mit Bezug zu den 3a und 3b beschrieben ist, umgangen werden, woraus sich zwei elektrisch und physikalisch getrennte Gateelektroden 710 und 720 ergeben. In dieser Ausführungsform kann jede der Gateelektroden 710 und 720 separat vorgespannt werden, wenn diese in einer Schaltung verwendet werden, da diese wirksam voneinander durch den Steg entkoppelt sind. Beispielsweise kann in dieser Ausführungsform die Gateelektrode 710 mit einer anderen Spannung als die Gateelektrode 720 im Hinblick auf die speziellen Schaltungserfordernisse vorgespannt werden. Das unab hängige Vorspannen der Gateelektroden erhöht die Flexibilität des Halbleiterbauelements 100 während des Schaltungsentwurfs. Des weiteren kann die Gateelektrode 710 mit n- oder p-Verunreinigungen unabhängig von der Gateelektrode 720 und umgekehrt dotiert werden.
  • Somit wird erfindungsgemäß ein Doppelgate-FinFET-Bauelement mit einem U-förmigen Querschnitt in dem Kanalgebiet des Bauelements gebildet. Vorteilhafterweise zeigt die resultierende Struktur ein günstiges Kurzkanalverhalten. Zudem liefert die vorliegende Erfindung eine erhöhte Flexibilität und kann in einfacher Weise in einen konventionellen Prozessablauf integriert werden.
  • In einigen Anwendungen können in einem FinFET mehrere Stege erforderlich sein. 8a bis 8e zeigen vorteilhafte Verarbeitungsschritte zur Herstellung mehrerer Stege. 8a zeigt den Querschnitt eines Halbleiterbauelements 800. Gemäß 8a umfasst das Bauelement 800 eine vergrabene Oxidschicht (BOX) 810, eine Stegschicht 820, eine SiO2-Schicht 830, eine SiO2-Struktur 840 und Polysiliziumabstandselemente 850. Die Stegschicht 820 kann Silizium, Germanium oder eine Kombination aus Silizium und Germanium aufweisen. Die Schichten 810 bis 830, die Struktur 840 und die Abstandselemente 850 können in konventioneller Weise hergestellt werden. Die SiO2-Struktur 840 und die Abstandselemente 850 können so ausgebildet sein, dass sie eine vorbestimmte Breite basierend auf einem Sollabstand zwischen den Stegen, die herzustellen sind, aufweisen.
  • Die SiO2-Struktur 840 und die Schicht 830 können dann geätzt werden, woraus sich die in 8b gezeigte Struktur ergibt. Wie gezeigt, schützen die Poly-Abstandselemente 850 das darunter liegende SiO2 vor einem Ätzangriff. Die Poly-Abstandselemente 850 können dann entfernt werden, wie dies in 8c gezeigt ist. Die Stegschicht 820 kann dann in konventioneller Weise geätzt werden, wobei das SiO2 als eine Maske dient, um das Stegmaterial unterhalb des SiO2 zu schützen, wie dies in 8d gezeigt ist. Die SiO2-Maske kann dann geätzt werden, wobei das Ätzen auf dem Siliziumstegmaterial anhält, woraus sich zwei Stege ergeben, wie dies in 8e gezeigt ist. Auf diese Weise können zwei oder mehrere Stege mit einem vorbestimmten Abstand zueinander hergestellt werden.
  • In anderen Anwendungen kann ein FinFET mit einem erhöhten Source/Drain erforderlich sein. 9a und 9b sind Querschnittsansichten, die einen beispielhaften Herstellungsprozess zur Herstellung eines FinFET mit erhöhten Source/Drain-Gebieten zeigt. Gemäß 9a umfasst ein Bauelement 900 eine BOX-Schicht 910, eine Siliziumschicht 920, ein Gate 930 und Seitenwandabstandselemente 940. Die Schichten/Strukturen können in konventioneller Weise hergestellt werden. Die Siliziumschicht 920 kann in den Source/Drain-Gebieten zurückgeätzt werden, so dass ungefähr 10% des Siliziums übrig bleiben. Als nächstes kann eine geneigte Source/Drain-Implantation durchgeführt werden, um die Source/Drain-Gebiete zu dotieren, wie dies durch die Pfeile in 9a gezeigt ist. Die Source/Drain-Ionenimplantation kann mit n- oder p-Verunreinigungen entsprechend den speziellen Schaltungserfordernissen durchgeführt werden.
  • Nach der Beendigung der Source/Drain-Implantation kann ein selektiver epitaxialer Wachstumsprozess (SEG) für die Siliziumschicht 920 ausgeführt werden, um die Höhe der Source/Drain-Gebiete zu vergrößern, wie dies in 9b gezeigt ist. Auf diese Weise können die Source/Drain-Implantationen so eingeführt werden, um S/D-Übergänge an der gewünschten Stelle zu bilden, woran sich ein SEG-Prozess anschließt, der die Source/Drain-Gebiete höher macht. Auf diese Weise kann das resultierende Bauelement einen geringeren parasitären Source/Drain-Widerstand aufweisen.
  • In der vorhergehenden Beschreibung sind diverse spezifische Details wiedergegeben, etwa spezifische Materialien, Strukturen, Chemikalien, Prozesse, etc., um ein gründliches Verständnis der vorliegenden Erfindung zu gewährleisten. Die vorliegende Erfindung kann jedoch ohne auf die Bezugnahme zu diesen speziellen Details, die zuvor dargelegt sind, praktiziert werden. In anderen Fällen wurden gut bekannte Strukturen hierin nicht detailliert beschrieben, um nicht unnötig den Grundgedanken der vorliegenden Erfindung zu verdunkeln.
  • Die dielektrischen und leitenden Schichten, die zur Herstellung eines Halbleiterbauelements gemäß der vorliegenden Erfindung verwendet werden, können durch konventionelle Abscheidetechniken aufgebracht werden. Beispielsweise können Metallisierungstechniken, etwa diverse Arten von CVD-Prozessen einschließlich CVD bei geringem Druck (LPCVD) und verstärktes CVD (ECVD) angewendet werden.
  • Die vorliegende Erfindung ist verwendbar bei der Herstellung von Doppelgate-Halbleiterbauelementen und insbesondere bei FinFET-Bauelementen mit Entwurfsgrößen von 100 nm und weniger. Die vorliegende Erfindung ist auf die Herstellung beliebiger diverser Arten von Halbleiterbauelementen anwendbar, so dass Details nicht aufgeführt wurden, um die Prinzipien der vorliegenden Erfindung nicht zu verdunkeln. Bei der praktischen Anwendung der vorliegenden Erfindung werden konventionelle Photolithographie- und Ätztechniken angewendet, so dass die Einzelheiten derartiger Verfahren hierin nicht detailliert dargestellt sind.
  • Es sind lediglich die bevorzugten Ausführungsformen der Erfindung und einige Beispiele ihrer unterschiedlichen Anwendungsmöglichkeiten hierin gezeigt und beschrieben. Selbstverständlich kann die vorliegende Erfindung in diversen anderen Kombinationen und Zusammenhängen eingesetzt werden und es sind Modifizierungen innerhalb des Schutzbereichs des erfindungsgemäßen Konzepts, wie es hierin dargelegt ist, möglich.

Claims (2)

  1. Verfahren zur Herstellung eines Halbleiterbauelements (100) mit: Bilden einer isolierenden Schicht (120) auf einem Substrat (110); Bilden einer Stegstruktur (210) auf der isolierenden Schicht (120), wobei die Stegstruktur (210) mehrere Seitenflächen, eine Oberseitenfläche und eine Unterseitenfläche aufweist; Bilden einer dielektrischen Schicht (140) über der Oberseitenfläche der Stegstruktur (210); Bilden einer Gatedielektrikumsschicht (410) aus einem Material, das von demjenigen der dielektrischen Schicht (140) verschieden ist, auf Seitenflächen und der Unterseitenfläche des Stegs (210); Bilden eines Sourcegebiets und eines Draingebiets (220, 230); Ätzen der isolierenden Schicht (120), um die isolierende Schicht (120) unterhalb der Unterseitenfläche der Stegstruktur (210) teilweise zu unterhöhlen; isotropes Ätzen in seitlicher Richtung durch einen Bereich der isolierende Schicht (120) unterhalb der teilweise unterhöhlten Unterseitenfläche der Stegstruktur (210) mit Ausnahme jeweiliger Endbereiche der Stegstruktur (210); Abscheiden eines Gatematerials (510) über der Stegstruktur (210), wobei das Gatematerial (510) auf der Gatedielektrikumsschicht (410) die Unterseitenfläche der Stegstruktur (210) und die gesamte Höhe von zumindest einer der Seitenflächen umgibt; Einebnen des abgeschiedenen Gatematerials (510) bündig zu der dielektrischen Schicht (140), wobei das eingeebnete Gatematerial einen U-förmigen Querschnitt an einem Kanalgebiet des Halbleiterbauelements (100) aufweist; und Strukturieren und Ätzen des Gatematerials (510) unter Verwendung der dielektrischen Schicht (140) als Ätzmaske, um eine erste und eine zweite Gateelektrode (710, 720) an gegenüberliegenden Seiten des Stegs (210) zu bilden.
  2. Verfahren nach Anspruch 1, wobei das Ätzen umfasst: Verwenden von HBr, um die isolierende Schicht (120) in einem Kanalgebiet des Halbleiterbauelements (100) lateral zu unterhöhlen.
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