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Technisches Gebiet
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Ausführungsformen des hierin beschriebenen Gegenstandes betreffen allgemein Halbleiterbauelemente und zugehörige Fertigungsprozesse. Insbesondere betreffen Ausführungsformen der vorliegenden Erfindung Verfahren zur Herstellung stegartiger Halbleiterbauelemente, etwa von FinFET-Bauelementen, in einer zuverlässigen Weise.
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Hintergrund
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Transistoren, etwa Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFET's) sind der Grundbaustein des größten Teils an Halbleiterbauelementen. Einige integrierte Halbleiterschaltungen, etwa Hochleistungsprozessoren oder Prozessoreinheiten, können Milliarden an Transistoren aufweisen. Für derartige Bauelemente ist die Verringerung der Transistorgröße und somit die Vergrößerung der Transistordichte üblicherweise ein sehr wichtiger Gesichtspunkt in der Halbleiterherstellungsindustrie. Verfahren zur Herstellung von Halbleiterbauelementen sind in der
US 6 054 355 A und der
US 2005 0158934 A1 zu finden.
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Ein FinFET ist eine Transistorart, die unter Anwendung von Prozessen mit sehr geringen Strukturgrößen hergestellt werden kann.
1 ist eine vereinfachte perspektivische Ansicht eines FinFET
10, der auf einem Halbleiterscheibensubstrat
12 ausgebildet ist. Ein FinFET wird deswegen so bezeichnet, weil ein oder mehrere Stege
14 verwendet sind, die aus dem Halbleitermaterial des Substrats
12 hergestellt sind, wie in der
US 2006 0160302 A1 aufgezeigt. Wie in
1 gezeigt ist, erstreckt sich jeder Steg
14 zwischen einem Sourcegebiet
16 und einem Draingebiet
18 des FinFET's
10. Der FinFET
10 umfasst ferner eine Gatestruktur
20, die auf und über die Stege
14 hinweg ausgebildet ist. Die Oberfläche der Stege
14, die mit der Gatestruktur
20 in Kontakt ist, bestimmt den wirksamen Kanal des FinFET's
10. Zu Halbleitermaterialien, die zur Herstellung von FinFET's geeignet sind, gehören, ohne einschränkend zu sein, Silizium, Germanium, Silizium-Germanium-Legierungen, und auch III-V-Materialien, etwa GaAs, InGaAs und InP.
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Überblick
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Es wird ein Verfahren zur Herstellung eines FinFETsHalbleiterbauteilstruktur mit den Merkmalen des Anspruchs 1 bereitgestellt. In dem Verfahren wird eine Hableiterstegstruktur aus einer Schicht aus Halbleitermaterial hergestellt und anschließend wird ein isolierendes Material über der Halbeleiterstegstruktur aufgebracht, so dass das isolierende Material den Raumbereich benachbart zu der Halbleiterstegstruktur auffüllt. Das Verfahren geht weiter, indem eine ebene Oberfläche aus dem abgeschiedenen isolierenden Material erzeugt wird, so dass die ebene Oberfläche eine zusammenhängende Fläche mit einer oberen Fläche der Halbleiterstegstruktur bildet. In dem Verfahren wird dann eine Platzhaltergatestruktur erzeugt, die über der ebenen Oberfläche angeordnet ist, wobei die Platzhaltergatestruktur quer zu der Halbleiterquerstruktur angeordnet ist. In dem Verfahren erfolgt dann das Erzeugen von Abstandshaltern benachbart zu Seitenwänden der Platzhaltergatestruktur, das Entfernen der Platzhaltergatestruktur, wobei die Abstandshalter im Wesentlichen intakt gehalten werden und anschließend wird selektiv ein gewisser Anteil des abgeschiedenen isolierenden Materials unter einem Bereich selektiv geätzt, der zwischen den Abstandshaltern ausgebildet ist, wobei dies in einer zu den Abstandshaltern selbstjustierten Weise erfolgt.
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Ein weiteres Verfahren zur Herstellung eines FinFETsHalbleiterbauteilstruktur wird mit den Verfahrensschritten gemäß Anspruch 11 bereitgestellt. Das Verfahren beginnt damit, dass ein Substrat mit einem Halbleitervollmaterial bereitgestellt wird, und dass eine Halbleiterstegstruktur aus dem Halbleitervollmaterial erzeuget wird. Das Verfahren geht weiter, indem ein isolierendes Material über der Halbleiterstegstruktur so abgeschieden wird, dass das isolierende Material den Raumbereich benachbart zu der Halbleiterstegstruktur ausfüllt, woraufhin das abgeschiedene isolierende Material und die Halbleiterstegstruktur eingeebnet werden, so dass eine flache bzw. ebene Fläche erzeugt wird, woraufhin ein Austauschgateverfahren angewendet wird, um eine Gatestruktur zu erzeugen, die quer über der Halbleiterstegstruktur angeordnet ist.
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Kurze Beschreibung der Zeichnungen
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Ein besseres Verständnis der vorliegenden Erfindung wird erreicht, indem auf die detaillierte Beschreibung und die Ansprüche Bezug genommen wird, wenn diese in Verbindung mit den begleitenden Figuren betrachtet werden, wobei gleiche Bezugszeichen in den Figuren durchwegs gleiche Elemente bezeichnen.
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1 ist eine vereinfachte perspektivische Ansicht eines konventionellen FinFET mit mehreren Stegen; und
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2 bis 23 sind diverse Querschnittansichten und Draufsichten, die einen FinFET und einen anschaulichen Prozess zu deren Herstellung zeigen.
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Detaillierte Beschreibung
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Techniken und Technologien, wie sie hierin beschrieben sind, können verwendet werden, um MOS-Transistorbauelemente herzustellen, die NMOS-Transistorbauelemente, PMOS-Transistorbauelemente und NMOS-PMOS-Baukombinationen, die als CMOS-Bauelemente bezeichnet werden, umfassen. Obwohl der Begriff „MOS-Bauelement” korrekter Weise ein Bauteil beschreibt, das eine Metallgateelektrode und einen Gateoxidisolator aufweist, wird dieser Begriff auch verwendet, um jegliches Halbleiterbauelement zu bezeichnen, das eine leitende Gateelektrode (ob aus Metall oder einem anderen leitenden Material) enthält, die über oder um einen Gateisolator herum angeordnet ist (unabhängig davon, ob dieser aus Oxid oder einem anderen isolierenden Material aufgebaut ist), wobei der Gateisolator wiederum über einem Halbleitergebiet oder Gebieten angeordnet ist oder diese umschließt, wie dies für FinFET-Bauelemente der Fall ist. Diverse Schritte bei der Herstellung von MOS-Komponenten und FinFET's sind gut bekannt und somit werden zur kürzeren Darstellung viele konventionelle Schritte lediglich kurz erwähnt oder werden in der Beschreibung vollständig weggelassen, so dass diese gut bekannten Prozessdetails nicht genannt werden. Im hierin verwendeten Sinne beschreibt der Begriff „FinFET” sowohl stegartige Bauelemente, in welchem lediglich die vertikalen Wände der Stege durch Gatespannungen beeinflusst sind (was auch als „Doppelgatebauelement” oder „Dual-Gateauelemente” bekannt ist) und der Begriff beschreibt auch stegartige Bauelemente, in denen die oberste Fläche sowie die vertikalen Wände der Stege durch Gatespannungen gesteuert sind (was auch als „Tri-Gate-Bauelement” oder „Triple-Gate-Bauelement” bekannt ist).
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Obwohl der hierin beschriebene Fertigungsprozess angewendet werden kann, um stegartige Halbleiterbauelemente aus einem Halbleitervollsubstrat oder aus einem Halbleiter-auf-Isolator-(SOI)Substrat herzustellen, werden gewisse praktische Vorteile erreicht, wenn Halbleitervollsubstrate verwendet werden. Daher konzentriert sich die folgende Beschreibung auf Halbleitervollsubstratausführungsformen (allerdings in einer nicht-beschränkenden Weise). In eine üblichen Vorgehenswiese für die Herstellung von FinFET's auf einem Halbleitervollsubstrat wird eine Stegätzung angewendet, woran sich ein Grabenfüllschritt anschließt, in welchem die Gräben (die durch die Stegätzung erzeugt wurden) mit einem dielektrischen Material aufgefüllt werden, das nachfolgend in Bezug auf die oberen Flächen des oder der Stege eingeebnet wird. Daraufhin werden Aussparungen oder Absenkungen in dem eingeebneten Dielektrikum geschaffen, um die gewünschte Steghöhe einzustellen. Für eine Vorgehensweise, in der das Gate zuletzt hergestellt wird, wird ein Platzhaltergatestapel über den Stegen mit den freiliegenden Oberflächen hergestellt, und es werden Seitenwandstandshalter an dem Platzhaltergatestapel erzeugt. Es werden dann anisotrope Ätzschritte während der Herstellung des Platzhaltergatestapels und der Seitenwandabstandshalter ausgeführt. Dabei kann es schwierig sein, eine gleichmäßige, zuverlässige und konsistente Ätzung des Platzhaltergatestapels und der Abstandshalter auf Grund der dreidimensionalen Natur dieser Strukturelemente zu erreichen (die bis und über den Halbleiterstegen ausgebildet sind). Der Fertigungsprozess, der nachfolgend beschrieben ist, behebt die Nachteile konventioneller Vorgehensweisen, indem ein Platzhaltergatestapel und Seitenwandabstandshalter auf einer flachen bzw. ebenen Fläche erzeugt werden, was zu einem gleichmäßigeren oder zuverlässigen Ätzergebnis während der Herstellung dieser Elemente führt. Zu beachten ist, dass die ebene Fläche sich ganz zwanglos aus der Einebnung des dielektrischen Füllmaterials ergibt. Folglich kann der beschriebene Fertigungsprozess in effizienter Weise in einen bestehenden Prozessablauf integriert werden, in welchem ein typischer Ansatz mit einer späten Gateherstellung angewendet wird.
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2 bis 23 sind diverse Querschnittsansicht und Draufsichten, die ein FinFET und einen anschaulichen Prozess zur deren Herstellung zeigen. Dieser Prozess repräsentiert eine Ausführungsform eines Verfahrens, das geeignet ist zur Verwendung bei der Herstellung eines FinFET's. Eine Ausführungsform dieses Fertigungsprozesses beginnt mit dem Bereitstellen eines geeigneten Substrats, das aus einem Halbleitermaterial aufgebaut oder anderweitig daraus erzeugt wird. Bevorzugte Ausführungsformen beginnen mit einem geeigneten Vollsubstrat aus Halbleitermaterial, d. h. einem Halbleitervollsubstrat. In anderen Ausführungsformen wird das Substrat als ein SOI-Substrat bereitgestellt, das eine Trägerschicht, eine Schicht aus isolierendem Material über oder auf der Trägerschicht und eine Schicht aus Halbleitermaterial über oder auf der Schicht aus isolierendem Material aufweist. Das Halbleitermaterial ist vorzugsweise ein Siliziummaterial, wie es typischerweise in der Halbleiterindustrie verwendet wird, beispielsweise relativ reines Silizium oder auch Silizium mit anderen Elementen gemischt, etwa Germanium, Kohlenstoff und dergleichen. Alternativ kann das Halbleitermaterial Germanium, Galliumarsenid oder dergleichen sein. Das Halbleitermaterial muss nicht dotiert sein, obwohl es auch sehr geringfügig p-dotiert oder n-dotiert sein kann, ohne dass dies den hierin beschriebenen Fertigungsprozess beeinflusst. Beispielsweise werden Siliziumvollsubstrate häufig als leicht p-dotierte Substrate bereitgestellt und es kann ein leicht p-dotiertes Halbleitermaterial für die hierin beschriebene Ausführungsform verwendet werden. Selbstverständlich kann das Halbleitermaterial nachfolgend in einer geeigneten Weise dotiert werden, um aktive Gebiete in der Weise zu erzeugen, wie dies auf dem Gebiet der Halbleiterfertigungstechniken üblich ist.
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2 ist eine Querschnittsansicht einer Halbleiterbauteilstruktur 100a, nachdem Halbleiterstegstrukturen 102, 104 aus einer Schicht aus Halbleitermaterial 106 hergestellt sind. 2 ist eine Ansicht aus der Perspektive einer Schnittebene, die senkrecht zu den Längsachsen der Halbleiterstegstrukturen 102, 104 angeordnet ist. Folglich verlaufen die Längsachsen der Halbleiterstegstrukturen 102, 104 in die Zeichenebene der 2 hinein und aus dieser heraus.
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Für diese anschauliche Ausführungsform wurde die Schicht aus Halbleitermaterial 106 anfänglich in Form eines Halbleitervollsubstrats 108 bereitgestellt. Obwohl eine beliebige Anzahl an Stegstrukturen erzeugt werden kann, zeigt 2 eine anschauliche Steganordnung, die zwei Halbleiterstegstrukturen 102, 104 enthält. Die Halbleiterstegstrukturen 102, 104 können aus der Schicht aus Halbleitermaterial 106 unter Anwendung einer Reihe bekannter Prozessschritte und Techniken hergestellt werden. In einem derartigen Verfahren werden Photolithographietechniken angewendet, um eine strukturierte Ätzmaske über der Schicht aus Halbleitermaterial 106 typischerweise in Form einer strukturierten Hartmaske zu bilden. Daraufhin wird das Halbleitermaterial 106 anisotrop unter Anwendung der strukturierten Ätzmaske geätzt, so dass die Halbleiterstegstrukturen 102, 104 erzeugt werden. Wenn die Sollstegdicke zu gering ist, so dass diese direkt durch Lithographie erzeugt werden kann, so können bekannte Verfahren zum Erzeugen von Abstandshaltern angewendet werden, so dass Abstandshalter aus Nitrid oder anderen ätzwiderstandsfähigen Materialien als Muster und Hartmaske für die Stegerzeugung dienen. Gemäß einiger Ausführungsformen wird das Hartmaskenmaterial auf dem darunter liegenden Halbleitermaterial 106 beibehalten. In dieser Hinsicht enthält jede Halbleiterstegstruktur 102, 104 in 2 einen Steg 110, der aus der Schicht aus Halbleitermaterial 106 erzeugt ist, und eine Hartmaskenabdeckung 112, die über dem Steg 110 liegt. In einigen Ausführungsformen werden jedoch die Hartmaskenabdeckungen 112 von den Stegen 110 entfernt, nachdem das Halbleitermaterial 106 zur Erzeugung der Halbleiterstegstrukturen 102, 104 geätzt wurde, oder die Verwendung dieser Abdeckungen wird gänzlich vermieden.
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Wenn die Stege 110 erzeugt werden, kann auch die Schicht aus Halbleitermaterial 106 in geeigneter Weise geätzt werden, um Isolationsgraben 114 in dem Halbleitervollsubstrat 108 zu erzeugen. Obwohl dies in 2 nicht gezeigt ist, kann die linke Seite des äußersten linken Isolationsgrabens 114 durch eine Seitenwand des Halbleitermaterials 106 hergestellt werden (und die rechte Seite des äußersten rechten Isolationsgrabens 114 kann in ähnlicher Weise festgelegt werden). Wie gut bekannt ist, können die Isolationsgräben 114 so erzeugt werden, dass diese ein Isolationsmaterial enthalten, um die Halbleiterstegstrukturen 102, 104 voneinander zu isolieren. Folglich sind die Isolationsgräben 114 zwischen und benachbart zu den Halbleiterstegstrukturen 102, 104 ausgebildet.
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Zur besseren Darstellung und Klarheit zeigt 2 eine Ausführungsform, in der die Isolationsgraben 114 mit einer einzigen geeigneten Tiefe ausgebildet sind. In der Praxis können jedoch Isolationsgräben mit zwei Tiefen oder mehreren Tiefen bei Bedarf hergestellt werden. In dieser Hinsicht kann eine Vorgehensweise mit mehreren Tiefen betrachtet werden, wenn Gräben mit einem relativ großen Aspektverhältnis hergestellt werden. Beispielsweise kann eine Vorgehensweise mit Gräben mit zwei verschiedenen Tiefen angewendet werden, um einen relativ flachen Isolationsgraben zwischen den beiden Halbleiterstegstrukturen 102, 104 zu erzeugen, und um relativ tiefe Isolationsgräben außerhalb der beiden Halbleiterstegstrukturen 102, 104 bereitzustellen. Die verbleibenden Fertigungsprozesse, die nachfolgend beschrieben sind, können ausgeführt werden (bei Bedarf mit geeigneter Modifizierung), um Gräben mit einer gleichen Tiefe, Gräben mit zwei verschiedenen Tiefen oder Isolationsgräben mit mehreren Tiefen zu berücksichtigen.
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Wie zuvor erläutert ist, kann der offenbarte Halbleiterfertigungsprozess angewendet werden, um stegartige Bauelemente auf einem SOI-Substrat (anstelle eines Vollsubstrats) zu erzeugen. In derartigen Ausführungsformen beginnt der Prozess, indem ein SOI-Substrat mit einer Schicht aus Halbleitermaterial über einer Isolatorschicht bereitgestellt wird. Unter Anwendung konventioneller Techniken wird die Schicht aus Halbleitermaterial geätzt, um eine oder mehrere Halbleiterstegstrukturen über der Isolationsschicht zu erzeugen. Im Gegensatz zu der zuvor beschriebenen Ausführungsform mit Vollsubstrat führt die Herstellung der Stege aus dem SOI-Substrat automatisch zur Erzeugung von Isolationen zwischen den Stegen auf Grund der Anwesenheit des isolierenden vergrabenen Oxids. Dennoch können die nachfolgend beschriebenen Techniken und Vorgehensweisen angewendet werden, um eine Halbleiterbauteilstruktur mit Stegen zu verarbeiten, die aus einem SOI-Substrat geätzt werden.
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Diese Ausführungsform des Fertigungsprozesses geht weiter, indem die Isolationsgräben 114 mit einem isolierenden Material 120 gefüllt werden. 3 zeigt den Zustand der Halbleiterbauteilstruktur 100b nach Beendigung eines oder mehrerer Prozessschritte. An dieser Stelle des Fertigungsprozesses sind die Isolationsgräben 114 vollständig gefüllt und sind mit dem isolierenden Material 120 überfüllt (beispielsweise gelingt dies durch Abscheidung), und nachfolgend wurde das isolierende Material 120 poliert oder anderweitig eingeebnet und eine ebene Oberfläche 122 aus dem abgeschiedenen isolierenden Material 120 und aus der oberen Flächen der Hartmaskenabdeckungen 112 zu erzeugen. In 3 stellt die gestrichelte Linie die ebene Oberfläche 122 dar, die zusammenhängend ist mit der freiliegenden Oberfläche des abgeschiedenen isolierenden Materials 120 und den freiliegenden oberen Flächen der Hartmaskenabdeckungen 112.
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In gewissen Ausführungsformen ist das isolierende Material 120 ein Oxidmaterial, das ganzflächig über den Halbleiterstegstrukturen 102, 104 unter Anwendung gut bekannter Materialabscheidetechniken, etwa chemischer Dampfabscheidung (CVD), chemischer Dampfabscheidung bei geringem Druck (LPCVD) oder chemischer Dampfabscheidung durch Plasmaunterstützen (PECVD) abgeschieden wird. Das isolierende Material 120 wird so abgeschieden, dass es den Raumbereich benachbart zu und zwischen den Halbleiterstegstrukturen 102, 104 ausfüllt (d. h. in diesem Beispiel die Isolationsgräben 114 auffüllt) und die Hartmaskenabdeckungen 112 abdeckt. Daraufhin wird die ebene Oberfläche 122 aus dem abgeschiedenen isolierenden Material 120 erzeugt. In speziellen Ausführungsformen wird das abgeschiedene isolierende Material 120 beispielsweise unter Anwendung einer chemisch-mechanischen Polieranlage so eingeebnet, dass die Hartmaskenabdeckungen 112 als ein Polierstoppindikator dienen. Folglich entspricht die resultierende ebene Oberfläche 122 sowohl der freiliegenden Oberfläche des polierten isolierenden Materials als auch der freiliegenden oberen Flächen der Hartmaskenabdeckungen 112.
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In einer SOI-Ausführungsform kann das isolierende Material dennoch zwischen und benachbart zu den Stegen abgeschieden und anschließend eingeebnet werden, um eine flache Oberfläche in der zuvor beschriebenen Weise zu erzeugen. Die resultierende Struktur ist ähnlich zu jener, wie sie in 3 gezeigt ist, wobei jedoch das isolierende Material über der Isolatorschicht (beispielsweise einer vergrabenen Oxidschicht) des SOI-Substrats liegt, anstatt dass es über dem Halbleitervollsubstratmaterial ausgebildet ist.
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Wenn ein Tri-Gate-Bauelement hergestellt wird, ist es wünschenswert, die Hartmaskenabdeckungen 112 vor dem Schritt des Einebnens zu entfernen, so dass die oberen Oberflächen der Stege 110 ungeschützt sind. Für diese Vorgehensweise wird das isolierende Material 120 so poliert, dass seine freiliegende Oberfläche zusammenhängend ist mit den oberen freiliegenden Oberflächen der Stege 110.
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Wenn alternativ die Hartmaskenabdeckungen 112 während dieses Einebnungsschrittes noch vorhanden sind, dann kann das Einebnen des isolierenden Materials 120 so ausgeführt werden, dass es zum Entfernen der Hartmaskenabdeckungen 112 führt. Wenn die Hartmaskenabdeckungen 112 auf diese Weise abgetragen werden, entspricht die gewünschte ebene Oberfläche der freiliegenden polierten Oberfläche des isolierenden Materials und den freiliegenden oberen Oberflächen der Stege 110. In noch anderen Ausführungsformen werden die Hartmaskenabdeckungen 112 während eines gewissen Zeitpunkts während des Austauschgateverfahrens entfernt.
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Zu beachten ist, dass die ebene Oberfläche 112 für ein Austauschgateverfahren verwendet wird, um eine Gatestruktur querliegend über den Halbleiterstegstrukturen 102, 104 zu erzeugen. Das Austauschgateverfahren wird zu diesem Zeitpunkt ausgeführt, um die ebene Oberfläche 122 vorteilhaft auszunutzen, die ein zuverlässiges und gleichmäßiges Ätzen von Materialien ermöglicht, die zur Herstellung einer Platzhaltergatestruktur und zugehöriger Seitenwandabstandshalterelemente verwendet werden. In dieser Hinsicht zeigen die 4 bis 6 den Zustand der Halbleiterbauteilstruktur 110c nach der Beendigung eines oder mehrerer Prozessschritte. Insbesondere zeigen die 4 bis 6 eine Platzhaltergatestruktur 120 über der ebene Oberfläche 122. 4 ist eine Draufsicht der Halbleiterbauteilstruktur 100c, 5 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100c, wenn sie gemäß der Linie 5-5 in 4 betrachtet wird, und 6 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100c, wenn sie gemäß der Linie 6-6 in 4 betrachtet wird. Diese Ausführungsform der Platzhaltergatestruktur 130 umfasst ein Platzhaltergate 132 und eine Platzhalterabdeckung 134, die über dem Platzhaltergate 132 angeordnet ist. Wie in den 4 und 5 gezeigt ist, wird die Platzhaltergatestruktur 130 so hergestellt, dass sie quer über den Halbleiterstegstrukturen 102, 104 liegt. In diesem Beispiel ist die Platzhaltergatestruktur 130 senkrecht relativ zu den Längsachsen der Halbleiterstegstrukturen 102, 104 angeordnet.
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Die Platzhaltergatestruktur 130 kann unter Anwendung konventioneller Prozessschritte hergestellt werden, etwa durch Materialabscheidung, Photolithographie und Ätzprozesse. Dabei kann die Herstellung der Platzhaltergatestruktur 130 so beginnen, dass mindestens eine Schicht eines Platzhaltergatematerials über der ebene Oberfläche 122 gebildet wird. In diesem Beispiel wird das für das Platzhaltergate 132 verwendete Material so hergestellt, dass es über der ebene Oberfläche 122 liegt, und anschließend wird das Hartmaskenmaterial, das für die Platzhalterabdeckung 134 verwendet wird, so hergestellt, dass es über dem Platzhaltergatematerial liegt. Das Platzhaltergatematerial ist typischerweise ein polykristallines Siliziummaterial, und das Hartmaskenmaterial ist typischerweise ein Nitridmaterial oder ein Oxidmaterial. In speziellen Ausführungsformen werden die Platzhaltergatematerialien ganzflächig auf der Halbleiterbauteilstruktur in konformer Weise abgeschieden (beispielsweise unter Anwendung einer der zuvor genannten Abscheidetechniken).
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Die Hartmaskenschicht wird photolithographisch strukturiert, um eine Platzhaltergateätzmaske zu erzeugen, und das darunter liegende Platzhaltergatematerial wird anisotrop in die gewünschte Topologie geätzt, die durch die Platzhaltergatemaske festgelegt ist. Das resultierende Platzhaltergate 130 ist in den 4 bis 6 gezeigt. Zu beachten ist, dass das anisotrope Ätzen der Platzhaltergatematerialien in zuverlässiger Weise gesteuert werden kann, so dass ein gleichmäßiges Ätzen erreicht wird, da das Platzhaltergate 130 auf der ebenen Oberfläche 123 ausgebildet ist. Anders ausgedrückt, die vertikale Abmessung der Platzhaltergatematerialien ist relativ gleichmäßig und konstant über der ebenen Oberfläche 122, was wünschenswert ist, um eine präzise und gleichmäßige anisotrope Ätzung in der vertikalen Richtung zu erreichen.
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Nachdem die Platzhaltergatestruktur 130 hergestellt ist, wird der Prozess fortgesetzt, indem Abstandshalter benachbart zu den Seitenwänden der Platzhaltergatestruktur 130 erzeugt werden. Diesbezüglich zeigen die 7 bis 9 den Zustand der Halbleiterbauteilstruktur 100d nach der Herstellung der Abstandshalter 140. 7 ist eine Draufsicht der Halbleiterbauteilstruktur 100d, 8 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100d, wenn sie gemäß der Linie 8-8 in 7 betrachtet wird, und 9 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100d, wenn sie von der Linie 9-9 in 7 aus betrachtet wird. Wie in den 7 und 9 gezeigt ist, sind die Abstandshalter 140 benachbart zu und an den Seitenwänden 142 der Platzhaltergatestruktur 130 ausgebildet.
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Die Abstandshalter 140 können unter Anwendung konventioneller Prozessschritte in Form von Materialabscheidung, Photolithographie und Ätzen hergestellt werden. Dabei kann die Herstellung der Abstandshalter 140 dadurch beginnen, dass ein Abstandshaltermaterial über der Platzhaltergatestruktur 130 konform aufgebacht wird. Das Abstandshaltermaterial ist ein geeigneter Isolator, etwa Siliziumoxid oder Siliziumnitrid, und das Abstandshaltermaterial kann in bekannter Weise durch beispielsweise Atomlagenabscheidung (ALD), CVD, LPCVD, semiatmosphärische chemische Dampfabscheidung (SACVD) oder PCVD aufgebracht werden. Das Abstandshaltermaterial wird bis zu einer Dicke so abgeschieden, dass nach dem anisotropen Ätzen die Abstandshalter 140 eine Dicke besitzen, die geeignet ist für die nachfolgenden später beschriebenen Ätzschritte.
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Daraufhin wird das Abstandshaltermaterial anisotrop und selektiv geätzt, um die Abstandshalter 140 zu erzeugen. In Ausführungsformen wird das Abstandshaltermaterial beispielsweise durch reaktive Ionenätzung (RIE) unter Anwendung einer geeigneten Ätzchemie geätzt. Zu beachten ist, dass das anisotrope Ätzen des Abstanedshaltermateirals in zuverlässiger Weise gesteuert werden kann, so dass ein gleichmäßiges Ätzen erreicht wird, da das Platzhaltergate 130 und das Abstandshaltermaterial auf der ebenen Oberfläche 122 aufgebracht sind, die ein genaues und gleichmäßiges anisotropes Ätzen in der vertikalen Richtung ermöglicht.
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Nachdem die Abstandshalter 140 hergestellt sind, geht dieser anschauliche Prozess weiter, indem Source/Drain-Aussparungen in der Halbleiterbauteilstruktur erzeugt werden. 10 und 11 zeigen den Zustand der Halbleiterbauteilstruktur 100e nach der Herstellung der Source/Drain-Aussparungen 150. 10 ist eine Draufsicht der Halbleiterbauteilstruktur 100e, und 11 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100e, wenn sie von der Linie 11-11 aus 10 aus betrachtet wird. Es sollte beachtet werden, dass die Querschnittsansicht der Halbleiterbauteilstruktur 100e in Längsrichtung durch die Platzhaltergatestruktur 130 auch so erscheint, wie dies in 5 gezeigt ist.
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Die Source/Drain-Aussparungen 150 werden durch sequenzielles oder gleichzeitiges Ätzen ungeschützter Bereiche der Hartmaskenabdeckungen 112, der Stege 110 und des isolierenden Materials 120 bis zu einer gewünschten Tief erzeugt. Aus Gründen, die nachfolgend deutlicher werden, werden die Source/Drain-Aussparungen 150 so geätzt, dass kein isolierendes Material 120 über dem Halbleitermaterial 106 an der Unterseite der Source/Drain-Aussparungen 150 zurückbleibt. Diese Option wird typischerweise in Verbindung mit flachen Isolationsgraben zwischen den Stegen eingesetzt, während tiefere Isolationsgräben einzelne Bauelemente voneinander trennen. Eine derartige Art an Source/Drainaussparungen ergibt einen besser gesteuerten epitaxialen Prozess (durch Saatbildung auf ebenem oder flachem Substratmaterial) und ergibt möglicherweise eine bessere Ankopplung der Verspannung, die durch das epitaktisch aufgewachsene Material in der Aussparung hervorgerufen wird, an den Bauteilkanal. Zu beachten ist, dass die Platzhalterabdeckung 134 und die Abstandshalter 140 als ein Teil einer Ätzmaske während des Erzeugens der Source/Drain-Aussparungen 150 dienen können. Obwohl dies nicht gezeigt ist, kann ein geeignet strukturiertes Ätzmaskenmaterial ebenfalls verwendet werden, um gewisse Bereiche des isolierenden Materials 120 während der Ätzschritte zu schützen. Für diese Ausführungsform sind die Seiten der Source/Drain-Aussparungen 150 durch Gebiete des isolierenden Materials 120 festgelegt, die durch eine Ätzmaske während der Ätzschritte (siehe 10) geschützt sind. Wie in 11 gezeigt ist, werden die Source/Drain-Aussparungen 150 anisotrop so geätzt, dass die Seitenwände 152 der Source/Drain-Aussparungen 150 zu den Abstandshaltern 140 selbstjustiert sind.
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Der Fertigungsvorgang geht weiter, indem zunächst teilweise die Source/Drain-Aussparungen 150 mit Halbleitermaterial aufgefüllt werden. 12 und 13 zeigen den Zustand der Halbleiterbauteilstruktur 100f, nachdem die Source/Drain-Aussparungen 150 mit einem Halbleitermaterial 160 gefüllt sind.
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12 ist eine Draufsicht der Halbleiterbauteilstruktur 100f, und 13 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100f, gemäß der Linie 13-13 in 12. Zu beachten ist, dass die Querschnittsansicht der Bauteilhalbleiterstruktur 100f entlang der Längsrichtung durch das Platzhaltergate 130 weiterhin so erscheint, wie dies in 5 gezeigt ist.
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Das Halbleitermaterial 160 kann ein Siliziummaterial, ein verspannungsinduzierendes Halbleitermaterial oder dergleichen sein. In dieser Ausführungsform ist das Halbleitermaterial 160 ein verspannungsinduzierendes Halbleitermaterial, das durch selektives epitaktisches Aufwachsen eines siliziumbasierten Materials in den Source/Drain-Aussparungen 150 hergestellt wird. Für einen NMOS-Transistor ist das Halbleitermaterial 160 ein Halbleitermaterial, etwa Siliziumkohlenstoff, oder ein anderes Material, das eine kleinere Gitterkonstante als Silizium besitzt. Im Gegensatz dazu ist für einen PMOS-Transistor das Halbleitermaterial 160 ein Halbleitermaterial, etwa ein Siliziumgermaniummaterial oder ein anderes Material, das eine größere Gitterkonstante als Silizium aufweist. Es ist gut bekannt, dass ein derartiges epitaktisches Aufwachsen sich auf dem Halbleitermaterial 106 ergibt, das an der Unterseite der Source/Drainaussparungen vorliegt. Daher wird das gesamte isolierende Material 130 von dem Gebiet der Source/Drain-Aussparungen 150 entfernt. In gewissen Ausführungsformen ist das Halbleitermaterial 160 ein „in-situ-dotiertes” Material, in welchem eine geeignete Dotierstoffsorte in einem Trägermaterial eingebaut wird, wenn das Trägermaterial aufgewachsen wird. Epitaktisch aufgewachsenes in-situ-dotiertes Siliziummaterial kann hier so verwendet werden, dass das Material für die Dotierung keiner Ionenimplantation unterzogen werden muss.
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Es sollte beachtet werden, dass die Verwendung des verspannungsinduzierenden Halbleitermaterials 160 eine optionale Variante ist. Als Alternative können die Stege 110 teilweise oder vollständig in den Source/Drain-Gebieten freigelegt werden, und es kann Silizium (das keine Verspannung hervorruft) epitaktisch in den Source/Drain-Gebieten nach Bedarf aufgewachsen werden, um die Stege 110 in ihrer Dicke größer zu machen und/oder um die Stege 110 miteinander zu verbinden. Eine derartige Behandlung wird typischerweise ausgeführt, um den Kontaktwiderstand der Stege 110 zu verringern und die Ausbildung von Source/Drain-Kontakten an den Enden der Stege 110 zu ermöglichen.
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Gemäß den 12 und 13 kann das Halbleitermaterial 160 einer Ionenimplantation (für die Source/Draindotierung) zu diesem Zeitpunkt unterzogen werden, falls dies gewünscht ist. Als anderer optionaler Schritt kann das Halbleitermaterial 160 einem Silizidierungsprozess unterzogen werden, um Source/Drain-Kontaktbereiche in diesem Zeitpunkt herzustellen. Alternativ können eine Ionenimplantation und/oder eine Silizidierung in einer späteren Phase des Fertigungsprozesses ausgeführt werden.
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Der Fertigungsvorgang kann weitergehen, indem Gebiete aus dielektrischem Material außerhalb der Abstandshalter 140 hergestellt werden. 14 und 15 zeigen den Zustand der Halbleiterbauteilstruktur 100g nach der Herstellung des dielektrischen Materials 170. 14 ist eine Draufsicht der Halbleiterbauteilstruktur 100g, und 15 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100g, wenn diese entsprechend der Linie 15 bis 15 in 14 betrachtet wird. Zu beachten ist, dass die Querschnittsansicht des Halbleiterbauteilstruktur 100g entlang der Längsrichtung durch das Platzhaltergate 130 weiterhin so erscheint, wie dies in 5 gezeigt ist. Zu diesem Zeitpunkt in dem Herstellungsvorgang sind zuvor freie Raumbereiche außerhalb der Abstandshalter 140 vollständig mit dem dielektrischen Material 170 (beispielsweise durch ganzflächige Abscheidung) gefüllt und die freigelegte Oberfläche der Halbleiterbauteilstruktur 100g wurde poliert oder anderweitig eingeebnet, wie dies in 15 gezeigt ist.
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In gewissen Ausführungsformen ist das dielektrische Material 170 ein dielektrisches Zwischenschichtmaterial (ILD), das anfänglich ganzflächig über dem Halbleitermaterial 160, der Platzhaltergatestruktur 120 und den Abstandshaltern 140 unter Anwendung gut bekannter Materialabscheidetechniken, etwa chemischer Dampfabscheidung (CVD), chemischer Dampfabscheidung bei geringem Druck (LPCVD), plasmaunterstützter chemischer Dampfabscheidung (PECVD) aufgebracht wird. Das dielektrische Material 170 kann so aufgebracht werden, dass es die Zwischenräume benachbart zu und außerhalb der Abstandshalter 140 auffüllt und derart, dass es die Abstandshalter 140 und die Platzhalterabdeckung 134 abdeckt. Daraufhin wird das abgeschiedene dielektrische Material 170 eingeebnet unter Anwendung von beispielsweise einer chemisch-mechanischen Polieranlage und derart, dass die Platzhalterabdeckung 134 als ein Polierstoppindikator dient.
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Der weitere Fertigungsprozess kann fortgesetzt werden, indem die Platzhaltergatestruktur 136 entfernt wird, während die Abstandshalter 140 intakt oder zumindest teilweise intakt gehalten werden. 16 und 17 zeigen den Zustand der Halbleiterbaustruktur 100h nach dem Entfernen der Platzhaltergatestruktur 130. 16 ist eine Draufsicht der Halbleiterbauteilstruktur 100h, und 17 ist eine Querschnittsansicht der Bauteilhalbleiterstruktur 100h, wenn sie von der Linie 17-17 in 16 aus betrachtet wird. Zu beachten ist, dass das Entfernen der Platzhaltergatestrukturen 130 zu der Entfernung der Platzhalterabdeckung 134 führt (wenn diese zu diesem Zeitpunkt noch vorhanden ist) und auch zum Entfernen des Platzhaltergates 132 führt. Folglich wird durch das Entfernen der Platzhaltergatestruktur 130 die ebene Oberfläche 122 zwischen dem Abstandshaltern 140 freigelegt (siehe 17). Daher werden Abschnitte der Hartmaskenabdeckungen 122 und Abschnitte des isolierenden Materials 120 (die zuvor durch die Platzhaltergatestruktur 130 abgedeckt waren) freigelegt. Es sollte daher beachtet werden, dass die Querschnittsansicht der Halbleiterbauteilstruktur 100h entlang der Längsrichtung zwischen den Abstandshaltern 140 so in Erscheinung tritt, wie dies in 3 gezeigt ist.
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In gewissen Ausführungsformen wird die Platzhaltergatestruktur 130 durch sequenzielles oder gleichzeitiges Ätzen der Platzhalterabdeckung 134 und des Platzhaltergates 132 in selektiver Weise entfernt, wobei an einem bestimmten Punkt angehalten wird. Die Ätzchemie und die Technologie, die für diesen Ätzschritt angewendet wird, werden so gewählt, dass die Abstandshalter 140 und das dielektrische Material 170 nicht geätzt werden (oder nur in sehr geringem Umfange geätzt werden). Abhängig von dem speziellen Prozess kann das Ätzen des Platzhaltergates 130 so gesteuert werden, dass an den Hartmaskenabdeckungen 112 angehalten wird (wenn diese zu diesem Zeitpunkt noch vorhanden sind), oder dass an der Oberseite der Stege 110 angehalten wird.
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Der Fertigungsprozess kann weitergehen, indem ein Anteil des freiliegenden isolierenden Materials 120 entfernt wird, so dass die gewünschte Höhe der Stege 110 festgelegt wird. 18 und 19 zeigen den Zustand der Halbleiterbauteilstruktur 1001, nachdem die Höhe des isolierenden Materials 120 reduziert ist. In dieser speziellen Ausführungsform bleiben die Hartmaskenabdeckungen 112 der Halbleiterstegstrukturen 102, 104 intakt. Folglich sieht die Draufsicht der Halbleiterbaustruktur 100i so aus, wie dies in 16 gezeigt ist (da die Höhe des isolierenden Materials 120 in 16 nicht erkennbar ist). Aus diesem Grunde ist 18 eine Querschnittsansicht der Halbeiterbauteilstruktur 100i, wie sie von der Linie 18-18 in 16 erkennbar ist, und 19 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100i, wenn diese gemäß der Linie 19-19 aus 16 betrachtet wird. Zu beachten ist, dass 18 einen Schnitt durch die Halbleiterstegstruktur 104 und 19 einen Schnitt benachbart zu der Halbleiterstegstruktur 102 zeigt. In dieser Ausführungsform erscheinen ein Schnitt entlang der Nachbarschaft der Halbleiterstegstruktur 104 und ein Schnitt entlang der Halbleiterstegstrukturen 102, 104 so, wie dies in 19 gezeigt ist.
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Wenn ein Tri-Gate-Bauelement herzustellen ist, dann werden die auch Hartmaskenabdeckungen 112 ggf. zu diesem Zeitpunkt entfernt. In derartigen Ausführungsformen ist die Draufsicht der Bauteilstruktur zu diesem Zeitpunkt in dem Prozess ähnlich zu jener, die in 16 gezeigt ist, wobei jedoch die Stege 110 anstelle der Hartmaskenabdeckungen 112 sichtbar sind. In ähnlicher Weise treten die Hartmaskenabdeckungen 112 in 18 nicht in Erscheinung.
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In gewissen Ausführungsformen wird das isolierende Material 120 teilweise unter Anwendung einer selektiven und anistropen Ätztechnik entfernt. Diesbezüglich kann das isolierende Material 120 vorzugsweise unter Anwendung einer geeigneten Ätzchemie entfernt werden, die selektiv zu dem isolierenden Material 120 ist, so dass das dielektrische Material 170, die Abstandshalter 140, die Hartmaskenabdeckungen 112 und die Stege 110 intakt bleiben (oder diese Komponenten werden bewahrt, indem lediglich eine geringfügige Ätzung auftrat). Zu beachten ist, dass die Abstandshalter 140 als eine selbstjustierende Ätzmaske dienen, während das isolierende Material 120 anisotrop geätzt wird. Folglich wird der Teil des isolierenden Materials 120, der unterhalb des zwischen den Abstandshaltern 140 festgelegten Bereichs angeordnet ist, in einer selbstjustierten Weise geätzt. Ferner wird das selektive Ätzen des isolierenden Materials 120 derart gesteuert, dass eine isolierende Schicht des abgeschiedenen isolierenden Materials 120 über dem Halbleitermaterial 106 und zwischen den Halbleiterstegstrukturen 102, 104 zurückbleibt (siehe 18). Dieses verbleibende isolierende Material 120 trennt die Halbleiterstegstrukturen 102, 104 voneinander.
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Wie in 18 und 19 gezeigt ist, wird durch das Ätzen des isolierenden Materials 120 seine Höhe so verringert, dass obere Bereiche der Stege 110 freigelegt sind und aus der neu gebildeten oberen Oberfläche 180 des isolierenden Materials 120 „herausragen” (siehe zum Vergleich 5). Das selektive Ätzen des isolierenden Materials 120 definiert und bildet einen Gateraumbereich 182 für die Halbleiterbauteilstruktur 100i. Gemäß den 16, 18 und 19 ist dieser Gateraumbereich 182 über dem isolierenden Material 120, über den Halbleiterstegstrukturen 102, 104 und zwischen den Abstandshaltern 140 angeordnet. Ferner schützen die Abstandshalters 140 das darunter liegende isolierende Material 120 und bilden somit dünne „Wände” des isolierenden Materials 120, die den Gateraumbereich 182 von dem äußeren Halbleitermaterial 160 trennen (siehe 19). Dieser anschauliche Fertigungsprozess geht weiter, indem eine Gatestruktur erzeugt wird, die den Gateraumbereich 182 und den Bereich, der zwischen den Abstandshaltern 140 definiert ist, einnimmt. 20 bis 23 zeigen den Zustand der Halbleiterbauteilstruktur 100j nach dem Erzeugen einer anschaulichen Gatestruktur 190. 20 ist eine Draufsicht der Halbleiterbauteilstruktur 100j, 21 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100j, wenn sie von der Linie 21-21 in 20 aus betrachtet wird. 22 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100j, wenn diese von der Linie 22-22 in 20 aus betrachtet wird (d. h. durch die Halbleiterstegstruktur 104 hindurch), und 23 ist eine Querschnittsansicht der Halbleiterbauteilstruktur 100j gemäß der Linie 23-23 in 20 (d. h. durch einen Schnitt benachbart zu der 4 Halbleiterstegstruktur 102).
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20 bis 23 zeigen, wie die fertiggestellte Gatestruktur 190 den Gateraumbereich 182 und den Bereich zwischen den Abstandshaltern 140 ausfüllt. Es ist gut bekannt, dass die Gatestruktur 190 über den Halbleiterstegstrukturen 102, 104 so hergestellt werden kann, dass die Gatestruktur 190 mit den vertikalen Seiten der Stegen 110 in Kontakt ist. Die dargestellte Ausführungsform repräsentiert ein Dual-Gate-Bauelement, wobei die Hartmaskenabdeckungen 112 auf den Endbereichen der Stege 110 verbleiben. Folglich wird, wie in 21 gezeigt ist, die Gatestruktur 190 über dem isolierenden Material 120, den Stegen 110 und den Hartmaskenabdeckungen 112 gebildet. Alternativ können die Hartmaskenabdeckungen 112 vor der Herstellung der Gatestruktur 100 entfernt werden, woraus sich eine Tri-Gate-Bauteilstruktur ergibt. Gemäß konventioneller Austauschgateverfahren besitzt die Draufsicht der Gatestruktur 190 (siehe 20) die gleiche geometrische Gestalt wie die Platzhaltergatestruktur 120 (siehe 14). In dieser Hinsicht wird die Gatestruktur 190 so hergestellt, dass sie quer über den Halbleiterstegstrukturen 102, 104 angeordnet ist. In diesem Beispiel ist die Gatestruktur 190 senkrecht relativ zu den Längsachsen der Halbleiterstegstrukturen 102, 104 ausgerichtet.
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Die Gatestruktur 190 kann unter Anwendung konventioneller Prozessschritte, etwa mit Materialabscheidung, Photolithographie und Ätzen hergestellt werden. Des weiteren kann die Gatestruktur 190 unter Anwendung etablierter Gatemodultechnologien (beispielsweise mit einem Gateisolator in Verbindung mit einer polykristallinen Gateelektrode, einer Metallgateanordnung mit großem ε oder dergleichen) hergestellt werden. In der Praxis kann die Herstellung der Gatestruktur 190 beginnen, indem mindestens eine Schicht aus Gatematerial über der Halbleiterbauteilstruktur 100i, wie sie in 18 und 19 gezeigt ist, hergestellt wird. In typischen Ausführungsformen werden die diversen Schichten an Gatematerialien ganzflächig auf der Halbleiterbauteilstruktur in konformer Weise aufgebracht (beispielsweise unter Anwendung einer der Abscheidetechniken, wie sie zuvor genannt sind).
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Das abgeschiedene Gatematerial kann dann eingeebnet werden, beispielsweise unter Anwendung einer chemisch-mechanischen Polieranlage. In der dargestellten Ausführungsform wird das abgeschiedene Gatematerial poliert bis es mit den oberen Endebereichen der Abstandshalter 140 bündig ist und so, dass überschüssiges Material von der oberen Fläche des dielektrischen Materials 170 entfernt wird (siehe 22 und 23). In der Praxis können die Abstandshalter 140 und/oder das dielektrische Material 170 als ein Polierstoffindikator während dieses Schrittes dienen. Schließlich wird die Gatestruktur 190 als Ergebnis dieser Fertigungsschritte geschaffen.
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Daraufhin kann eine Reihe bekannter Prozessschritte ausgeführt werden, um die Herstellung eines oder mehrerer Halbleiterbauelemente abzuschließen, die die Halbleiterstegstrukturen 102, 104 beinhalten. Beispielsweise kann der Fertigungsprozess ausgeführt werden, so dass mindestens ein Transistorbauelement fertiggestellt wird, das die Stege 110 und die Gatestruktur 190 enthält. Diese abschließenden Prozessschritte und andere nachgeordnete Prozessschritte werden hierin nicht beschrieben.
