DE102017117850B4 - Flexibles Verschmelzungsschema für epitaxiale Source-/Drain-Bereiche - Google Patents

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    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

Verfahren mit den folgenden Schritten:Herstellen eines ersten Gate-Stapels (28), der auf Oberseiten und Seitenwänden von ersten Halbleiterfinnen (226) verläuft, wobei die ersten Halbleiterfinnen (226) parallel zueinander sind und zueinander benachbart sind;Herstellen eines zweiten Gate-Stapels (28), der auf Oberseiten und Seitenwänden von zweiten Halbleiterfinnen (426) verläuft, wobei die zweiten Halbleiterfinnen (426) parallel zueinander sind und zueinander benachbart sind;Herstellen einer dielektrischen Schicht (38), wobei die dielektrische Schicht (38) einen ersten Teil, der auf dem ersten Gate-Stapel (28) und den ersten Halbleiterfinnen (226) verläuft, und einen zweiten Teil aufweist, der auf dem zweiten Gate-Stapel (28) und den zweiten Halbleiterfinnen (426) verläuft;Ätzen des ersten Teils der dielektrischen Schicht (38) in einem ersten Ätzprozess, um erste Finnen-Abstandshalter (246) auf den Seitenwänden der ersten Halbleiterfinnen (226) herzustellen, wobei die ersten Finnen-Abstandshalter (246) eine erste Höhe (H2) haben;Ätzen des zweiten Teils der dielektrischen Schicht (38) in einem zweiten Ätzprozess, um zweite Finnen-Abstandshalter (446) auf den Seitenwänden der zweiten Halbleiterfinnen (426)herzustellen, wobei die zweiten Finnen-Abstandshalter (446) eine zweite Höhe (H4) haben, die größer als die erste Höhe ist;Aussparen der ersten Halbleiterfinnen(226), um erste Aussparungen (248) zwischen den ersten Finnen-Abstandshaltern (246) herzustellen;Aussparen der zweiten Halbleiterfinnen (426), um zweite Aussparungen (448)zwischen den zweiten Finnen-Abstandshaltern (446) herzustellen; undsimultanes Aufwachsen von ersten epitaxialen Halbleiterbereichen (252) aus den ersten Aussparungen (248) und von zweiten epitaxialen Halbleiterbereichen (452) aus den zweiten Aussparungen (448), wobei die ersten epitaxialen Halbleiterbereiche (252), die aus benachbarten der ersten Aussparungen (248) aufgewachsen werden, miteinander verschmolzen werden und die zweiten epitaxialen Halbleiterbereiche (452), die aus benachbarten der zweiten Aussparungen (448) aufgewachsen werden, voneinander getrennt sind,Herstellen einer Maskenschicht (56) über der dielektrischen Schicht;Herstellen eines ersten Fotoresists (58) über dem zweiten Gate-Stapel (28) und den zweiten Halbleiterfinnen (426);Ätzen eines ersten Teils der Maskenschicht (56) direkt über dem ersten Gate-Stapel (28) und den ersten Halbleiterfinnen (226);Ätzen eines ersten Teils der dielektrischen Schicht (38), der von dem geätzten ersten Teil der Maskenschicht (56) bedeckt ist, um die ersten Finnen-Abstandshalter (246) herzustellen; undEntfernen des ersten Fotoresists (42), nachdem die ersten Aussparungen (248) hergestellt worden sind.

Description

  • Hintergrund der Erfindung
  • Technologische Fortschritte bei IC-Materialien und -Entwürfen (IC: integrierter Schaltkreis) haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation hat. Im Laufe der IC-Evolution hat die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen je Chipfläche) im Allgemeinen zugenommen, während die Strukturgröße (d. h. die kleinste Komponente oder Leitung, die mit einem Herstellungsverfahren erzeugt werden kann) abgenommen hat. Dieser Prozess der Verkleinerung bietet im Allgemeinen Vorteile durch die Erhöhung der Produktionsleistung und die Senkung der entsprechenden Kosten.
  • Diese Verkleinerung hat aber auch die Komplexität der Bearbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Bearbeitung und -Herstellung erforderlich. Zum Beispiel sind dreidimensionale Transistoren, wie etwa Finnen-Feldeffekttransistoren (FinFETs) eingeführt worden, um planare Transistoren zu ersetzen. Zwar sind bestehende FinFET-Bauelemente und Verfahren zu deren Herstellung für ihren angestrebten Zweck bisher im Allgemeinen geeignet gewesen, aber sie sind nicht in jeder Hinsicht völlig zufriedenstellend gewesen. Zum Beispiel können die FinFETs für unterschiedliche Schaltkreise, wie etwa Kernschaltkreise (Logikschaltkreise) und SRAM-Schaltkreise (SRAM: statischer Direktzugriffsspeicher) unterschiedliche Entwürfe haben, und die epitaxialen Source-/Drain-Bereiche, die von benachbarten Finnen aufgewachsen werden, müssen bei einigen Schaltkreisen (wie etwa Logikschaltkreisen) möglicherweise verschmolzen werden und bei anderen Schaltkreisen (wie etwa SRAM-Schaltkreisen) voneinander getrennt werden. Um Herstellungskosten zu sparen, wird jedoch die Epitaxie für unterschiedliche Bereiche simultan durchgeführt. Das führt zu Schwierigkeiten beim selektiven Verschmelzen von Epitaxiebereichen bei einigen Schaltkreisen und beim Nicht-Verschmelzen von anderen Schaltkreisen. Daher müssen die verschmolzenen Epitaxiebereiche verkleinert werden, um sie voneinander zu trennen. Verfahren zum Herstellen von Finnen-Feldeffekttansistoren sind in der US 2016/0358925 A1 und der US 2014/0065782 A1 beschrieben. US 2016/0358925 A1 lehrt die gleichzeitige Herstellung von sowohl FinFETs mit verschmolzenen Epitaxiebereichen als auch von FinFETs mit nicht-verschmolzenen Epitaxiebereichen mittels simultaner Epitaxie. US 2014/0065782 A1 lehrt, wie durch Wahl einer Finnen-Abstandshalter-Höhe gezielt beeinflusst werden kann, ob benachbarte Epitaxiebereiche verschmelzen oder nicht.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A bis 10C sind Schnittansichten und perspektivische Darstellungen von Zwischenstufen bei der Herstellung von Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 11 zeigt beispielhafte Layouts eines Logikschaltkreises und eines SRAM-Schaltkreises gemäß einigen Ausführungsformen.
    • 12 zeigt einen Prozessablauf zur Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zur Herstellung von verschmolzenen und nicht-verschmolzenen epitaxialen Source/Drain-Bereichen von FinFETs anzugeben. Die Aufgabe wird durch das Verfahren nach Anspruch 1 gelöst. Weiterbildungen finden sich in den Unteransprüchen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden Verfahren zur Herstellung von Finnen-Feldeffekttransistoren (FinFETs) gemäß verschiedenen beispielhaften Ausführungsformen zur Verfügung gestellt. Es werden die Zwischenstufen der Herstellung der FinFETs erläutert. Außerdem werden Abwandlungen einiger Ausführungsformen erörtert. In allen verschiedenen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Die 1A bis 10C zeigen Zwischenstufen bei der Herstellung von FinFETs. Die in den 1A bis 10C gezeigten Schritte sind auch in dem Prozessablauf 500 schematisch angegeben, der in 12 gezeigt ist. In den 1A bis 10C können die Figuren-Bezeichnungen jeweils den Buchstaben A, B oder C haben. Der Buchstabe A gibt an, dass die jeweilige Figur eine perspektivische Darstellung zeigt. Der Buchstabe B gibt an, dass die jeweilige Figur von der Ebene erhalten wird, die die Gleiche wie die vertikale Ebene ist, die die Linie B - B von 1A enthält, und der Buchstabe C gibt an, dass die jeweilige Figur von den Ebenen erhalten wird, die die Gleichen wie die vertikalen Ebenen sind, die die Linien C - C von 1A enthalten. Somit zeigen die Figuren, deren Bezeichnungen den Buchstaben B enthalten, die Schnittansichten, die von den vertikalen Ebenen erhalten werden, die zu den Längsrichtungen von Gate-Stapeln parallel sind, und die Figuren, deren Bezeichnungen den Buchstaben C enthalten, zeigen Schnittansichten, die von den vertikalen Ebenen erhalten werden, die zu den Längsrichtungen von Halbleiterfinnen parallel sind, was in den nachstehenden Absätzen näher erörtert wird.
  • 1A zeigt eine perspektivische Darstellung bei der Herstellung einer Struktur, die ein Substrat 20, Trennbereiche 22, Halbleiterstreifen 24 zwischen den Trennbereichen 22, und Halbleiterfinnen 26 über den Oberseiten der Trennbereiche 22 aufweist. Das Substrat 20 ist ein Halbleitersubstrat, das ein Siliziumsubstrat, ein Silizium-Kohlenstoff-Substrat oder ein Substrat sein kann, das aus anderen Halbleitermaterialien besteht, wie etwa III-V-Verbindungshalbleitermaterialien. Das Substrat 20 kann mit einem p- oder n-Dotierungsstoff leicht dotiert sein.
  • Die Trennbereiche 22 können zum Beispiel STI-Bereiche (STI: flache Grabenisolation) sein. Die Herstellung der STI-Bereiche 22 kann das Ätzen des Halbleitersubstrats 20 zum Herstellen von Gräben und das Füllen der Gräben mit einem oder mehreren dielektrischen Materialien zur Herstellung der STI-Bereiche 22 umfassen. Die STI-Bereiche 22 können Siliziumoxid aufweisen, aber es können auch andere dielektrische Materialien, wie etwa Nitride, verwendet werden. Die Halbleiterfinnen 26 überdecken die darunter befindlichen Halbleiterstreifen 24. Die Herstellung der Halbleiterfinnen 26 kann das Aussparen der STI-Bereiche 22 umfassen, sodass die Teile des Halbleitermaterials zwischen den entfernten Teilen der STI-Bereiche 22 zu den Halbleiterfinnen 26 werden. Die Halbleiterfinnen 26 und einige oder im Wesentlichen alle der Halbleiterstreifen 24 können aus Silizium (ohne Germanium) oder einer anderen siliziumhaltigen Verbindung bestehen, die unter anderem Silizium-Kohlenstoff, Siliziumgermanium oder dergleichen umfasst.
  • Auf den Halbleiterfinnen 26 wird eine Vielzahl von parallelen Gate-Stapeln 28 hergestellt. Die Gate-Stapel 28 sind zueinander parallel und bedecken Teile der Halbleiterfinnen 26, während einige andere Teile der Halbleiterfinnen 26 unbedeckt bleiben. Die Gate-Stapel 28 umfassen Gate-Dielektrika 32 auf den Seitenwänden und den Oberseiten der Halbleiterfinnen 26 sowie Gate-Elektroden 34 über den Gate-Dielektrika 32. Die Gate-Dielektrika 32 können aus der Gruppe Siliziumoxid, Siliziumnitrid, Galliumoxid, Aluminiumoxid, Scandiumoxid, Zirconiumoxid, Lanthanoxid, Hafniumoxid, Kombinationen davon und Mehrfachschichten davon gewählt werden. Die Gate-Elektroden 34 können aus einem leitenden Material, wie etwa Polysilizium, einem feuerfesten Material oder einer jeweiligen Verbindung bestehen, wie z. B. Polysilizium, Ti, W, TiAl, TaC, TaCN, TaAlC, TaAlCN, TiN und TiW. In anderen Beispielen weisen die Gate-Elektroden 34 Nickel (Ni), Gold (Au), Kupfer (Cu) oder Legierungen davon auf.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung verbleiben die Gate-Stapel 28 in den endgültigen FinFETs und bilden deren Gate-Stapel. Bei alternativen Ausführungsformen der vorliegenden Erfindung sind die Gate-Stapel 28 Dummy-Gate-Stapel, die in späteren Schritten durch Ersatz-Gates ersetzt werden. Somit können die Gate-Stapel 28 Dummy-Gate-Elektroden (die ebenfalls mit 34 bezeichnet sind) umfassen, die zum Beispiel Polysilizium aufweisen können. Die Dummy-Gate-Dielektrika 32 können zwischen den Dummy-Gate-Elektroden 34 und den Halbleiterfinnen 26 hergestellt werden oder auch nicht.
  • Die Gate-Stapel 28 können außerdem Hartmasken 35 und 36 umfassen, die über den Gate-Elektroden 34 hergestellt sind. Bei einigen Ausführungsformen bestehen die Hartmasken 35 aus Siliziumoxid, Siliziumoxidcarbonitrid (SiOCN) oder dergleichen. Die Hartmasken 36 können bei einigen Ausführungsformen aus Siliziumnitrid (SiN), SiOCN, SiOC oder anderen dielektrischen Materialien bestehen.
  • Die in 1A gezeigte perspektivische Darstellung zeigt beispielhafte Layouts von Schaltkreisen 602 und 604, die schematisch als Strichlinien-Kästen dargestellt sind. Bei einigen Ausführungsformen sind die Schaltkreise 602 und 604 jeweils aus der Gruppe Logikschaltkreis und SRAM-Schaltkreis gewählt, und sie können die gleiche Art von Schaltkreis oder unterschiedliche Arten von Schaltkreisen sein. In der folgenden Erörterung werden die Schaltkreise 602 und 604 zum Beispiel als ein Logikschaltkreis bzw. als ein SRAM-Schaltkreis bezeichnet, obwohl auch andere Kombinationen in Betracht gezogen werden.
  • Bei einigen Ausführungsformen wird der Schaltkreis 602 in einem Bauelementbereich hergestellt, der einen n-FinFET-Bereich 100 und einen p-FinFET-Bereich 200 aufweist, und der Schaltkreis 604 wird in einem Bauelementbereich hergestellt, der einen n-FinFET-Bereich 300 und einen p-FinFET-Bereich 400 aufweist. Die Bauelementbereiche 100, 200, 300 und 400 sind auch in den 1B und 1C bis 10C gezeigt. In den Bereichen 100, 200, 300 und 400 werden Halbleiterfinnen 126, 226, 326 bzw. 426 hergestellt, die gemeinsam als Halbleiterfinnen 26 bezeichnet werden. Die Gate-Stapel 28 werden in Richtungen hergestellt, die senkrecht zu den Längsrichtungen der Halbleiterfinnen 26 sind. Es ist zu beachten, dass die Gate-Stapel 28 für eine kompakte Darstellung zwar als Gate-Stapel dargestellt sind, die durchgehend in unterschiedliche Bauelementbereiche 100, 200, 300 und 400 hinein reichen, aber die Gate-Stapel 28 in unterschiedlichen Bauelementbereichen können physisch voneinander getrennt sein, oder einige Gate-Stapel 28 in einigen Bauelementbereichen können in einer Kombination verbunden sein, während die Gate-Stapel 28 in anderen Bauelementbereichen getrennt sind.
  • 1B zeigt Schnittansichten der Halbleiterfinnen 26 in den Bauelementbereichen 100, 200, 300 und 400, wobei die Schnittansicht von der Ebene erhalten wird, die die Linie B - B von 1A schneidet. Außerdem wird die Ebene der Schnittansicht von der Mitte von zwei benachbarten Gate-Stapeln 28 erhalten (wie in 1C schematisch dargestellt ist). Wie in 1B gezeigt ist, kann ein Abstand D1 zwischen benachbarten Finnen 126 größer als ein, gleich einem oder kleiner als ein Abstand D1' zwischen benachbarten Finnen 326 sein. Ein Abstand D2 zwischen benachbarten Finnen 226 kann größer als ein, gleich einem oder kleiner als ein Abstand D2' zwischen benachbarten Finnen 426 sein. Die in 1B gezeigte Darstellung spiegelt die Strukturen wider, die in den Bereichen gezeigt sind, die durch die Strichlinien 602 und 604 von 1A gekennzeichnet sind (siehe auch 11).
  • 1C zeigt Schnittansichten der Bauelementbereiche 100, 200, 300 und 400, wobei die Schnittansichten von Ebenen erhalten werden, die die Linien C - C von 1A schneiden.
  • Wie in den 1A, 1B und 1C gezeigt ist, wird eine dielektrische Schicht 38 hergestellt. Der entsprechende Schritt ist als Schritt 502 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Die dielektrische Schicht 38 wird alternativ als Abstandshalterschicht bezeichnet. Bei einigen Ausführungsformen der vorliegenden Erfindung besteht die Abstandshalterschicht 38 aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) oder Siliziumoxidnitrid (SiON), aber es können auch andere dielektrische Materialien verwendet werden. Die Abstandshalterschicht 38 kann eine Dicke in dem Bereich von etwa 2 nm bis etwa 5 nm haben.
  • Die Abstandshalterschicht 38 wird als eine konforme Schicht hergestellt, und sie bedeckt somit die Oberseiten und die Seitenwände der Halbleiterfinnen 26 (1B) und der Gate-Stapel 28 (1C). Die Teile der Abstandshalterschicht 38 auf den Oberseiten der Halbleiterfinnen 26 werden zum Herstellen von Finnen-Abstandshaltern verwendet, wie in 2B gezeigt ist, und die Teile der Abstandshalterschicht 38 auf den Seitenwänden der Gate-Stapel 28 werden zum Herstellen von Gate-Abstandshaltern verwendet.
  • Über der Abstandshalterschicht 38 wird eine Maskenschicht 40 hergestellt. Der entsprechende Schritt ist ebenfalls als Schritt 502 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Das Material für die Maskenschicht 40 wird so gewählt, dass es eine höhere Ätzselektivität als das Material der Abstandshalterschicht 38 hat. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das Material für die Maskenschicht 40 ebenfalls aus der Gruppe Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) oder Siliziumoxidnitrid (SiON) gewählt. Die Maskenschicht 40 kann eine Dicke in dem Bereich von etwa 2 nm bis etwa 10 nm haben. Die Maskenschicht 40 wird ebenfalls als eine konforme Schicht hergestellt. Das Herstellungsverfahren für die Abstandshalterschicht 38 und die Maskenschicht 40 kann aus konformen Abscheidungsverfahren gewählt werden, wie etwa Atomlagenabscheidung (ALD) und chemische Aufdampfung (CVD). Sowohl die Abstandshalterschicht 38 als auch die Maskenschicht 40 reichen in die Bauelementbereiche 100, 200, 300 und 400 hinein.
  • Die 2A, 2B und 2C zeigen die Strukturierung der Abstandshalterschicht 38 in dem Bereich 100. Zunächst wird ein Fotoresist 42 aufgebracht und strukturiert, wobei das Fotoresist 42 zwar in den 2B und 2C gezeigt ist, jedoch nicht in 2A, obwohl es auch noch in 2A vorhanden ist. Das Fotoresist 42 kann ein Einfachschicht-Fotoresist oder ein Dreifachschicht-Fotoresist sein, das eine anorganische Schicht (die auch Mittelschicht genannt wird) aufweist, die zwischen zwei Fotoresists (die auch untere und obere Schicht genannt werden) geschichtet ist. Das strukturierte Fotoresist 42 bedeckt die Bereiche 200, 300 und 400 und lässt den Bereich 100 unbedeckt. Dann wird ein Ätzschritt durchgeführt, um die Teile der Maskenschicht 40 von dem Bereich 100 zu entfernen. Der entsprechende Schritt ist als Schritt 504 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. In Abhängigkeit von dem Verfahren und dem Abstand zwischen benachbarten Finnen 126 (1C) kann die Maskenschicht 40 einen Restteil haben (oder auch nicht), der zwischen benachbarten Finnen 126 zurückbleibt, wie in 2B gezeigt ist. Nachdem die Maskenschicht 40 entfernt worden ist, liegt der Teil der Abstandshalterschicht 38 in dem Bereich 100 frei, und eine anisotrope Ätzung wird durchgeführt, um die Abstandshalterschicht 38 in dem Bereich 100 zu ätzen, sodass die oberen Teile der Abstandshalterschicht 38 auf den Finnen 126 entfernt werden, wodurch die Finnen 126 freigelegt werden. Der entsprechende Schritt ist als Schritt 506 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Gate-Stapel 28 werden zu Gate-Abstandshaltern 144 (2C), und die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Finnen 126 ( 1B) werden zu Finnen-Abstandshaltern 146 (2B). Die Ätzdauer für die Abstandshalterschicht 38 wird so gewählt, dass die Finnen-Abstandshalter 146 eine angemessene Höhe H1 (2B) haben.
  • In einem nachfolgenden Schritt werden die freigelegten Halbleiterfinnen 126, zum Beispiel in einem anisotropen oder isotropen Ätzprozess, ausgespart, sodass Aussparungen 148 (2B und 2C) entstehen, die in die Halbleiterfinnen 126 hinein reichen. Der entsprechende Schritt ist als Schritt 508 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Die Unterseiten der Aussparungen 148 können höher als die, auf gleicher Höhe mit den oder niedriger als die Oberseiten der STI-Bereiche 22 sein. Die Ätzung wird unter Verwendung eines Ätzmittels durchgeführt, das zwar die Finnen 126 angreift, aber die Finnen-Abstandshalter 146 kaum angreift. Daher wird in dem Ätzschritt die Höhe der Finnen-Abstandshalter 146 im Wesentlichen nicht verringert. Nach der Herstellung der Aussparungen 148 wird das Fotoresist 42 zum Beispiel in einem Ablöseschritt entfernt.
  • Die 3A, 3B und 3C zeigen die Strukturierung der Abstandshalterschicht 38 in dem Bereich 300. Zunächst wird ein Fotoresist 50 aufgebracht und strukturiert, wobei das Fotoresist 50 zwar in den 3B und 3C gezeigt ist, jedoch nicht in 3A, obwohl es auch noch in 3A vorhanden ist. Das Fotoresist 50 kann ein Einfachschicht-Fotoresist oder ein Dreifachschicht-Fotoresist sein. Das strukturierte Fotoresist 50 bedeckt die Bereiche 100, 200 und 400 und lässt den Bereich 300 unbedeckt. Dann wird ein Ätzschritt durchgeführt, um die Teile der Maskenschicht 40 in dem Bereich 300 zu entfernen. Der entsprechende Schritt ist als Schritt 510 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. In Abhängigkeit von dem Verfahren und dem Abstand zwischen benachbarten Finnen 326 (2C) kann die Maskenschicht 40 einen Restteil haben (oder auch nicht), der zwischen benachbarten Finnen 326 zurückbleibt (3C). Nachdem die Maskenschicht 40 entfernt worden ist, liegt der Teil der Abstandshalterschicht 38 in dem Bereich 300 frei, und eine anisotrope Ätzung wird durchgeführt, um die Abstandshalterschicht 38 zu ätzen, sodass die oberen Teile der Abstandshalterschicht 38 auf den Finnen 326 entfernt werden, wodurch die Finnen 326 freigelegt werden. Der entsprechende Schritt ist als Schritt 512 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Gate-Stapel 28 werden zu Gate-Abstandshaltern 344 (3C), und die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Finnen 326 (3B) werden zu Finnen-Abstandshaltern 346 ( 3B). Die Ätzdauer für die Abstandshalterschicht 38 wird so gewählt, dass die Finnen-Abstandshalter 346 eine angemessene Höhe H3 (3B) haben.
  • In einem nachfolgenden Schritt werden die freigelegten Halbleiterfinnen 326, zum Beispiel in einem anisotropen oder isotropen Ätzprozess, ausgespart, sodass Aussparungen 348 (3B und 3C) entstehen, die in die Halbleiterfinnen 326 hinein reichen. Der entsprechende Schritt ist als Schritt 514 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Die Unterseiten der Aussparungen 348 können höher als die, auf gleicher Höhe mit den oder niedriger als die Oberseiten der STI-Bereiche 22 sein. Die Ätzung wird unter Verwendung eines Ätzmittels durchgeführt, das zwar die Finnen 326 angreift, aber die Finnen-Abstandshalter 346 kaum angreift. Daher wird in dem Ätzschritt die Höhe der Finnen-Abstandshalter 346 im Wesentlichen nicht verringert. Nach der Herstellung der Aussparungen 348 wird das Fotoresist 50 entfernt.
  • Die 4A, 4B und 4C zeigen eine simultane Epitaxie zum Herstellen von epitaxialen Halbleiterbereichen 152 und 352 (die Source-/Drain-Bereiche von FinFETs sind) in dem Bereich 100 bzw. 300. Der entsprechende Schritt ist als Schritt 516 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Epitaxiebereiche 152 und 352 das epitaxiale Aufwachsen von Siliziumphosphor (SiP) oder von mit Phosphor dotiertem Silizium-Kohlenstoff (SiCP), und die resultierenden FinFETs, die in den Bereichen 100 und 300 entstehen, sind n-FinFETs. Wie in 4B gezeigt ist, werden in der Anfangsphase der Epitaxie die aufgewachsenen Epitaxiebereiche 152 und 352 von den Finnen-Abstandshaltern 146 und 346 begrenzt. Nachdem die Epitaxiebereiche 152 und 352 höher als die oberen Enden der Epitaxiebereiche 152 bzw. 352 aufgewachsen worden sind, kommt es zusammen mit dem vertikalen Wachstum auch zu einem seitlichen Wachstum, und die Epitaxiebereiche 152 und 352 dehnen sich seitlich aus.
  • Die Teile der Epitaxiebereiche 152, die aus benachbarten Aussparungen 148 aufgewachsen werden, können zu einem großen Epitaxiebereich verschmolzen werden oder können voneinander getrennt bleiben, wenn die Epitaxie beendet ist. Die Teile der Epitaxiebereiche 352, die aus benachbarten Aussparungen 348 aufgewachsen werden, können ebenfalls zu einem großen Epitaxiebereich verschmolzen werden oder können voneinander getrennt bleiben, wenn die Epitaxie beendet ist. Darüber hinaus können bei der Verschmelzung Hohlräume 153 und 353 entstehen. Ob eine Verschmelzung erfolgt oder nicht, hängt von den Höhen der jeweiligen Finnen-Abstandshalter 146 und 346 und von der Dauer der Epitaxie ab. Daher ist durch Einstellen der Höhen H1 und H3 (4B) eines der folgenden vier Szenarien möglich: die Verschmelzung erfolgt für beide Epitaxiebereiche 152 und 352; die Verschmelzung erfolgt zwar für die Epitaxiebereiche 152, aber nicht für die Epitaxiebereiche 352; die Verschmelzung erfolgt zwar für die Epitaxiebereiche 352, aber nicht für die Epitaxiebereiche 152; und die Verschmelzung erfolgt für keine der Epitaxiebereiche 152 und 352. 4D zeigt einige beispielhafte Ausführungsformen, bei denen nicht-verschmolzene Epitaxiebereiche 152 und 352 für den Fall dargestellt sind, dass die entsprechenden Epitaxieteile 608 innerhalb der Strichlinien nicht vorhanden sind.
  • Kommen wir zu 4B zurück. Wenn es zum Beispiel wünschenswert ist, dass die Verschmelzung zwar für die Epitaxiebereiche 152, aber nicht für die Epitaxiebereiche 352 erfolgt, können die Finnen-Abstandshalter 146 so hergestellt werden, dass sie eine Höhe H1 haben, die kleiner als die Höhe H3 der Finnen-Abstandshalter 346 ist. Dadurch erfolgt die seitliche Ausdehnung bei den Epitaxiebereichen 152 früher als bei den Epitaxiebereichen 352, und die Epitaxiebereiche 152 verschmelzen, während die Epitaxiebereiche 352 nicht verschmelzen. Bei einigen Ausführungsformen der vorliegenden Erfindung kann zum Erreichen einer kleineren Höhe H1 als die Höhe H3 eine Dauer TP1 zum Ätzen der Abstandshalterschicht 38 (der in 2B gezeigte Schritt) so gewählt werden, dass sie länger als eine Dauer TP3 zum Ätzen der Abstandshalterschicht 38 (der in 3B gezeigte Schritt) ist. Bei einigen Ausführungsformen der vorliegenden Erfindung kann ein Verhältnis TP1 /TP3 größer als etwa 1,5 sein und kann in dem Bereich von etwa 1,5 bis etwa 5,0 liegen. Dadurch kann das Verhältnis Höhe H3 / Höhe H1 größer als etwa 1,5 sein und kann in dem Bereich von etwa 1,5 bis etwa 5,0 liegen. Bei der Verschmelzung von benachbarten Epitaxiebereichen kann der resultierende FinFET einen höheren Ansteuerstrom (Sättigungsstrom) haben. Wenn die benachbarten Epitaxiebereiche nicht verschmolzen sind, können die resultierenden FinFETs kompakter sein. Somit können unterschiedliche Anforderungen an unterschiedliche Schaltkreise gleichzeitig erfüllt werden, ohne dass die Epitaxiebereiche mit unterschiedlichen Epitaxieprozessen hergestellt werden müssen.
  • Wenn es im Gegensatz zu dem vorstehenden Beispiel wünschenswert ist, dass die Verschmelzung zwar für die Epitaxiebereiche 352, aber nicht für die Epitaxiebereiche 152 erfolgt, können die Finnen-Abstandshalter 146 so hergestellt werden, dass ihre Höhe H1 größer als die Höhe H3 der Finnen-Abstandshalter 346 ist. Bei einigen Ausführungsformen der vorliegenden Erfindung kann ein Verhältnis TP3 /TP1 größer als etwa 1,5 sein und kann in dem Bereich von etwa 1,5 bis etwa 5,0 liegen. Dadurch kann das Verhältnis Höhe H1 / Höhe H3 größer als etwa 1,5 sein und kann in dem Bereich von etwa 1,5 bis etwa 5,0 liegen.
  • Bei einigen Ausführungsformen wird nach der Epitaxie eine Implantation durchgeführt, um einen n-Dotierungsstoff, wie etwa Phosphor oder Arsen, in die Epitaxiebereiche 152 und 352 zu implantieren, um Source-/Drain-Bereiche herzustellen, die ebenfalls mit den Bezugssymbolen 152 und 352 bezeichnet sind. Bei alternativen Ausführungsformen wird keine Implantation eines n-Dotierungsstoffs durchgeführt, und der n-Dotierungsstoff wird durch die In-situ-Dotierung bereitgestellt, die bei der Epitaxie erfolgt.
  • Die 5A bis 10C zeigen die Herstellung von Epitaxiebereichen für die FinFETs in den Bauelementbereichen 200 und 400, wobei die jeweiligen Schritte den Schritten für die Herstellung der Epitaxiebereiche in den Bauelementbereichen 100 und 300 ähnlich sind, mit der Ausnahme, dass die Leitfähigkeitstypen einiger Bereiche umgekehrt werden. Zunächst wird ein Ätzschritt durchgeführt, um verbliebene Teile der Maskenschicht 40 aus den Bereichen 100, 200, 300 und 400 zu entfernen. Der entsprechende Schritt ist als Schritt 518 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Nach der Ätzung können einige Restteile der Maskenschicht 40 zurückbleiben (oder auch nicht). Die resultierende Struktur ist in den 5A, 5B und 5C gezeigt.
  • Dann wird eine Maskenschicht 56 hergestellt, wie in den 6A, 6B und 6C gezeigt ist. Der entsprechende Schritt ist als Schritt 520 in dem Prozessablauf 500 angegeben, der in 12 gezeigt ist. Das Material und die Herstellungsverfahren für die Maskenschicht 56 können aus den gleichen in Frage kommenden Materialien und Verfahren wie für die Herstellung der Maskenschicht 40 gewählt werden. Zum Beispiel kann das Material für die Maskenschicht 56 aus der Gruppe Siliziumnitrid, Siliziumoxid, SiCN, SiOCN und SiON gewählt werden. Die Maskenschicht 56 kann ebenfalls durch ALD oder CVD hergestellt werden. Die Dicke der Maskenschicht 56 kann in dem Bereich von etwa 2 nm bis etwa 10 nm liegen.
  • Die 7A, 7B und 7C zeigen die Strukturierung der Abstandshalterschicht 38 in dem Bereich 200. Zunächst wird ein Fotoresist 58 aufgebracht und strukturiert, wobei das Fotoresist 58 zwar in den 7B und 7C gezeigt ist, jedoch nicht in 7A, obwohl es auch noch in 7A vorhanden ist. Das strukturierte Fotoresist 58 bedeckt die Bereiche 100, 300 und 400 und lässt den Bereich 200 unbedeckt. Dann wird ein Ätzschritt durchgeführt, um die Teile der Maskenschicht 56 in dem Bereich 200 zu entfernen. In Abhängigkeit von dem Verfahren und dem Abstand zwischen benachbarten Finnen 226 ( 2C) hat die Maskenschicht 56 einen Restteil, der zwischen benachbarten Finnen 226 zurückbleibt (7B). Nachdem die Maskenschicht 56 entfernt worden ist, liegt der Teil der Abstandshalterschicht 38 in dem Bereich 200 frei, und eine anisotrope Ätzung wird durchgeführt, um die Abstandshalterschicht 38 zu ätzen, sodass die oberen Teile der Abstandshalterschicht 38 auf den Finnen 226 entfernt werden (6B), wodurch die Finnen 226 freigelegt werden. Die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Gate-Stapel 28 werden zu Gate-Abstandshaltern 244 (7C), und die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Finnen 226 ( 7B) werden zu Finnen-Abstandshaltern 246. Die Ätzdauer für die Abstandshalterschicht 38 wird so gewählt, dass die Finnen-Abstandshalter 246 eine angemessene Höhe H2 (7B) haben.
  • In einem nachfolgenden Schritt werden die freigelegten Halbleiterfinnen 226 (6B), zum Beispiel in einem anisotropen oder isotropen Ätzprozess, geätzt, sodass Aussparungen 248 (7B und 7C) entstehen, die in die Halbleiterfinnen 226 hinein reichen. Die Unterseiten der Aussparungen 248 können höher als die, auf gleicher Höhe mit den oder niedriger als die Oberseiten der STI-Bereiche 22 sein. Die Ätzung wird unter Verwendung eines Ätzmittels durchgeführt, das zwar die Finnen 226 angreift, aber die Finnen-Abstandshalter 246 kaum angreift. Daher wird in dem Ätzschritt die Höhe H2 der Finnen-Abstandshalter 246 im Wesentlichen nicht verringert. Nach der Herstellung der Aussparungen 248 wird das Fotoresist 58 entfernt.
  • Die 8A, 8B und 8C zeigen die Strukturierung der Abstandshalterschicht 38 in dem Bereich 400. Zunächst wird ein Fotoresist 62 aufgebracht und strukturiert, wobei das Fotoresist 62 zwar in den 8B und 8C gezeigt ist, jedoch nicht in 8A, obwohl es auch noch in 8A vorhanden ist. Das strukturierte Fotoresist 62 bedeckt die Bereiche 100, 200 und 300 und lässt den Bereich 400 unbedeckt. Dann wird ein Ätzschritt durchgeführt, um die Teile der Maskenschicht 56 in dem Bereich 400 zu entfernen. In Abhängigkeit von dem Verfahren und dem Abstand D2' zwischen benachbarten Finnen 426 (2C) kann die Maskenschicht 56 einen Restteil haben (oder auch nicht), der zwischen benachbarten Finnen 426 zurückbleibt (8B). Nachdem die Maskenschicht 56 entfernt worden ist, liegt der Teil der Abstandshalterschicht 38 in dem Bereich 400 frei, und eine anisotrope Ätzung wird durchgeführt, um die Abstandshalterschicht 38 zu ätzen, sodass die oberen Teile der Abstandshalterschicht 38 auf den Finnen 426 (7B) entfernt werden, wodurch die Finnen 426 freigelegt werden. Die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Gate-Stapel 28 werden zu Gate-Abstandshaltern 444 (8C), und die verbliebenen Teile der Abstandshalterschicht 38 auf den Seitenwänden der Finnen 426 (8B) werden zu Finnen-Abstandshaltern 446. Die Ätzdauer für die Abstandshalterschicht 38 wird so gewählt, dass die Finnen-Abstandshalter 446 eine angemessene Höhe H4 (8B) haben.
  • In einem nachfolgenden Schritt werden die freigelegten Halbleiterfinnen 426 (7B), zum Beispiel in einem anisotropen oder isotropen Ätzprozess, geätzt, sodass Aussparungen 448 (8B und 8C) entstehen, die in die Halbleiterfinnen 426 hinein reichen. Die Unterseiten der Aussparungen 448 können höher als die, auf gleicher Höhe mit den oder niedriger als die Oberseiten der STI-Bereiche 22 sein. Die Ätzung wird unter Verwendung eines Ätzmittels durchgeführt, das zwar die Finnen 426 angreift, aber die Finnen-Abstandshalter 446 kaum angreift. Daher wird in dem Ätzschritt die Höhe der Finnen-Abstandshalter 446 im Wesentlichen nicht verringert. Nach der Herstellung der Aussparungen 448 wird das Fotoresist 62 entfernt.
  • Die 9A, 9B und 9C zeigen eine simultane Epitaxie zum Herstellen von Epitaxiebereichen 252 und 452 (die Source-/Drain-Bereiche von FinFETs sind) in dem Bereich 200 bzw. 400. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der Epitaxiebereiche 252 und 452 das epitaxiale Aufwachsen von Siliziumgermanium, wobei Bor in situ dotiert werden kann, sodass die resultierenden FinFETs, die in den Bereichen 200 und 400 entstehen, p-FinFETs sind. Wie außerdem in 9B gezeigt ist, werden in der Anfangsphase der Epitaxie die aufgewachsenen Epitaxiebereiche 252 und 452 von den Finnen-Abstandshaltern 246 bzw. 446 begrenzt. Nachdem die Epitaxiebereiche 252 und 452 höher als die oberen Enden der Epitaxiebereiche 252 bzw. 452 aufgewachsen worden sind, kommt es zusammen mit dem vertikalen Wachstum auch zu einem seitlichen Wachstum, und die Epitaxiebereiche 252 und 452 dehnen sich seitlich aus.
  • Die Teile der Epitaxiebereiche 252, die aus benachbarten Aussparungen 248 aufgewachsen werden, werden zu einem großen Epitaxiebereich verschmolzen. Die Teile der Epitaxiebereiche 452, die aus benachbarten Aussparungen 148 aufgewachsen werden, werden nicht verschmolzen. Das wird dadurch erreicht, dass die Höhe H4 (9B) der Finnen-Abstandshalter 446 so gewählt wird, dass sie größer als die Höhe H2 der Finnen-Abstandshalter 246 ist. Zum Erzielen einer größeren Höhe H4 als die Höhe H2 kann eine Dauer TP4 zum Ätzen der Abstandshalterschicht 38 (der in 8B gezeigte Schritt) so gewählt werden, dass sie kürzer als eine Dauer TP2 zum Ätzen der Abstandshalterschicht 38 (der in 7B gezeigte Schritt) ist. Bei einigen Ausführungsformen der vorliegenden Erfindung kann ein Verhältnis TP2 /TP4 größer als etwa 1,5 sein und kann in dem Bereich von etwa 1,5 bis etwa 5,0 liegen. Dadurch kann das Verhältnis Höhe H4 / Höhe H2 größer als etwa 1,5 sein und kann in dem Bereich von etwa 1,5 bis etwa 5,0 liegen.
  • Bei alternativen Ausführungsformen können die Prozesse zur Herstellung der Finnen-Abstandshalter 236 und 446 eingestellt werden, um die Höhen H2 und H4 zu ändern und eines der folgenden Ergebnisse zu erzielen: (*) die Verschmelzung erfolgt für beide Epitaxiebereiche 252 und 452 (die Höhen H2 und H4 sind im Wesentlichen gleich, wobei der Unterschied zum Beispiel kleiner als etwa 10 % ist); die Verschmelzung erfolgt zwar für die Epitaxiebereiche 452, aber nicht für die Epitaxiebereiche 252 (wobei H2 > H4 ist); und (*) die Verschmelzung erfolgt für keine der Epitaxiebereiche 252 und 452(* falls durch Einstellen der Höhen H1 und H3 die Verschmelzung zwar für die Epitaxiebereiche 152 erfolgt ist, aber nicht für die Epitaxiebereiche 352 oder die Verschmelzung zwar für die Epitaxiebereiche 352, aber nicht für die Epitaxiebereiche 152 erfolgt ist).
  • Bei einigen Ausführungsformen wird nach der Epitaxie eine Implantation durchgeführt, um einen p-Dotierungsstoff, wie etwa Bor oder Indium, in die Epitaxiebereiche 252 und 452 zu implantieren, um Source-/Drain-Bereiche herzustellen, die ebenfalls mit den Bezugssymbolen 252 und 452 bezeichnet sind. Bei alternativen Ausführungsformen wird keine Implantation eines p-Dotierungsstoffs durchgeführt.
  • Dann wird ein Ätzschritt durchgeführt, um verbliebene Teile der Maskenschicht 56 aus den Bereichen 100, 200, 300 und 400 zu entfernen, und die 10A, 10B und 10C zeigen die Struktur, nachdem die Maskenschicht 56 entfernt worden ist. Dadurch entstehen in den Bereichen 100, 200, 300 und 400 ein n-FinFET 166, ein p-FinFET 266, ein n-FinFET 366 bzw. ein p-FinFET 466. In nachfolgenden Schritten werden Source-/Drain-Silizidbereiche (nicht dargestellt) auf den Oberseiten der Source-/Drain-Bereiche 152, 252, 352 und 452 hergestellt. Ein Zwischenschicht-Dielektrikum (ILD; nicht dargestellt) wird so abgeschieden, dass es die dargestellten FinFETs bedeckt, und in dem ILD können Source-/Drain-Kontaktstifte (nicht dargestellt) so hergestellt werden, dass sie die Source-/Drain-Silizidbereiche kontaktieren. Darüber hinaus können Gate-Kontaktstifte (nicht dargestellt) so hergestellt werden, dass sie die dargestellten Gate-Elektroden in den Gate-Stapeln 28 kontaktieren. Außerdem können die dargestellten Gate-Stapel 28 durch Ersatz-Gate-Stapel ersetzt werden, wenn die Gate-Stapel 28 Dummy-Gate-Stapel sind.
  • Die Ausführungsformen der vorliegenden Erfindung haben mehrere Vorzüge. Durch Unterteilen von Finnen-Abstandshaltern in verschiedene Bauelementbereiche bei der Herstellung können die Höhen der Finnen-Abstandshalter in den verschiedenen Bauelementbereichen einzeln eingestellt werden. Das führt vorteilhafterweise zu einer Flexibilität bei der Herstellung von verschmolzenen oder nicht-verschmolzenen epitaxialen Source-/Drain-Bereichen. Für die Herstellung der Finnen-Abstandshalter wird ein gemeinsamer Abscheidungsprozess verwendet, und die Epitaxie für die Herstellung der Source-/Drain-Bereiche für unterschiedliche Bauelementbereiche erfolgt ebenfalls in einem gemeinsamen Prozess. Dadurch werden die Herstellungskosten gesenkt.

Claims (7)

  1. Verfahren mit den folgenden Schritten: Herstellen eines ersten Gate-Stapels (28), der auf Oberseiten und Seitenwänden von ersten Halbleiterfinnen (226) verläuft, wobei die ersten Halbleiterfinnen (226) parallel zueinander sind und zueinander benachbart sind; Herstellen eines zweiten Gate-Stapels (28), der auf Oberseiten und Seitenwänden von zweiten Halbleiterfinnen (426) verläuft, wobei die zweiten Halbleiterfinnen (426) parallel zueinander sind und zueinander benachbart sind; Herstellen einer dielektrischen Schicht (38), wobei die dielektrische Schicht (38) einen ersten Teil, der auf dem ersten Gate-Stapel (28) und den ersten Halbleiterfinnen (226) verläuft, und einen zweiten Teil aufweist, der auf dem zweiten Gate-Stapel (28) und den zweiten Halbleiterfinnen (426) verläuft; Ätzen des ersten Teils der dielektrischen Schicht (38) in einem ersten Ätzprozess, um erste Finnen-Abstandshalter (246) auf den Seitenwänden der ersten Halbleiterfinnen (226) herzustellen, wobei die ersten Finnen-Abstandshalter (246) eine erste Höhe (H2) haben; Ätzen des zweiten Teils der dielektrischen Schicht (38) in einem zweiten Ätzprozess, um zweite Finnen-Abstandshalter (446) auf den Seitenwänden der zweiten Halbleiterfinnen (426)herzustellen, wobei die zweiten Finnen-Abstandshalter (446) eine zweite Höhe (H4) haben, die größer als die erste Höhe ist; Aussparen der ersten Halbleiterfinnen(226), um erste Aussparungen (248) zwischen den ersten Finnen-Abstandshaltern (246) herzustellen; Aussparen der zweiten Halbleiterfinnen (426), um zweite Aussparungen (448)zwischen den zweiten Finnen-Abstandshaltern (446) herzustellen; und simultanes Aufwachsen von ersten epitaxialen Halbleiterbereichen (252) aus den ersten Aussparungen (248) und von zweiten epitaxialen Halbleiterbereichen (452) aus den zweiten Aussparungen (448), wobei die ersten epitaxialen Halbleiterbereiche (252), die aus benachbarten der ersten Aussparungen (248) aufgewachsen werden, miteinander verschmolzen werden und die zweiten epitaxialen Halbleiterbereiche (452), die aus benachbarten der zweiten Aussparungen (448) aufgewachsen werden, voneinander getrennt sind, Herstellen einer Maskenschicht (56) über der dielektrischen Schicht; Herstellen eines ersten Fotoresists (58) über dem zweiten Gate-Stapel (28) und den zweiten Halbleiterfinnen (426); Ätzen eines ersten Teils der Maskenschicht (56) direkt über dem ersten Gate-Stapel (28) und den ersten Halbleiterfinnen (226); Ätzen eines ersten Teils der dielektrischen Schicht (38), der von dem geätzten ersten Teil der Maskenschicht (56) bedeckt ist, um die ersten Finnen-Abstandshalter (246) herzustellen; und Entfernen des ersten Fotoresists (42), nachdem die ersten Aussparungen (248) hergestellt worden sind.
  2. Verfahren nach Anspruch 1, wobei die benachbarten ersten Halbleiterfinnen (226) einen ersten Abstand (D2) haben und die benachbarten zweiten Halbleiterfinnen (426) einen zweiten Abstand (D2')haben, der größer als der erste Abstand ist.
  3. Verfahren nach Anspruch 2, das weiterhin Folgendes umfasst: Herstellen eines zweiten Fotoresists (62) über dem ersten Gate-Stapel (28)und den ersten Finnen-Abstandshaltern (246); Ätzen eines zweiten Teils der Maskenschicht (56) direkt über dem zweiten Gate-Stapel (28) und den zweiten Halbleiterfinnen (426); Ätzen eines zweiten Teils der dielektrischen Schicht (38), der von dem geätzten zweiten Teil der Maskenschicht (56) bedeckt ist, um die zweiten Finnen-Abstandshalter (446) herzustellen; und Entfernen des zweiten Fotoresists (62), nachdem die zweiten Aussparungen (448) hergestellt worden sind.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten epitaxialen Halbleiterbereiche (252) und der erste Gate-Stapel (28) einen ersten FinFET in einem logischen Vorrichtungsbereich (602) bilden, und die zweiten epitaxialen Halbleiterbereiche (452) und der zweite Gate-Stapel (28) einen FinFET in einem SRAM-Vorrichtungsbereich (604) bilden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Höhe (H4) der zweiten Finnen-Abstandshalter (446) um etwa das 1,5-fache größer als die erste Höhe der ersten Finnen-Abstandshalter (226) ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten und die zweiten epitaxialen Halbleiterbereiche (252, 452) beide p-Bereiche sind.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten und die zweiten epitaxialen Halbleiterbereiche beide n-Bereiche sind.
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