CN106165102B - 用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法 - Google Patents

用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法 Download PDF

Info

Publication number
CN106165102B
CN106165102B CN201480076471.9A CN201480076471A CN106165102B CN 106165102 B CN106165102 B CN 106165102B CN 201480076471 A CN201480076471 A CN 201480076471A CN 106165102 B CN106165102 B CN 106165102B
Authority
CN
China
Prior art keywords
semiconductor
drain regions
epitaxial
fin
epitaxial source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480076471.9A
Other languages
English (en)
Other versions
CN106165102A (zh
Inventor
S·S·廖
M·L·哈藤多夫
T·加尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106165102A publication Critical patent/CN106165102A/zh
Application granted granted Critical
Publication of CN106165102B publication Critical patent/CN106165102B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

描述了用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。例如，一种半导体结构，包括多个平行的半导体鳍部，该多个平行的半导体鳍部被布置在半导体衬底上方并与半导体衬底连续。隔离结构被布置在半导体衬底上方并与多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻。多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过隔离结构的最高表面。外延源极区和漏极区被布置在多个平行的半导体鳍部中的每个半导体鳍部中并与半导体鳍部的上部部分中的沟道区相邻。外延源极区和漏极区不在隔离结构上方横向地延伸。该半导体结构还包括一个或多个栅极电极，每个栅极电极被布置在多个平行的半导体鳍部中的一个或多个半导体鳍部的沟道区上方。

Description

用于半导体器件的限定外延区域以及制造具有限定外延区域 的半导体器件的方法
技术领域
本发明的实施例涉及半导体器件和工艺的领域，具体而言，本发明的实施例涉及用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。
背景技术
在过去数十年中，集成电路中的特征的缩放已成为不断增长的半导体产业背后的驱动力。缩放至越来越小的特征在半导体芯片的有限空间上实现了功能单元的密度增加。例如，缩小的晶体管尺寸允许在芯片上并入增加数量的存储器或逻辑器件，从而支持制造具有增加容量的产品。然而，对越来越大的容量的驱动并非不存在问题。优化每个器件的性能的必要性变得越来越显著。
在集成电路器件的制造中，随着器件尺寸持续缩小，多栅极晶体管(例如，三栅晶体管)变得更加普遍。在传统的工艺中，通常在体硅衬底或硅上绝缘体衬底上制造三栅晶体管。在一些实例中，由于体硅衬底的成本较低并且与现有的高产量体硅衬底基础结构兼容，因此优选体硅衬底。
然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构造块的尺寸减小并且随着在给定区域中制造的基本构造块的绝对数量增加，对用于制造这些构造块的半导体工艺的约束已经变得巨大。
附图说明
图1根据本发明的实施例，示出了在外延生长和金属化之后穿过源极/漏极区获得的各个半导体器件对的横截面视图。
图2A-图2C示出了在制造具有合并的或接触的外延源极/漏极区的非平面半导体器件的方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并且在右手侧示出了鳍部端视图。
图3A-图3D根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并且在右手侧示出了鳍部端视图，其中：
图3A示出了在鳍部形成、栅极电极形成和栅极间隔件形成之后的半导体器件结构；
图3B示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图3A的半导体器件结构；
图3C示出了在去除鳍部材料的位置处进行外延生长之后图3B的半导体器件结构；以及
图3D示出了在去除鳍部间隔件之后图3C的半导体器件结构。
图4A根据本发明的实施例，示出了以下各项的TCAD仿真结构：(a)传统的外延源极/漏极区，(b)限定外延源极/漏极区(限定外延)，以及(c)延伸的限定外延源极/漏极区(延伸的限定外延)。
图4B是根据本发明的实施例示出了图4A的(a)传统的外延源极/漏极区、(b)限定外延源极/漏极区(限定外延)以及(c)延伸的限定外延源极/漏极区(延伸的限定外延)的平均标准化沟道应力的表。
图5是根据本发明的实施例示出了针对各个鳍部尺寸在各个外延区域之间的外部电阻(REXT)比较结果的表。
图6A-图6E根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并且在右手侧示出了鳍部端视图，其中：
图6A示出了在鳍部形成、栅极电极形成和可弃式间隔件形成之后的半导体器件结构；
图6B示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图6A的半导体器件结构；
图6C示出了在去除鳍部材料的位置处进行外延生长之后图6B的半导体器件结构；
图6D示出了在去除可弃式间隔件之后图6C的半导体器件结构；以及
图6E示出了在形成栅极间隔件之后图6D的半导体器件结构。
图7A-图7E根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并在右手侧示出了鳍部端视图，其中：
图7A示出了在鳍部形成、栅极电极形成和双间隔件形成之后的半导体器件结构；
图7B示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图7A的半导体器件结构；
图7C示出了在从鳍部去除内部间隔件之后图7B的半导体器件结构；
图7D示出了在去除鳍部材料的位置处进行外延生长(包括在去除内部间隔件的位置处进行的延伸的横向外延生长)之后图7C的半导体器件结构；以及
图7E示出了在去除可弃式间隔件之后图7D的半导体器件结构。
图8A-图8E根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图，并在右手侧示出了鳍部端视图，其中：
图8A示出了在鳍部形成、栅极电极形成和栅极间隔件形成之后的半导体器件结构；
图8B示出了在电介质层形成之后图8A的半导体器件结构；
图8C示出了在外延底切(EUC)以去除鳍部的源极/漏极区之后图8B的半导体器件结构；
图8D示出了在去除鳍部材料的位置处进行外延生长之后图8C的半导体器件结构；以及
图8E示出了在去除电介质层之后图8D的半导体器件结构。
图9A根据本发明的实施例，示出了具有含有限定外延源极/漏极区的鳍部的非平面半导体器件的横截面视图。
图9B根据本发明的实施例，示出了沿图9A的半导体器件的a-a’轴截取的平面视图。
图10示出了根据本发明的一种实施方式的计算设备。
具体实施方式
描述了用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。在下面的描述中，阐述了众多具体细节(例如，具体的集成和材料体系)，以便提供对本发明的实施例的透彻理解。对于本领域技术人员而言将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，没有详细描述公知的特征(例如，集成电路设计布局)，以便不会不必要地混淆本发明的实施例。此外，要理解的是，附图中所示出的各个实施例是说明性的表示，并不一定按比例绘制。
一个或多个实施例针对用于半导体器件的限定外延生长的半导体区域。在一个此类实施例中，在半导体器件的源极/漏极区中生长的外延材料以如下方式来生长：将生长限制于某些目标位置。本文所描述的一个或多个实施例可以适用于降低半导体器件的源极/漏极区的接触电阻，并且可以特别适用于10纳米(10nm)技术节点和更小的技术节点。本文所描述的实施例可以适用于金属氧化物半导体(MOS)器件和互补金属氧化物半导体(CMOS)器件架构，例如MOS场效应晶体管(MOS-FET)。特定的实施例可以适用于非平面半导体器件。
为了提供上下文，应力设计(strain engineering)可以是通过调节晶体管沟道中的应力来提高半导体器件性能的关键策略。可以调节应力以提高电子或空穴迁移率(例如，分别为NMOS或PMOS)，并且从而提高晶体管驱动电流。基于外延底切(EUC)的方法是用于在CMOS技术中实现应力设计的最为公知的方法之一。EUC方法涉及：通过外延生长嵌入选择性的源极/漏极材料，以向PMOS晶体管中的导电沟道提供压缩应力或者向NMOS晶体管中的导电沟道提供拉伸应力。在蚀刻掉(底切蚀刻)用于形成半导体器件的半导体材料的一部分之后生长外延源极/漏极材料。然而，外延生长可能不会严格地仅在去除初始半导体材料的位置中替换被去除的材料。例如，在去除半导体鳍部结构的矩形端部部分的情况下，外延生长通常自己不会以限制于被去除的矩形端部的方式生长。
为了简化所涉及的概念中的一个或多个概念，图1根据本发明的实施例，示出了在外延生长和金属化之后穿过源极/漏极区获得的各个半导体器件对的横截面视图。参考图1，所有的半导体器件对(a)-(c)100A-100C都是基于一对半导体鳍部结构102和104。在所示出的示例中，鳍部102和104从体半导体衬底106中形成，这是因为鳍部从衬底106中突出并与衬底106连续。此外，每一对鳍部102和104的一部分被掩埋在电介质层108(例如，浅沟槽隔离(STI)氧化物层)中。鳍部的源极区和漏极区已被去除，并通过外延生长利用半导体材料替换，以分别形成外延源极/漏极区110A-110C。然后可以在外延源极/漏极区110A-110C上方形成接触金属层112和互连金属结构114，如图1中所描绘的。
仅参考图1的部分(a)，半导体鳍部结构102和104对的外延源极/漏极区110A被合并(例如，“完全合并外延”)。外延材料的这种合并可能引起相邻器件的短路。可能需要两个相邻器件之间的最小鳍部到鳍部的距离(ZPV)的临界设计规则，以防止源极/漏极外延-外延(epi-to-epi)短路，潜在地将这些器件的缩放限制到较小的尺寸。例如，这种外延-外延合并对于将鳍部间距缩放到满足新技术的缩放要求而言会变得越来越有问题。仅参考图1的部分(b)，半导体鳍部结构102和104对的外延源极/漏极区110B未合并，但是的确彼此接触(例如，“接触外延”或“几乎未合并外延”)。外延材料的这种接触也可能会引起相邻器件的短路，也将这些器件的缩放限制到较小的尺寸。
与图1的部分(a)和(c)进行对比，仅参考图1的部分(c)，根据本发明的实施例，半导体鳍部结构102和104对的外延源极/漏极区110C未合并，而且它们彼此也不接触。这些器件可以修改以缩放到更小的尺寸和更窄的间距，这是因为外延生长区域可以充分地间隔开以容许这种缩放。在一个此类实施例中，外延源极/漏极区110C在本文中被称为“限定外延”或“限定epi”源极/漏极区，这是因为相邻的区域彼此未合并或接触。在特定的实施例中，将图1的部分(c)中的限定外延区域与图1的部分(a)和(b)进行对比，限定外延区域110C的侧壁基本上是垂直的。侧壁可以向外或向内稍微倾斜，或者可以是完全垂直的，但是由于限定外延区域110C不存在如区域110A和区域110B的成角度的面，因此它们基本上是垂直的。如本文所描述的，一个或多个实施例针对通过将横向外延生长限制于形成这种限定外延区域来防止源极/漏极外延鳍部合并的工艺流程。因此，本文所描述的一个或多个实施例可以实现朝向提高三维(3D)晶体管布局面积和密度而对鳍部间距的进一步缩放。
再次参考图1，根据本发明的实施例，设计外延区域110A-110C的形状对于使外部电阻(REXT)最小化会是重要的。在图1中所示出的三个示例(a)-(c)中，由于接触面积限制，针对合并的或接触的外延区域(110A或110B)观察到增大的REXT。相比之下，参考100C，限定外延区域110C允许接触金属(112)围包在外延区域110C的所有暴露出的区域周围，从而使接触面积最大化，并且转而使相关联的REXT最小化。
要意识到的是，对降低源极/漏极区的REXT的先前尝试已经涉及在半导体鳍部结构的一部分上的共形外延生长。然而，在这些方法中，半导体鳍部在外延生长之前在源极/漏极区中未被蚀刻(底切)。因此，不存在用于在底切工艺(例如，针对非平面半导体器件的半导体鳍部的源极/漏极区)之后形成限定外延结构的公知方法。根据本文所描述的一个或多个实施例，对于利用对半导体鳍部源极/漏极区的底切以及随后利用外延半导体材料进行底部填充的应用，以缩放的扩散间距来解决针对外延生长的源极/漏极区的源极/漏极短路问题。在一些实施例中，由于可以形成围包接触层，因此可以使得到的器件的REXT最小化。在一些实施例中，由于限定外延区域可以是应变调节区域，因此可以实现迁移率增强。在一些实施例中，得到的器件具有最小化的REXT和提高的沟道迁移率两者。
更具体而言，本文所描述的一个或多个实施例针对用于制造限定外延区域(例如，基于半导体鳍部的半导体器件的源极/漏极区的限定外延区域)的工艺流程和方法。在一个此类实施例中，通过在对鳍部的源极/漏极区的底切之后限制源极/漏极材料的横向外延生长，来防止基于鳍部的源极/漏极外延区域的合并。例如，在特定的实施例中，通过在鳍部边缘上构造阻挡件以限制外延底切之后的横向外延生长，来防止鳍部之间的外延区域的合并或甚至接触。阻挡件随后可以从外延区域边缘去除，以允许制造低电阻包覆层或接触金属来围包在外延源极/漏极区周围。
为了便于强调本文所描述的本方法与传统的半导体制造方法之间的区别，图2A-图2C示出了在制造具有合并的或接触的外延源极/漏极区的非平面半导体器件的方法中的各个操作的端视和侧视横截面视图对，其中在左手侧示出了鳍部侧视图(栅极切穿鳍部侧视图)并且在右手侧示出了鳍部端视图(鳍部切穿源极/漏极侧视图)。
参考图2A，示出了在鳍部形成、栅极电极形成和鳍部间隔件蚀刻之后的半导体器件结构200。具体而言，三个半导体鳍部202被示出从体半导体衬底204穿过浅沟槽隔离区206而突出。在半导体鳍部202上方形成三个栅极结构208(示出为其上具有硬掩模帽状件210)。还描绘了栅极间隔件212，但是随后将间隔件材料从鳍部202的侧部去除(如在鳍部端视图中看到的)。要意识到的是，在鳍部端视图中，在源极/漏极区位置处获得该视图，因此在该视图中未示出栅极结构。
参考图2B，示出了在外延底切(EUC)以去除鳍部202的源极/漏极区之后图2A的半导体器件结构。具体而言，鳍部202中暴露在鳍部端部处的区以及暴露在栅极间隔件212之间的区域被去除，以提供底切鳍部214。
参考图2C，示出了在去除鳍部材料的位置处进行外延生长之后图2B的半导体器件结构。具体而言，在底切鳍部214的源极/漏极区处外延地生长半导体材料区域216。如图2C的左手侧所示出的，栅极结构208之间的外延生长被限定在所示出的方向上。然而，如图2C的右手侧所示出的，不存在防止底切鳍部214之间外延生长的半导体材料区域216的合并(或者至少接触)的阻挡件。
与结合图2A-图2C所描述的传统外延生长方法形成对比，图3A-图3D根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图(栅极切穿鳍部侧视图)并且在右手侧示出了鳍部端视图(鳍部切穿源极/漏极侧视图)。
参考图3A，示出了在鳍部形成、栅极电极形成和栅极间隔件形成之后的半导体器件结构300。具体而言，三个半导体鳍部302被示出从体半导体衬底304穿过浅沟槽隔离区306而突出。在半导体鳍部302上方形成三个栅极结构308(示出为其上具有硬掩模帽状件310)。还描绘了栅极间隔件312。与图2A的结构200形成对比，图3A的结构300未经历从鳍部302的侧部去除间隔件。因此，如在鳍部端视图中看到的，鳍部间隔件313保留。还要意识到的是，在鳍部端视图中，在源极/漏极区位置处获得该视图，因此在该视图中未示出栅极结构。
参考图3B，示出了在外延底切(EUC)以去除鳍部302的源极/漏极区之后图3A的半导体器件结构。具体而言，鳍部302中暴露在鳍部端部处的区以及暴露在栅极间隔件312之间的区域被去除，以提供底切鳍部314。EUC工艺对于间隔件材料是选择性的，并且因此，鳍部间隔件313保持竖立，如图3B中所描绘的。要意识到的是，虽然EUC的程度被示出为提供具有与浅沟槽隔离区306的高度相同高度的底切鳍部，但是EUC工艺还可以用于提供被蚀刻为在某种程度上低于浅沟槽隔离区306的高度的底切鳍部，或者蚀刻可以终止以使得底切鳍部的某个部分的高度高于浅沟槽隔离区306的高度。
参考图3C，示出了在去除鳍部材料的位置处进行外延生长之后图3B的半导体器件结构。具体而言，在底切鳍部314的源极/漏极区处外延地生长半导体材料区域316。如图3C的左手侧所示出的，栅极结构308之间的外延生长被限定在所示出的方向上。另外，如图3C的右手侧所示出的，鳍部间隔件313防止底切鳍部314之间外延生长的半导体材料区域316的合并(以及任何接触)，从而留下限定外延源极/漏极区。要意识到的是，虽然外延生长的程度被示出为提供具有与初始鳍部的高度大致相同高度的限定外延区域，但是外延生长工艺还可以用于提供形成为在某种程度上低于初始鳍部的高度、或者形成为在某种程度上高于初始鳍部的高度的限定外延区域。
参考图3D，示出了在去除鳍部间隔件之后图3C的半导体器件结构。从鳍部端视图，得到的结构350使得限定外延源极/漏极区316的所有表面被暴露出。虽然未描绘，但结构350可以用作为器件制造完成的基础，其中器件制造完成可以包括在限定外延源极/漏极区316上形成接触金属和互连结构。
再次大体上参考图3A-图3D，根据本发明的实施例，限定外延生长工艺还可以用于通过以下操作来实现应变设计并入：在不存在源极/漏极外延-外延短路的情况下，以缩放的鳍部间隔来嵌入选择性的源极/漏极外延材料。例如，可以在PMOS器件的底切硅鳍部的源极/漏极区中形成限定外延硅锗区，以提供压缩应变并提高沟道中的空穴迁移率。在另一个示例中，可以在NMOS器件的底切硅鳍部的源极/漏极区中形成限定外延碳掺杂的硅区，以提供拉伸应变并提高沟道中的电子迁移率。此外，限定外延生长工艺还可以用于通过使接触面积最大化来使REXT最小化。因此，可以使性能影响最小化，同时满足新技术的缩放要求。
再次参考图3D，限定外延源极/漏极区316是“完全”被限定的(“限定外延”)，这是因为在浅沟槽隔离区306上方没有或有很少的横向外延。这种完全限定是通过以初始鳍部宽度的宽度来设置鳍部间隔件313、将外延生长限定于初始鳍部宽度来实现的。然而，根据本文所描述的并且如下面结合图7E更详细地描述的其它实施例，限定外延区域可以在沟槽隔离区306的一部分上方延伸而不与相邻外延区域接触或合并。后一种情况可以被称为“延伸的限定外延”。
作为限定外延源极漏极区的沟道施加应力能力(stressing ability)的展示，图4A根据本发明的实施例，示出了以下各项的TCAD仿真结构：(a)传统的外延源极/漏极区，(b)限定外延源极/漏极区(限定外延)，以及(c)延伸的限定外延源极/漏极区(延伸的限定外延)。参考图4A，针对以下各项中的每一项描绘了底切鳍部402、源极漏极区404和浅沟槽隔离结构406：(a)传统的外延源极/漏极区、(b)限定外延源极/漏极区，以及(c)延伸的限定外延源极/漏极区。对于(c)，由图4A中的箭头408来指示在浅沟槽隔离结构406上方的横向延伸的程度。
图4B是根据本发明的实施例，示出了针对图4A的(a)传统的外延源极/漏极区、(b)限定外延源极/漏极区(限定外延)、以及(c)延伸的限定外延源极/漏极区(延伸的限定外延)的平均标准化沟道应力的表400。参考表400，信道应力的TCAD仿真显示出来自限定外延(大约0.96x)和延伸的限定外延(大约1.2x)的信道应力与传统的非限定EUC外延是可比较的。
图5是根据本发明的实施例，示出了针对各个鳍部尺寸在各个外延区域之间的外部电阻(REXT)比较结果的表500。参考表500，第一列以40nm、30nm和20nm来变化鳍部间距(ZPV)。第二列指示鳍部高度(HSi)保持在60nm。第三列指示鳍部宽度(WSi)保持在6nm。表500的第四列示出了针对不同鳍部间距的完全合并的外延区域与限定外延区域相比的REXT比率比较结果。表500的第五列示出了针对不同鳍部间距的几乎未合并(接触)的外延区域与限定外延区域相比的REXT比率比较结果。概括地说，表500表明，对于鳍部高度与鳍部间距(HSi：ZPV)的比率大于二的三栅晶体管，限定外延的REXT与完全合并的非限定外延相比减小了超过80％。
再次参考图3A-图3D，与这些图一起描述的相关联的工艺方法可以被描述成使用鳍部间隔件作为阻挡件的限定外延工艺。鳍部间隔件通过EUC蚀刻保留，并用于限定结构以限制横向外延生长。该工艺涉及使鳍部间隔件蚀刻最小化，以通过EUC使鳍部间隔件保持与鳍部一样高。该工艺还涉及：在外延生长之后使用各向异性的鳍部间隔件去除蚀刻，以选择性地去除鳍部间隔件而不会损害外延材料和栅极硬掩模或盔状物(helmet)。
要意识到的是，可以使用除了结合图3A-图3D所描述的方法之外的方法来制造限定外延源极/漏极结构，并且下面更详细地描述了其中另外的三种方法。然而，每个流程通常与诸如下列关键方面相关联：(1)在抗EUC蚀刻的鳍部边缘上构造阻挡件，(2)在阻挡件内部选择性地沉积外延材料，以及(3)随后从外延边缘选择性地去除阻挡件。
在另一方面中，限定外延源极/漏极区制造方案利用可弃式间隔件作为阻挡件来进行横向外延生长。例如，图6A-图6E根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图(栅极切穿鳍部侧视图)，并且在右手侧示出了鳍部端视图(鳍部切穿源极/漏极侧视图)。
参考图6A，示出了在鳍部形成、栅极电极形成和可弃式间隔件形成之后的半导体器件结构600。具体而言，三个半导体鳍部602被示出为从体半导体衬底604穿过浅沟槽隔离区606突出。在半导体鳍部602上方形成三个栅极结构608(示出为其上具有硬掩模帽状件610)。还描绘了可弃式间隔件612。可弃式间隔件612沿栅极侧壁以及沿鳍部侧壁形成。要意识到的是，在鳍部端视图中，在源极/漏极区位置处获得该视图，因此在该视图中未示出栅极结构。
参考图6B，示出了在外延底切(EUC)以去除鳍部602的源极/漏极区之后图6A的半导体器件结构。具体而言，鳍部602中暴露在鳍部端部处、在可弃式间隔件612之间的区域以及暴露在可弃式栅极间隔件612之间的区域被去除，以提供底切鳍部614。EUC工艺对于可弃式间隔件材料是选择性的，并且因此，可弃式间隔件612保持竖立，如图6B中所描绘的。要意识到的是，虽然EUC的程度被示出为提供具有与浅沟槽隔离区606的高度相同高度的底切鳍部，但是EUC工艺还可以用于提供被蚀刻为在某种程度上低于浅沟槽隔离区606的高度的底切鳍部，或者蚀刻可以终止以使得底切鳍部的某个部分高于浅沟槽隔离区606的高度。
参考图6C，示出了在去除鳍部材料的位置处进行外延生长之后图6B的半导体器件结构。具体而言，在底切鳍部614的源极/漏极区处外延地生长半导体材料区域616。如图6C的左手侧示出的，栅极结构608之间的外延生长被限定在所示出的方向上。另外，如图6C的右手侧示出的，可弃式间隔件612沿鳍部侧壁的部分防止底切鳍部614之间外延生长的半导体材料区域616的合并(以及任何接触)，从而留下限定外延源极/漏极区。要意识到的是，虽然外延生长的程度被示出为提供具有与初始鳍部的高度大致相同高度的限定外延区域，但外延生长工艺还可以用于提供被形成为在某种程度上低于初始鳍部的高度、或者被形成为在某种程度上高于初始鳍部的高度的限定外延区域。
参考图6D，示出了从鳍部和栅极侧壁两者去除可弃式间隔件612之后图6C的半导体器件结构。
参考图6E，示出了在形成永久栅极间隔件620之后图6D的半导体器件结构。去除沿鳍部的侧壁形成的永久间隔件材料。从鳍部端视图，得到的结构650使得限定外延源极/漏极区616的所有表面被暴露出。虽然未示出，但结构650可以用作为器件制造完成的基础，其中器件制造完成可以包括在限定外延源极/漏极区616上形成接触金属和互连结构。
再次参考图6A-图6E，与这些图一起描述的相关联的工艺方法涉及：在外延材料沉积之后完全去除可弃式间隔件。在一个此类实施例中，通过对于外延是选择性的湿法蚀刻来完全去除可弃式间隔件。该工艺涉及在外延沉积之后形成栅极间隔件。因此，可以实施能够选择性地去除鳍部间隔件而不会损害外延和栅极盔状物的各向异性的鳍部间隔件去除蚀刻和间隔件盔状物集成工艺。
在另一方面中，延伸的限定外延源极/漏极区制造方案利用双间隔件作为阻挡件来进行横向外延生长。例如，图7A-图7E根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图(栅极切穿鳍部侧视图)，并在右手侧示出了鳍部端视图(鳍部切穿源极/漏极侧视图)。
参考图7A，示出了在鳍部形成、栅极电极形成和双间隔件形成之后的半导体器件结构700。具体而言，三个半导体鳍部702被示出从体半导体衬底704穿过浅沟槽隔离区706突出。在半导体鳍部702上方形成三个栅极结构708(示出为其上具有硬掩模帽状件710)。还描绘了栅极间隔件712。与图2A的结构200形成对比，图7A的结构700未经历从鳍部702的侧部去除间隔件。因此，如在鳍部端视图中看到的，鳍部间隔件713保留。另外，还沿栅极间隔件712和鳍部间隔件713的侧壁形成可弃式间隔件730。要意识到的是，在鳍部端视图中，在源极/漏极区位置处获得该视图，因此在该视图中未示出栅极结构。
参考图7B，示出了在外延底切(EUC)以去除鳍部702的源极/漏极区之后图7A的半导体器件结构。具体而言，鳍部702中暴露在鳍部端部的区域以及暴露在栅极间隔件712之间的区域被去除以提供底切鳍部714。EUC工艺对于栅极和鳍部间隔件材料以及可弃式间隔件材料是选择性的，并且因此，栅极间隔件712、鳍部间隔件713和可弃式间隔件730保持竖立，如图7B中所描绘的。要意识到的是，虽然EUC的程度被示出为提供具有与浅沟槽隔离区706的高度相同高度的底切鳍部，但EUC工艺还可以用于提供被蚀刻为在某种程度上低于浅沟槽隔离区706的高度的底切鳍部，或者蚀刻可以终止以使得底切鳍部的某个部分高于浅沟槽隔离区706的高度。
参考图7C，从图7B的结构中去除鳍部间隔件713，从而使得可弃式间隔件730保留在鳍部位置处。在实施例中，鳍部间隔件713的去除暴露出浅沟槽隔离结构706的顶部表面的一部分，如图7C中所描绘的。
参考图7D，示出了在去除鳍部材料的位置处进行外延生长之后图7C的半导体器件结构。具体而言，在底切鳍部714的源极/漏极区处外延地生长半导体材料区域716。如图7D的左手侧示出的，栅极结构708之间的外延生长被限定在所示出的方向上。另外，如图7D的右手侧示出的，可弃式间隔件730沿鳍部侧壁的部分防止底切鳍部714之间外延生长的半导体材料区域716的合并(以及任何接触)，从而留下限定外延源极/漏极区。然而，与图3A-图3D以及图7A-图7E相关联的结构形成对比，由于在浅沟槽隔离结构706的顶部表面上方出现受控量的横向生长，因此限定外延源极/漏极区是延伸的限定外延源极/漏极区。由于去除了鳍部间隔件713，因此允许延伸的生长，从而使该区域开放以用于在横向方向上外延生长。要意识到的是，虽然外延生长的程度被示出为提供具有与初始鳍部的高度大致相同高度的限定外延区域，但外延生长工艺还可以用于提供被形成为在某种程度上低于初始鳍部的高度、或者被形成为在某种程度上高于初始鳍部的高度的限定外延区域。
参考图7E，示出了在从鳍部和栅极侧壁两者去除可弃式间隔件730之后图7D的半导体器件结构。该去除使得仅栅极间隔件712被保留。从鳍部端视图，得到的结构750使得限定延伸的外延源极/漏极区716的所有表面被暴露出。尽管未描绘，但结构750可以用作为器件制造完成的基础，其中器件制造完成可以包括在限定外延源极/漏极区716上形成接触金属和互连结构。
再次参考图7A-图7E，与这些图一起描述的相关联的工艺方法涉及：增加在隔离区的表面上方的在横向方向上的外延区域的尺寸。在一个实施例中，如所描绘的，该工艺涉及：沉积围包在栅极和鳍部间隔件周围的可弃式间隔件。使用各向异性的干法蚀刻来突破鳍部的顶部上方的双间隔件。随后执行EUC蚀刻。在EUC蚀刻之后，应用栅极盔状物集成的各向异性蚀刻以从EUC沟槽内去除鳍部间隔件，从而提供更大的空间供外延生长。可以利用各向同性蚀刻来去除鳍部间隔件，以创建更大的空间供外延生长。在外延生长之后，通过对于外延和栅极间隔件是选择性的湿法蚀刻来完全去除可弃式间隔件。
在另一方面中，使用电介质块作为阻挡件来制造限定外延源极/漏极区。例如，图8A-图8E根据本发明的实施例，示出了在制造具有限定外延源极/漏极区的非平面半导体器件的另一种方法中的各个操作的侧视和端视横截面视图对，其中在左手侧示出了鳍部侧视图(栅极切穿鳍部侧视图)，并在右手侧示出了鳍部端视图(鳍部切穿源极/漏极侧视图)。
参考图8A，示出了在鳍部形成、栅极电极形成和栅极间隔件形成之后的半导体器件结构800。具体而言，三个半导体鳍部802被示出从体半导体衬底804穿过浅沟槽隔离区806而突出。在半导体鳍部802上方形成三个栅极结构808(示出为其上具有硬掩模帽状件810)。还描绘了栅极间隔件812。与图3A的结构300形成对比，图8A的结构800经历了从鳍部802的侧部去除间隔件。因此，如在鳍部端视图中看到的，鳍部间隔件未被保留。要意识到的是，在鳍部端视图中，在源极/漏极区位置处获得该视图，因此在该视图中未示出栅极结构。
参考图8B，示出了在电介质块沉积之后图8A的半导体器件结构。具体而言，在鳍部804之间的暴露出的区域上形成电介质层840。在一个此类实施例中，电介质层被形成为与鳍部804的顶部表面大致相同高度，或者稍微凹陷而低于鳍部804的顶部表面。在实施例中，电介质层由以下材料制成：例如，但不限于，可流动氧化物或高温非晶碳(基于碳的硬掩模)。
参考图8C，示出了在外延底切(EUC)以去除鳍部802的源极/漏极区之后图8B的半导体器件结构。具体而言，鳍部802中暴露在鳍部端部处的区域以及暴露在栅极间隔件812之间的区域被去除，以提供底切鳍部814。EUC工艺对于间隔件812材料以及电介质层840是选择性的，如图8C中所描绘的。要意识到的是，虽然EUC的程度被示出为提供具有与浅沟槽隔离区806的高度相同高度的底切鳍部，但EUC工艺还可以用于提供被蚀刻为在某种程度上低于浅沟槽隔离区806的高度的底切鳍部，或者蚀刻可以终止以使得底切鳍部的某个部分高于浅沟槽隔离区806的高度。
参考图8D，示出了在去除鳍部材料的位置处进行外延生长之后图8C的半导体器件结构。具体而言，在底切鳍部814的源极/漏极区处外延地生长半导体材料区域816。如图8C的左手侧所示出的，栅极结构808之间的外延生长被限定在所示出的方向上，另外，如图8C的右手侧所示出的，电介质层840防止底切鳍部814之间外延生长的半导体材料区域816的合并(以及任何接触)，从而留下限定外延源极/漏极区。要意识到的是，虽然外延生长的程度被示出为提供具有与初始鳍部的高度大致相同高度的限定外延区域，但外延生长工艺还可以用于提供被形成为在某种程度上低于初始鳍部的高度、或者被形成为在某种程度上高于初始鳍部的高度的限定外延区域。
参考图8E，示出了在去除电介质层840之后图8D的半导体器件结构。从鳍部端视图，得到的结构850使得限定外延源极/漏极区816的所有表面被暴露出。尽管未示出，但结构850可以用作为器件制造完成的基础，其中器件制造完成可以包括在限定外延源极/漏极区816上形成接触金属和互连结构。
再次参考图8A-图8E，与这些图一起描述的相关联的工艺方法涉及：在去除鳍部间隔件之后利用电介质材料来填充栅极与鳍部之间的所有间隙。然后使电介质材料凹入到鳍部顶部的正下方，以便EUC去除鳍部。所使用的材料具有抗EUC蚀刻的高蚀刻选择性，并且与外延生长兼容。在EUC和外延生长之后，可以通过湿法蚀刻、干法蚀刻或灰化工艺来选择性地去除阻挡材料。
通常，再次参考图3A-图3D、图6A-图6E、图7A-图7E以及图8A-图8E，在实施例中，限定外延源极/漏极区形成可以适用于N型和P型器件。要理解的是，从上面的示例性工艺方案中得到的结构(例如，来自图3D、图6E、图7E和图8E的结构)可以以相同或相似的形式用于随后的工艺操作，以完成器件制造，例如PMOS和NMOS器件制造。举一个完成的器件的示例，图9A和图9B根据本发明的实施例，分别示出了具有含有限定外延源极/漏极区的鳍部的非平面半导体器件的横截面视图和平面视图(沿着横截面视图的a-a’轴截取的视图)。
参考图9A，半导体结构或器件900包括非平面有源区(例如，包括突出的鳍部部分904的鳍部结构)，该非平面有源区从衬底902中形成并在隔离区906上方。栅极线908被布置在非平面有源区的突出部分904的上方以及隔离区906的一部分的上方。如所示出的，栅极线908包括栅极电极950和栅极电介质层952。在一个实施例中，栅极线908还可以包括电介质帽状件层954。从该视图还看到栅极接触件914和上层的栅极接触过孔916，以及上层的金属互连件960，所有这些都被布置在层间电介质堆叠体或层970中。还从图9A的视图看到，在一个实施例中，栅极接触件914被布置在隔离区906上方，但不在非平面有源区上方。
参考图9B，栅极线908示出为被布置在突出的鳍部部分904上方。从该视图可以看到突出的鳍部部分904的源极区904A和漏极区904B。在一个实施例中，突出的鳍部部分904的材料被去除(底切)并利用另一种半导体材料来进行替换(例如，通过外延沉积，如上面所描述的)。在特定的实施例中，源极区904A和漏极区904B可以延伸到低于电介质层906的高度，但它们替代地可以与电介质层906齐平或高于电介质层906。在实施例中，通过沉积工艺(例如，但不限于，化学气相沉积(CVD)、原子层沉积(ALD)或分子束外延(MBE))来形成源极区904A和漏极区904B。在一个实施例中，源极区904A和漏极区904B原位掺杂有杂质原子。在一个实施例中，源极区904A和漏极区904B在形成之后掺杂有杂质原子。在一个实施例中，源极区904A和漏极区904B原位掺杂有杂质原子并在形成之后进一步被掺杂。要意识到的是，与突出的鳍部部分904的半导体材料相比，源极区904A和漏极区904B可以由类似或不同的半导体材料构成。
在实施例中，半导体结构或器件900是非平面器件，例如，但不限于，fin-FET或三栅器件。在此类实施例中，相应的半导沟道区由三维本体构成或在三维本体中形成。在一个此类实施例中，栅极线908的栅极电极堆叠体至少围绕三维本体的顶部表面和一对侧壁。
衬底902可以由能够经受制造工艺并且电荷能够在其中迁移的半导体材料构成。在实施例中，衬底902是由晶体硅、硅/锗或掺杂有电荷载流子(例如，但不限于，磷、砷、硼或其组合)的锗层构成的体衬底，以形成有源区904。在一个实施例中，体衬底902中的硅原子的浓度大于97％。在另一个实施例中，体衬底902由在不同的晶体衬底上生长的外延层(例如，在硼掺杂的体硅单晶衬底上生长的硅外延层)构成。体衬底902可以替代地由III-V族材料构成。在实施例中，体衬底902由例如但不限于以下各项的III-V族材料构成：氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底902由III-V族材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于以下各项的原子：碳、硅、锗、氧、硫、硒或碲。
隔离区906可以由适合于使永久栅极结构的部分与下层的体衬底最终电隔离或有助于该隔离、或者隔离在下层的体衬底内形成的有源区(例如，隔离鳍部有源区)的材料构成。例如，在一个实施例中，隔离区906由例如但不限于以下各项的电介质材料构成：二氧化硅、氮氧化硅、氮化硅、或碳掺杂的氮化硅。
栅极线908可以由栅极电极堆叠体构成，其中栅极电极堆叠体包括栅极电介质层952和栅极电极层950。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由例如但不限于以下各项的材料构成：氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合。此外，栅极电介质层的一部分可以包括从衬底902的顶部少数层中形成的原生氧化物层。在实施例中，栅极电介质层由顶部高k部分和下部部分构成，其中下部部分由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分以及二氧化硅或氮氧化硅的底部部分构成。
在一个实施例中，栅极电极由例如但不限于以下各项的金属层构成：金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电的金属氧化物。在特定的实施例中，栅极电极由在金属功函数设置层上方形成的非功函数设置填充材料构成。
与栅极电极堆叠体相关联的间隔件可以由适合于使永久栅极结构与相邻的导电接触件(例如，自对准接触件)最终电隔离或有助于该隔离的材料构成。例如，在一个实施例中，间隔件由例如但不限于以下各项的电介质材料构成：二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
栅极接触件914和上层的栅极接触过孔916可以由导电材料构成。在实施例中，接触件或过孔中的一个或多个可以由金属物质构成。该金属物质可以是诸如钨或钴之类的纯金属，或者可以是诸如金属-金属合金或金属-半导体合金(例如，硅化物材料)之类的合金。
在实施例(虽然未示出)中，提供结构900涉及：形成与现有栅极图案基本上完美对准的接触图案，同时消除使用具有非常严格的配准预算的光刻步骤。在一个此类实施例中，该方法实现了使用本质上高度选择性的湿法蚀刻(例如，相对于传统实施的干法蚀刻或等离子体蚀刻而言)来生成接触开口。在实施例中，通过结合接触塞光刻操作利用现有的栅极图案来形成接触图案。在一个此类实施例中，该方法实现了消除对用于生成接触图案的否则关键的光刻操作(如传统方法中所使用的)的需要。在实施例中，沟槽接触栅格未被单独图案化，而是在多晶硅(栅极)线之间形成。例如，在一个此类实施例中，在栅极格栅图案化之后但在栅极格栅切割之前形成沟槽接触栅格。
此外，可以通过替换栅极工艺来制造栅极堆叠结构908。在此类方案中，虚设栅极材料(例如，多晶硅或氮化硅柱材料)可以被去除并利用永久栅极电极材料来替换。在一个此类实施例中，也在该工艺中形成永久栅极电介质层，与在早期工艺中进行的相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并利用包括使用SF6的干法蚀刻工艺来去除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利包括使用NH4OH或四甲基氢氧化铵水溶液的湿法蚀刻工艺来去除虚设栅极。在一个实施例中，虚设栅极由氮化硅构成，并利用包括磷酸水溶液的湿法蚀刻来去除虚设栅极。
在实施例中，本文所描述的一个或多个方法预期基本上以虚设和替换栅极工艺结合虚设和替换接触工艺来实现结构900。在一个此类实施例中，替换接触件工艺在替换栅极工艺之后被执行，以允许对永久栅极堆叠体的至少一部分的高温退火。例如，在特定的此类实施例中，(例如，在形成栅极电介质层之后)对永久栅极结构的至少一部分的退火在大于大约600摄氏度的温度下被执行。在形成永久接触件之前执行退火。
再次参考图9A，半导体结构或器件900的设置使栅极接触件位于隔离区上方。这种设置可以被视为对布局空间的低效使用。然而，在另一个实施例中，半导体器件具有与在有源区上方形成的栅极电极的部分相接触的接触结构。通常，在栅极的有源部分上方并且在与沟槽接触过孔相同的层中形成栅极接触结构(例如，过孔)之前(例如，除此之外)，本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触工艺。可以实现这种工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有的栅极图案对准。相比之下，传统的方法通常涉及另外的光刻工艺，结合选择性接触蚀刻使光刻接触图案与现有的栅极图案严格配准。例如，传统的工艺可以包括：通过单独图案化接触特征来图案化多晶硅(栅极)栅格。
要理解的是，并非上面所描述的工艺的所有方面都需要被实施，以落入本发明的实施例的精神和范围内。例如，在一个实施例中，在栅极堆叠体的有源部分上方制造栅极接触件之前根本不需要形成虚设栅极。上面所描述的栅极堆叠体实际上可以是如初始地形成的永久栅极堆叠体。此外，本文所描述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑单元或存储器的金属氧化物半导体(MOS)晶体管，或者双极晶体管。此外，在实施例中，半导体器件具有三维架构，例如三栅器件、独立存取的双栅器件、或者FIN-FET。一个或多个实施例对于以10纳米(10nm)或更小的技术节点制造半导体器件可以是特别有用的。本文的实施例可以适用于提高晶体管布局密度并且适用于减轻接触电阻增加的趋势。
图10示出了根据本发明的一种实施方式的计算设备1000。计算系统1000容纳板1002。板1002可以包括多个组件，包括，但不限于，处理器1004和至少一个通信芯片1006。处理器1004物理地耦合并电耦合到板1002。在一些实施方式中，至少一个通信芯片1006也物理地耦合并电耦合到板1002。在其它实施方式中，通信芯片1006是处理器1004的一部分。
取决于计算设备1000的应用，计算设备1000可以包括其它组件，这些其它组件可能或者可能没有物理地耦合并电耦合到板1002。这些其它组件包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多功能光盘(DVD)等等)。
通信芯片1006实现了用于往来于计算设备1000而进行数据的传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用穿过非固态介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语并非暗示相关联的设备不包含任何线，尽管在一些实施例中相关联的设备可能不包含任何线。通信芯片1006可以实现多个无线标准或协议中的任何无线标准或协议，包括，但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及以上的任何其它无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片1006可以专用于较长距离的无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
计算设备1000的处理器1004包括被封装在处理器1004内的集成电路管芯。在本发明的实施例的一些实施方式中，处理器的集成电路管芯包括根据本发明的实施方式构造的一个或多个器件，例如MOS-FET晶体管。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以被储存在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片1006还包括被封装在通信芯片1006内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括根据本发明的实施方法构造的一个或多个器件，例如MOS-FET晶体管。
在其它实施方式中，容纳在计算设备1000内的另一个组件可以包含集成电路管芯，该集成电路管芯包括根据本发明的实施方式构造的一个或多个器件，例如MOS-FET晶体管。
在各个实施例中，计算设备1000可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或者数字视频记录器。在其它实施方式中，计算设备1000可以是处理数据的任何其它电子设备。
因此，本发明的实施例包括用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法。
在实施例中，一种半导体结构包括多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续。隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻。所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面。外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻。所述外延源极区和漏极区不在所述隔离结构上方横向地延伸。所述半导体结构还包括一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的一个或多个半导体鳍部的所述沟道区上方。
在一个实施例中，相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触。
在一个实施例中，所述外延源极区和漏极区针对相应沟道区诱发应力。
在一个实施例中，所述半导体结构还包括接触金属层，所述接触金属层被布置在所述外延源极区和漏极区的被暴露在所述隔离结构的所述最高表面上方的所有表面上。
在一个实施例中，所述外延源极区和漏极区由与所述多个半导体鳍部的所述沟道区的半导体材料不同的半导体材料构成。
在一个实施例中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面下方的底部表面。
在一个实施例中，所述外延源极区和漏极区均具有与所述隔离结构的所述最高表面大致成平面的底部表面。
在一个实施例中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面上方的底部表面。
在实施例中，一种半导体结构，包括多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续。隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻。所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面。外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻。所述外延源极区和漏极区具有基本上垂直的侧壁。相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触。所述半导体结构还包括一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的一个或多个半导体鳍部的所述沟道区上方。
在一个实施例中，所述外延源极区和漏极区不在所述隔离结构上方横向地延伸。
在一个实施例中，所述外延源极区和漏极区在所述隔离结构上方横向地延伸。
在一个实施例中，所述外延源极区和漏极区针对相应沟道区诱发应力。
在一个实施例中，所述半导体结构还包括接触金属层，所述接触金属层被布置在所述外延源极区和漏极区的被暴露在所述隔离结构的所述最高表面上方的所有表面上。
在一个实施例中，所述外延源极区和漏极区由与所述多个半导体鳍部的所述沟道区的半导体材料不同的半导体材料构成。
在一个实施例中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面下方的底部表面。
在一个实施例中，所述外延源极区和漏极区均具有与所述隔离结构的所述最高表面大致成平面的底部表面。
在一个实施例中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面上方的底部表面。
在实施例中，一种制造半导体结构的方法，涉及在半导体衬底上方形成多个平行的半导体鳍部，其中，所述多个平行的半导体鳍部与所述半导体衬底连续。所述方法还涉及在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻地形成隔离结构。所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面。所述方法还涉及形成一个或多个栅极电极，每个栅极电极被形成在所述多个平行的半导体鳍部中的一个或多个半导体鳍部的沟道区上方。所述方法还涉及：沿所述多个平行的半导体鳍部中的每个半导体鳍部的虚设源极区和漏极区的侧壁形成外延限定区。所述方法还涉及：在不去除所述外延限定区的情况下，从所述多个平行的半导体鳍部中的每个半导体鳍部中去除所述虚设源极区和漏极区。所述方法还涉及在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的所述沟道区相邻地形成外延源极区和漏极区，所述外延源极区和漏极区被所述外延限定区限定。
在一个实施例中，所述方法还涉及：去除所述外延限定区；以及在所述外延源极区和漏极区的突出超过所述隔离结构的所有表面上形成接触金属层。
在一个实施例中，形成所述外延限定区涉及形成双间隔件，并且所述方法还涉及：在形成所述外延源极区和漏极区之前，去除所述外延限定区的内部间隔件。
在一个实施例中，形成所述外延限定区涉及形成单个间隔件。
在一个实施例中，形成所述外延限定区涉及形成阻挡电介质层。
在一个实施例中，形成所述外延源极区和漏极区涉及：形成不在所述隔离结构上方横向地延伸的外延源极区和漏极区。
在一个实施例中，形成所述外延源极区和漏极区涉及：形成在所述隔离结构上方横向地延伸的外延源极区和漏极区。
在一个实施例中，所述一个或多个栅极电极是虚设栅极电极，并且所述方法还涉及：在形成所述外延源极区和漏极区之后，利用永久栅极电极来替换所述虚设栅极电极。

Claims (17)

1.一种半导体结构，包括：
多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续；
隔离结构，所述隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻，其中，所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面；
外延源极区和漏极区，所述外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻，其中，所述外延源极区和漏极区在所述隔离结构上方横向地延伸，并且其中，相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触；
接触金属层，所述接触金属层被布置在所述外延源极区和漏极区的被暴露在所述隔离结构的所述最高表面上方的所有表面上；以及
一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的多个半导体鳍部的所述沟道区上方。
2.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区针对相应沟道区诱发应力。
3.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区包括与所述多个半导体鳍部的所述沟道区的半导体材料不同的半导体材料。
4.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面下方的底部表面。
5.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区均具有与所述隔离结构的所述最高表面大致成平面的底部表面。
6.根据权利要求1所述的半导体结构，其中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面上方的底部表面。
7.一种半导体结构，包括：
多个平行的半导体鳍部，所述多个平行的半导体鳍部被布置在半导体衬底上方并与所述半导体衬底连续；
隔离结构，所述隔离结构被布置在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻，其中，所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面；
外延源极区和漏极区，所述外延源极区和漏极区被布置在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的沟道区相邻，其中，所述外延源极区和漏极区具有基本上垂直的侧壁，其中，所述外延源极区和漏极区在所述隔离结构上方横向地延伸，并且其中，相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触；
接触金属层，所述接触金属层被布置在所述外延源极区和漏极区的被暴露在所述隔离结构的所述最高表面上方的所有表面上；以及
一个或多个栅极电极，每个栅极电极被布置在所述多个平行的半导体鳍部中的多个半导体鳍部的所述沟道区上方。
8.根据权利要求7所述的半导体结构，其中，所述外延源极区和漏极区针对相应沟道区诱发应力。
9.根据权利要求7所述的半导体结构，其中，所述外延源极区和漏极区包括与所述多个半导体鳍部的所述沟道区的半导体材料不同的半导体材料。
10.根据权利要求7所述的半导体结构，其中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面下方的底部表面。
11.根据权利要求7所述的半导体结构，其中，所述外延源极区和漏极区均具有与所述隔离结构的所述最高表面大致成平面的底部表面。
12.根据权利要求7所述的半导体结构，其中，所述外延源极区和漏极区均具有在所述隔离结构的所述最高表面上方的底部表面。
13.一种制造半导体结构的方法，所述方法包括：
在半导体衬底上方形成多个平行的半导体鳍部，其中，所述多个平行的半导体鳍部与所述半导体衬底连续；
在所述半导体衬底上方并与所述多个平行的半导体鳍部中的每个半导体鳍部的下部部分相邻地形成隔离结构，其中，所述多个平行的半导体鳍部中的每个半导体鳍部的上部部分突出超过所述隔离结构的最高表面；
形成一个或多个栅极电极，每个栅极电极形成在所述多个平行的半导体鳍部中的多个半导体鳍部的沟道区上方；
沿所述多个平行的半导体鳍部中的每个半导体鳍部的虚设源极区和漏极区的侧壁形成外延限定区；
在不去除所述外延限定区的情况下，从所述多个平行的半导体鳍部中的每个半导体鳍部中去除所述虚设源极区和漏极区；
在所述多个平行的半导体鳍部中的每个半导体鳍部中并与所述半导体鳍部的所述上部部分中的所述沟道区相邻地形成外延源极区和漏极区，所述外延源极区和漏极区被所述外延限定区限定，其中，形成所述外延源极区和漏极区包括形成在所述隔离结构上方横向地延伸的外延源极区和漏极区,并且其中，相邻的半导体鳍部的相应源极区和漏极区并不相互合并或接触；
去除所述外延限定区；以及
在所述外延源极区和漏极区的突出超过所述隔离结构的所有表面上形成接触金属层。
14.根据权利要求13所述的方法，其中，形成所述外延限定区包括形成双间隔件，并且其中，所述方法还包括：
在形成所述外延源极区和漏极区之前，去除所述外延限定区的内部间隔件。
15.根据权利要求13所述的方法，其中，形成所述外延限定区包括形成单个间隔件。
16.根据权利要求13所述的方法，其中，形成所述外延限定区包括形成阻挡电介质层。
17.根据权利要求13所述的方法，其中，所述一个或多个栅极电极是虚设栅极电极，并且其中，所述方法还包括：
在形成所述外延源极区和漏极区之后，利用永久栅极电极来替换所述虚设栅极电极。
CN201480076471.9A 2014-03-27 2014-03-27 用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法 Active CN106165102B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/032072 WO2015147842A1 (en) 2014-03-27 2014-03-27 Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions

Publications (2)

Publication Number Publication Date
CN106165102A CN106165102A (zh) 2016-11-23
CN106165102B true CN106165102B (zh) 2020-07-21

Family

ID=54196158

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480076471.9A Active CN106165102B (zh) 2014-03-27 2014-03-27 用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法

Country Status (6)

Country Link
US (5) US9882027B2 (zh)
EP (2) EP3902016A1 (zh)
KR (1) KR102202983B1 (zh)
CN (1) CN106165102B (zh)
TW (2) TWI559551B (zh)
WO (1) WO2015147842A1 (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882027B2 (en) 2014-03-27 2018-01-30 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US9953979B2 (en) * 2014-11-24 2018-04-24 Qualcomm Incorporated Contact wrap around structure
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
CN106486535A (zh) 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法
US10103249B2 (en) 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9564446B1 (en) * 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process
US10573749B2 (en) * 2016-02-25 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US11437516B2 (en) * 2016-11-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for growing epitaxy structure of finFET device
US10453943B2 (en) * 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
WO2018111218A1 (en) * 2016-12-12 2018-06-21 Intel Corporation Non-planar semiconductor device having conforming ohmic contacts
US10510762B2 (en) * 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
US10290738B2 (en) * 2017-04-10 2019-05-14 Globalfoundries Inc. Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device
US10483266B2 (en) 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible merge scheme for source/drain epitaxy regions
US10121868B1 (en) 2017-05-03 2018-11-06 Globalfoundries Inc. Methods of forming epi semiconductor material on a thinned fin in the source/drain regions of a FinFET device
US10763280B2 (en) * 2017-05-31 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid FinFET structure
CN109037213A (zh) * 2017-06-09 2018-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法和电子装置
KR102365109B1 (ko) 2017-08-22 2022-02-18 삼성전자주식회사 집적회로 장치
EP3480842A1 (en) 2017-11-02 2019-05-08 IMEC vzw Method for forming source/drain contacts
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10854615B2 (en) * 2018-03-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having non-merging epitaxially grown source/drains
US11227799B2 (en) 2018-04-05 2022-01-18 Intel Corporation Wrap-around contact structures for semiconductor fins
US10367077B1 (en) 2018-04-27 2019-07-30 International Business Machines Corporation Wrap around contact using sacrificial mandrel
US10586872B2 (en) 2018-07-03 2020-03-10 International Business Machines Corporation Formation of wrap-around-contact to reduce contact resistivity
US11677026B2 (en) 2019-03-04 2023-06-13 International Business Machines Corporation Transistor having wrap-around source/drain contacts
KR20200136519A (ko) 2019-05-27 2020-12-08 삼성전자주식회사 반도체 장치
US11515197B2 (en) * 2019-07-11 2022-11-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the semiconductor device
US11049774B2 (en) * 2019-07-18 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid source drain regions formed based on same Fin and methods forming same
US20210265350A1 (en) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material
US11532520B2 (en) 2020-08-14 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11430790B2 (en) 2020-08-14 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11664424B2 (en) * 2020-09-30 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Device with epitaxial source/drain region
KR20220100161A (ko) * 2021-01-08 2022-07-15 삼성전자주식회사 분리 구조체를 갖는 반도체 소자들
US20230019386A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation Features For Semiconductor Devices And Methods Of Fabricating The Same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200843109A (en) * 2007-04-27 2008-11-01 Taiwan Semiconductor Mfg Fin field-effect transistor
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294789A (ja) * 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
JP4675585B2 (ja) * 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
KR100618852B1 (ko) * 2004-07-27 2006-09-01 삼성전자주식회사 높은 동작 전류를 갖는 반도체 소자
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2010073869A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置およびその製造方法
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8357569B2 (en) * 2009-09-29 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating finfet device
US8202768B2 (en) * 2009-10-07 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
DE102011078897A1 (de) * 2011-07-08 2013-01-10 Behr Gmbh & Co. Kg Temperiervorrichtung zum Temperieren einer Batterie und Verfahren zur Herstellung einer Temperiervorrichtung
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8928086B2 (en) * 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US20130200483A1 (en) * 2012-02-08 2013-08-08 United Microelectronics Corp. Fin structure and method of forming the same
US8779517B2 (en) * 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN103681846B (zh) 2012-09-20 2017-02-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9054218B2 (en) * 2013-08-07 2015-06-09 International Business Machines Corporation Method of manufacturing a FinFET device using a sacrificial epitaxy region for improved fin merge and FinFET device formed by same
US9882027B2 (en) * 2014-03-27 2018-01-30 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200843109A (en) * 2007-04-27 2008-11-01 Taiwan Semiconductor Mfg Fin field-effect transistor
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管

Also Published As

Publication number Publication date
US20180158930A1 (en) 2018-06-07
US20210359110A1 (en) 2021-11-18
US12094955B2 (en) 2024-09-17
CN106165102A (zh) 2016-11-23
US20230215934A1 (en) 2023-07-06
EP3902016A1 (en) 2021-10-27
WO2015147842A1 (en) 2015-10-01
US20170054003A1 (en) 2017-02-23
EP3123521A1 (en) 2017-02-01
US11640988B2 (en) 2023-05-02
US10461177B2 (en) 2019-10-29
TW201626575A (zh) 2016-07-16
US9882027B2 (en) 2018-01-30
US11127841B2 (en) 2021-09-21
US20200035813A1 (en) 2020-01-30
KR20160137962A (ko) 2016-12-02
KR102202983B1 (ko) 2021-01-14
EP3123521A4 (en) 2017-10-25
TW201539762A (zh) 2015-10-16
TWI559551B (zh) 2016-11-21

Similar Documents

Publication Publication Date Title
US12094955B2 (en) Confined epitaxial regions for semiconductor devices
US11563081B2 (en) Self-aligned gate edge and local interconnect
US11276760B2 (en) Non-planar semiconductor device having omega-fin with doped sub-fin region and method to fabricate same
KR102241180B1 (ko) Cmos 호환가능 폴리사이드 퓨즈 구조체를 갖는 반도체 구조체
US10229853B2 (en) Non-planar I/O and logic semiconductor devices having different workfunction on common substrate

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant