TW201539762A - 用於半導體裝置之限制的磊晶區域和製造具有限制的磊晶區域之半導體裝置的方法 - Google Patents

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Abstract

揭示用於半導體裝置的限制磊晶區及具有限制磊晶區的半導體裝置製造方法。舉例而言，半導體結構包含眾多平行的半導體鰭，配置在半導體基底上方及與半導體基底一起連續的。隔離結構配置在半導體基底上方及相鄰於眾多平行的半導體鰭中的各鰭之下部。眾多平行的半導體鰭中的各鰭之上部突出於隔離結構的最高表面上方。磊晶的源極和汲極區配置於眾多平行的半導體鰭中的各鰭中，相鄰於半導體鰭的上部中的通道區。磊晶的源極和汲極區未橫向地延伸於隔離結構上。半導體結構也包含一或更多閘極電極，各閘極電極配置在眾多平行的半導體鰭中的一或更多鰭之通道區上。

Description

用於半導體裝置之限制的磊晶區域和製造具有限制的磊晶區域之半導體裝置的方法
本發明的實施例是在半導體裝置及製造領域，特別是用於半導體裝置的侷限的磊晶區域及具有侷限的磊晶區域之半導體裝置的製造方法。
在過去數十年，積體電路的特徵縮小是一直成長的半導體產業背後的推力。縮小至愈來愈小的特徵能夠在半導體晶片的有限不動產上增加功能單元的密度。舉例而言，縮小的電晶體尺寸允許將增加數目的記憶體裝置或邏輯裝置併入於晶片上，導致以增加容量製造產品。但是，朝向愈來愈多的容量一直是議題。使各裝置的性能最佳化的需求愈來愈重要。
在製造積體電路裝置時，隨著裝置尺寸持續縮小，例如三閘極電晶體等多閘極電晶體變得愈來愈重要。在習知的製程中，三閘極電晶體一般製於塊體矽基底或是絕緣體 上矽基底上。在某些情形中，塊體矽基底由於較低成本且因為它們與現有高產能塊體矽基底基礎設施的共容性，所以是較佳的。
但是，將多閘極電晶體比例化並不是沒有結果。隨著微電子電路的這些基礎元件的尺寸降低以及隨著在給定區域中製造的基礎元件的數目的急遽增加，用以製造這些基礎元件的半導體製程的限制變得勢不可擋。
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
100C‧‧‧半導體裝置
102‧‧‧半導體鰭結構
104‧‧‧半導體鰭結構
106‧‧‧基底
108‧‧‧介電層
110A‧‧‧磊晶的源極/汲極區
110B‧‧‧磊晶的源極/汲極區
110C‧‧‧磊晶的源極/汲極區
112‧‧‧接點金屬層
114‧‧‧互連金屬結構
200‧‧‧半導體裝置結構
202‧‧‧鰭
204‧‧‧塊體半導體基底
206‧‧‧溝槽隔離區
208‧‧‧閘極結構
210‧‧‧硬遮罩蓋
212‧‧‧閘極間隔器
214‧‧‧下切割鰭
216‧‧‧半導體材料區
300‧‧‧半導體裝置結構
313‧‧‧鰭間隔器
350‧‧‧造成的結構
600‧‧‧半導體裝置結構
700‧‧‧半導體裝置結構
800‧‧‧半導體裝置結構
900‧‧‧半導體結構或裝置
1000‧‧‧計算裝置
圖1顯示根據本發明的實施例之截切跟隨在磊晶生長及金屬化後之源極/汲極區而取得的半導體裝置的不同配對之剖面視圖。
圖2A-2C顯示具有合併的或接觸的磊晶源極/汲極區之非平面半導體裝置的製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側，而鰭端部上的視圖顯示於右側。
圖3A-3D顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側，而鰭端部上的視圖顯示於右側，其中，圖3A顯示隨著鰭形成、閘極電極形成、及閘極間隔器形成後之半導體裝置結構；圖3B顯示隨著磊晶下切割(EUC)以移除鰭的源極/汲極區後之圖3A的半導體裝置結構； 圖3C顯示隨著在鰭材料被移除的場所磊晶生長後之圖3B的半導體裝置結構；以及圖3D顯示隨著鰭間隔器的移除後之圖3C的半導體裝置結構。
圖4A顯示根據本發明的實施例之(a)傳統的磊晶源極/汲極區、(b)限制的磊晶源極/汲極區(限制的epi)、及(c)延伸的侷限的磊晶源極/汲極區(延伸的限制的epi)之TCAD模擬結構。
圖4B是表格，顯示根據本發明的實施例之用於圖4A的(a)傳統的磊晶源極/汲極區、(b)限制的磊晶源極/汲極區(限制的epi)、及(c)延伸的侷限的磊晶源極/汲極區(延伸的限制的epi)之平均歸一化通道應力。
圖5是表格，顯示根據本發明的實施例之用於不同的鰭尺寸的不同磊晶區之間的外部電阻(REXT)比較。
圖6A-6E顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的另一製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側，而鰭端部上的視圖顯示於右側：圖6A顯示隨著鰭形成、閘極電極形成、及可廢棄間隔器形成後之半導體裝置結構；圖6B顯示隨著磊晶下切割(EUC)以移除鰭的源極/汲極區後之圖6A的半導體裝置結構；圖6C顯示隨著在鰭材料被移除的場所磊晶生長後之圖6B的半導體裝置結構； 圖6D顯示隨著鰭間隔器的移除後之圖6C的半導體裝置結構。
圖6E顯示隨著閘極間隔器的形成後之圖6D的半導體裝置結構。
圖7A-7E顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的另一製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側，而鰭端部上的視圖顯示於右側：圖7A顯示隨著鰭形成、閘極電極形成、及雙間隔器形成後之半導體裝置結構；圖7B顯示隨著磊晶下切割(EUC)以移除鰭的源極/汲極區後之圖7A的半導體裝置結構；圖7C顯示隨著內間隔器從鰭部移除後的圖7B的半導體裝置結構；圖7D顯示隨著在鰭材料被移除的場所磊晶生長後之圖7C的半導體裝置結構，包括在內間隔器被移除處之延伸的橫向磊晶生長。
圖8A-8E顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的另一製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側，而鰭端部上的視圖顯示於右側：圖8A顯示隨著鰭形成、閘極電極形成、及閘極間隔器形成後之半導體裝置結構；圖8B顯示隨著介電層形成之圖8A的半導體裝置結 構；圖8C顯示隨著磊晶下切割(EUC)以移除鰭的源極/汲極區後之圖8B的半導體裝置結構；圖8D顯示隨著在鰭材料被移除的場所磊晶生長後之圖8C的半導體裝置結構；及圖8E顯示隨著介電層移除後之圖8D的半導體裝置結構。
圖9A顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之鰭部的非平面半導體裝置的剖面視圖。
圖9B顯示根據本發明的實施例之圖9A的半導體裝置的a-a’軸平面視圖。
圖10顯示根據本發明的實施之計算裝置。
【發明內容及實施方式】
說明用於半導體裝置之侷限的磊晶區域以及具有侷限的磊晶區域之半導體裝置的製造方法。在下述說明中，揭示眾多具體細節，例如特定集成及材料系，以助於完整瞭解本發明的實施例。習於此技藝者將瞭解，不用這些特定細節，仍可實施本發明的實施例。在其它情形中，未詳述例如積體電路設計佈局等習知特點，以免不必要地模糊本發明的實施例。此外，須瞭解，圖式中所示的各實施例是說明表示且不一定依比例繪製。
一或更多實施例關於用於半導體裝置之侷限的磊晶區域。在一此實施例中，在半導體裝置的源極/汲極區中生 長的磊晶材料是以生長限制於某目標區的方式生長。此處所述的一或更多實施例可應用至降低半導體裝置的源極/汲極區之接觸電阻，以及，特別可應用於10奈米(10nm)及更小的技術節點。此處所述的實施例可應用於金屬氧化物半導體(MOS)裝置及互補金屬氧化物半導體(CMOS)裝置架構，例如MOS場效電晶體(MOS-FET)。具體實施例可應用於非平面半導體裝置。
提供背景說明，藉由調整電晶體通道中的應變，應變工程是強化半導體裝置性能的關鍵策略。應變被調整以強化電子或電洞遷移率(例如，分別為NMOS或PMOS)並藉以改良電晶體驅動電流。以磊晶下切割(EUC)為基礎之方式是用於在CMOS技術中取得應變工程之最佳已知方式。EUC方式涉及經由磊晶生長而嵌入選擇的源極/汲極材料以提供壓縮的應力給PMOS電晶體中的導電通道或是提供拉伸應力給NMOS電晶體中的導電通道。在用以形成半導體裝置之半導體材料的部份之蝕除(下切割蝕刻)後，生長磊晶源極/汲極材料。但是，僅在初始半導體材料被移除處的場所中，磊晶生長無法嚴格地取代被移除的材料。在移除半導體鰭結構的長方形端部之情形中，舉例而言，磊晶生長典型上不會在它自己之上以受限於被移除的長方形端部之方式生長。
舉例說明有關的一或更多概念，圖1顯示根據本發明的實施例之截切跟隨在磊晶生長及金屬化後之源極/汲極區而取得的半導體裝置的不同配對之剖面視圖。參考圖 1，半導體裝置100A-100C之所有配對(a)-(c)是根據成對的半導體鰭結構102和104。在所示的實例中，鰭102和104由塊體半導體基底106形成，其中，鰭從基底106突出並隨著基底106連續。此外，成對的鰭102和104中的各鰭之一部份掩埋於例如淺溝槽隔離(STI)氧化物層等介電層108中。移除鰭的源極和汲極區，以及，藉由磊晶生長以分別形成磊晶的源極/汲極區110A-110C而以半導體材料取代。然後，如圖1所示，在磊晶的源極/汲極區110A-110C上方形成接點金屬層112及互連金屬結構114。
參考圖1的部份(a)，成對的半導體鰭結構102和104之磊晶的源極/汲極區110A合併(例如，「完全合併磊晶」)。磊晶材料的此合併導致相鄰裝置的短路。要求二相鄰裝置之間的最小鰭至鰭距離之關鍵設計規則(ZPV)防止源極/汲極磊晶-磊晶(epi至epi)短路，這可能限制這些裝置縮小至更小的尺寸。舉例而言，對於縮小鰭間距以符合新技術的縮小要求，此epi至epi合併愈來愈成為問題。僅參考圖1的部份(b)，成對的半導體鰭結構102和104之磊晶的源極/汲極區110B不會合併但會彼此接觸(例如，「接觸磊晶」或是「幾乎不合併的磊晶」)。此磊晶材料接觸也導致相鄰裝置的短路，也限制這些裝置縮小至更小的尺寸。
與圖1的部份(a)和(c)相反，僅參考圖1的部份(c)，根據本發明的實施例，成對的半導體鰭結構102 和104之磊晶的源極/汲極區110C未合併，且它們也未彼此接觸。這些裝置由於磊晶區可充份間隔以容忍縮小，所以可修改以縮小至更小的尺寸及更窄的間距。在一此實施例中，磊晶的源極/汲極區110C於此稱為「限制的磊晶」或「限制的epi」源極/汲極區，其中，相鄰區域未彼此合併或接觸。在特定的實施例中，比較圖1的部份(c)的限制磊晶區域與圖1的部份(a)及(b)，限制的磊晶區110C的側壁是實質上垂直的。側壁稍微朝外或朝內傾斜、或是完美垂直的，但是，由於對於限制的磊晶區110C沒有有角度的小面，不像對110A和110B有角度的小面，所以，它們是實質上垂直的。如此處所述般，一或更多實施例與製程流程有關，藉由限制橫向磊晶生長以形成此限制的磊晶區，而防止源極/汲極磊晶鰭合併。如此，此處所述的一或更多實施例能夠進一步縮小鰭間距，增進三維(3D)電晶體佈局面積及密度。
再參考圖1，根據本發明的實施例，將磊晶區110A-110C的形狀工程化對於最小化外部電阻(REXT)是重要的。在圖1中所示的(a)-(c)等三實例中，由於接觸面積限制，對於合併的或接觸的磊晶區(110A或110B)，觀察到增加的REXT。相對地，參考100C，限制的磊晶區110C允許接點金屬(112)纏繞磊晶區110C之所有曝露區域，而最小化接觸面積，接著最小化相關的REXT。
須瞭解，降低用於源極/汲極區的REXT之習知的嘗 試涉汲在一部份半導體鰭結構上保形的磊晶生長。但是，在這些方式中，在磊晶生長前，半導體鰭在源極/汲極區中未被蝕刻(下切割)。因此，沒有習知的方式是跟隨在例如用於非平面半導體裝置的半導體鰭之源極/汲極區下切割處理之後形成限制的磊晶結構。根據此處所述的一或更多實施例，以用於利用半導體鰭的下切割以及後續的磊晶半導體材料之底部填充之應用之縮小的擴散間距，解決用於磊晶生長的源極/汲極區之源極/汲極短路議題。在某些實施例中，由於形成纏繞接觸層，所以造成的裝置之REXT最小化。在某些實施例中，由於限制的磊晶區是應變調節區，所以，可取得遷移率強化。在某些實施例中，造成的裝置具有最小的REXT及增強的通道遷移率。
更特別地，此處所述的一或更多實施例關於製造例如用於半導體鰭為基礎的半導體裝置之源極/汲極區的限制磊晶區之製程及方式。在一此實施例中，藉由限制跟隨在鰭的源極/汲極區的下切割後源極/汲極材料的橫向磊晶生長，可防止鰭式源極/汲極磊晶區的合併。舉例而言，在特定實施例中，藉由在鰭邊緣上建立障壁以限制磊晶下切割後之橫向磊晶生長，而限制鰭與鰭之間磊晶區的合併或甚至接觸。接著從磊晶區邊緣移除障壁而允許製造低電阻包覆層或是接觸金屬以纏繞磊晶源極/汲極區。
為了便於突顯此處所述的本方式與習知的半導體製造方法，圖2A-2C顯示具有合併的或接觸的磊晶源極/汲極區之非平面半導體裝置的製造方法的不同操作之成對的邊 上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側(截切閘極穿過鰭側的視圖)，而鰭端部上的視圖顯示於右側(截切鰭穿過源極/汲極的側的視圖)。
參考圖2A，顯示隨著鰭形成、閘極電極形成、及鰭間隔器蝕刻後的半導體裝置結構200。特別地，顯示三個半導體鰭202，它們自塊體半導體基底204突出、經過淺溝槽隔離區206。三閘極結構208(顯示其上具有硬遮罩蓋210)形成於半導體鰭202上。也顯示閘極間隔器212，但是在將間隔器材料從鰭202的側邊移除之後(如同鰭端部上的視圖所見般)。須瞭解，在鰭端部上的視圖中，視圖是在源極/汲極區位置截取的，以致於閘極結構未顯示於此視圖中。
參考圖2B，顯示隨著磊晶下切割(EUC)以移除鰭202的源極/汲極區後之圖2A的半導體裝置結構。特別地，曝露在鰭端部的鰭202之區域以及曝露在閘極間隔器212之間的區域被移除，以提供下切割鰭214。
參考圖2C，顯示隨著在鰭材料被移除的場所磊晶生長後之圖2B的半導體裝置結構。特別地，在下切割鰭214的源極/汲極區磊晶地生長半導體材料區216。如圖2C的左側視圖所示，在閘極結構208之間的磊晶生長侷限於所示的方向上。但是，如同圖2C的右側上所示般，沒有障壁存在來防止下切割鰭214之間磊晶生長的半導體材料區216合併(或至少是接觸)。
與圖2A-2C相關地說明的習知磊晶生長方法相對地， 圖3A-3D顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側(截切閘極穿過鰭側的視圖)，而鰭端部上的視圖顯示於右側(截切鰭穿過源極/汲極側的視圖)。
參考圖3A，顯示隨著鰭形成、閘極電極形成、及閘極間隔器形成後之半導體裝置結構300。特別地，顯示三個半導體鰭302，它們自塊體半導體基底304突出、經過淺溝槽隔離區306。三閘極結構308(顯示其上具有硬遮罩蓋310)形成於半導體鰭302上。也顯示閘極間隔器312。與圖2A的結構200相比對，圖3A的結構300未遭受間隔器從鰭302的側邊移除。如此，如同從鰭端部上的視圖所見般，鰭間隔器313維持。須瞭解，在鰭端部上的視圖中，視圖是在源極/汲極區位置截取的，以致於閘極結構未顯示於此視圖中。
參考圖3B，顯示隨著磊晶下切割(EUC)以移除鰭302的源極/汲極區後之圖3A的半導體裝置結構。特別地，曝露在鰭端部的鰭302之區域以及曝露在閘極間隔器312之間的區域被移除，以提供下切割鰭314。EUC處理對於間隔器材料是有選擇性的，因此，如圖3B所示，鰭間隔器313維持立起。須瞭解，雖然EUC的程度顯示為提供高度與淺溝槽隔離區306的高度相同的下切割鰭，但是，EUC處理也用以提供被蝕刻至淺溝槽隔離區306的高度之下某程度的下切割鰭，或是，蝕刻終止而留下某部份 的下切割鰭在淺溝槽隔離區306的高度之上。
參考圖3C，顯示隨著在鰭材料被移除的場所磊晶生長後之圖3B的半導體裝置結構。特別地，在下切割鰭314的源極/汲極區磊晶地生長半導體材料區316。如圖3C的左側視圖所示，在閘極結構308之間的磊晶生長侷限於所示的方向上。此外，如同圖3C的右側上所示般，鰭間隔器313防止下切割鰭314之間磊晶生長的半導體材料區316合併(及任何接觸)，留下限制的磊晶源極/汲極區。須瞭解，雖然磊晶生長的程度顯示為提供高度幾乎同於原始鰭的高度之限制的磊晶區，但是，磊晶生長處理也用以提供形成為在原始鰭的高度之下某程度的限制磊晶區，或是，形成為在原始鰭的高度之上某程度的限制磊晶區。
參考圖3D，顯示隨著鰭間隔器的移除後之圖3C的半導體裝置結構。從鰭端部上觀視，造成的結構350留下限制的磊晶源極/汲極區316的所有表面曝露。雖然未顯示，但是，結構350可作為裝置製造完成的基礎，包含限制的磊晶源極/汲極區316上互連結構及接觸金屬的形成。
再一般地參考圖3A-3D，根據本發明的實施例，限制的磊晶生長處理也用以以比例化的鰭間距來嵌入選取的源極/汲極磊晶材料，而使應變工程併入成為可能，而無源極/汲極磊晶至磊晶短路。舉例而言，限制的磊晶矽鍺區可形成於PMOS裝置的下切割矽鰭的源極/汲極區中，以 提供壓縮應變及強化通道中的電洞遷移率。在另一實例中，限制磊晶之摻雜碳的矽區形成於NMOS裝置的下切割矽鰭之源極/汲極區中，以提供拉伸應力及強化通道中的電子遷移率。此外，限制的磊晶生長處理也可用以藉由最大化接觸面積而最小化REXT。如此，性能衝擊最小化，並符合新技術的比例化要求。
再參考圖3D，由於在淺溝槽隔離區306上沒有或些許的橫向磊晶，所以，限制的磊晶源極/汲極區316被「完全地」侷限(限制的磊晶)。藉由使鰭間隔器313設定於原始鰭寬度的寬度，將磊晶生長侷限於原始鰭寬度，而達成此完全侷限。但是，根據此處所述的其它實施例，以及如稍後與圖7E相關之詳述所述般，限制的磊晶區可以延伸於一部份溝槽隔離區306上而不與相鄰的磊晶區接觸或合併。後一情形稱為「延伸的限制磊晶」。
關於限制的磊晶源極/汲極區之通道應力能力的展示，圖4A顯示根據本發明的實施例之(a)傳統的磊晶源極/汲極區、(b)限制的磊晶源極/汲極區(限制的epi)、及(c)延伸的侷限的磊晶源極/汲極區(延伸的限制epi)之TCAD模擬結構。參考圖4A，顯示用於各(a)傳統的磊晶源極/汲極區、(b)限制的磊晶源極/汲極區(限制的epi)、及(c)延伸的侷限的磊晶源極/汲極區(延伸的限制epi)之下切割鰭402、源極/汲極區404及淺溝槽隔離結構406。對於(c)，在淺溝槽隔離結構406上橫向延伸的程度於圖4A中以箭頭408標示。
圖4B是表格400，顯示根據本發明的實施例之用於圖4A的(a)傳統的磊晶源極/汲極區、(b)限制的磊晶源極/汲極區(限制的epi)、及(c)延伸的侷限的磊晶源極/汲極區(延伸的限制的epi)之平均歸一化通道應力。參考表格400，通道應力的TCAD模擬顯示從限制的磊晶(約0.96x)及延伸的限制磊晶(約1.2x)至習知的非限制的EUC磊晶之可比較的通道應力。
圖5是表格500，顯示根據本發明的實施例之用於不同的鰭尺寸的不同磊晶區之間的外部電阻(REXT)比較。參考表格500，第一行的鰭間距(ZPV)以40nm、30nm、及20nm變化。第二行標示鰭高度(HSi)維持在60nm。第三行標示鰭寬度(WSi)維持在6nm。表格500的第四行顯示在不同的鰭間距時完全合併的磊晶區相對於限制的磊晶區之REXT比例比較。表格500的第五行顯示在不同的鰭間距時幾乎未合併(接觸)的磊晶區相對於限制的磊晶區之REXT比例比較。一般而言，表格500顯示對於鰭高度對鰭間距(HSi：ZPV)的比例大於2之三閘極電晶體，相較於完全合併的非侷限的磊晶情形，限制的磊晶之REXT縮減超過80%。
再參考圖3A-3D，說明使用鰭間隔器作為障壁之限制的磊晶處理之說明的處理方式。鰭間隔器經過EUC蝕刻而保留以及用以將結構侷限以限制橫向磊晶生長。處理涉及鰭間隔器的最小化以經由EUC而將鰭間隔器維持與鰭一樣高。處理也涉及使用各向異性鰭間隔器移除蝕刻柱磊 晶生長，以選擇性地移除鰭間隔器，而不會損傷磊晶材料及閘硬遮罩或盔罩。
須瞭解，與圖3A-3D相關說明的方式之外的其它方式可以用以製造限制的磊晶源極/汲極區，於下，將更詳細說明其中三方式。但是，各流程典型上與例如下述等重要態樣相關連：(1)可抗EUC蝕刻的鰭邊緣上的障壁之建立，(2)選擇性在障壁之內的磊晶材料沈積，及(3)後續從磊晶邊緣選擇性移除障壁。
在另一態樣中，限制的磊晶源極/汲極區製造設計使用可廢棄的間隔器作為用於橫向磊晶生長的障壁。舉例而言，圖6A-6E顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的另一製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側(截切閘極穿過鰭側的視圖)，而鰭端部上的視圖顯示於右側(截切鰭穿過源極/汲極的側的視圖)。
參考圖6A，顯示隨著鰭形成、閘極電極形成、及可廢棄間隔器形成後之半導體裝置結構600。特別地，顯示三個半導體鰭602，它們自塊體半導體基底604突出、經過淺溝槽隔離區606。三閘極結構608(顯示其上具有硬遮罩蓋610)形成於半導體鰭602上。也顯示可廢棄間隔器612。可廢棄間隔器612延著閘極側壁以及延著鰭側壁形成。須瞭解，在鰭端部上的視圖上，視圖是在源極/汲極區位置截切的，以致於在本視圖中未顯示閘極結構。
圖6B顯示隨著磊晶下切割(EUC)以移除鰭602的 源極/汲極區後之圖6A的半導體裝置結構。特別地，在可廢棄的間隔器612之間曝露在鰭端部的鰭602之區域以及曝露在可廢棄的閘極間隔器612之間的區域被移除，以提供下切割鰭614。EUC處理對於可廢棄的間隔器材料是有選擇性的，因此，如圖6B所示，可廢棄的間隔器612維持立起。須瞭解，雖然EUC的程度顯示為提供高度與淺溝槽隔離區606的高度相同的下切割鰭，但是，EUC處理也用以提供被蝕刻至淺溝槽隔離區606的高度之下某程度的下切割鰭，或是，蝕刻終止而留下某部份的下切割鰭在淺溝槽隔離區606的高度之上。
參考圖6C，顯示隨著在鰭材料被移除的場所磊晶生長後之圖6B的半導體裝置結構。特別地，在下切割鰭614的源極/汲極區磊晶地生長半導體材料區616。如圖6C的左側視圖所示，在閘極結構608之間的磊晶生長侷限於所示的方向上。此外，如同圖6C的右側上所示般，延著鰭側壁之部份可廢棄的間隔器612防止下切割鰭614之間磊晶生長的半導體材料區616合併(及任何接觸)，留下限制的磊晶源極/汲極區。須瞭解，雖然磊晶生長的程度顯示為提供高度幾乎同於原始鰭的高度之限制的磊晶區，但是，磊晶生長處理也用以提供形成為在原始鰭的高度之下某程度的限制磊晶區，或是，形成為在原始鰭的高度之上某程度的限制磊晶區。
參考圖6D，顯示隨著可廢棄間隔器612從鰭及閘側壁移除後之圖6C的半導體裝置結構。
參考圖6E，顯示隨著永久閘極間隔器620形成後之圖6D的半導體裝置結構。移除延著鰭的側壁形成之永久間隔器材料。從鰭端部上觀視，造成的結構650留下限制的磊晶源極/汲極區616的所有表面曝露。雖然未顯示，但是，結構650可作為裝置製造完成的基礎，包含限制的磊晶源極/汲極區616上互連結構及接觸金屬的形成。
再參考圖6A-6E，與此處所述之相關連的處理方式涉及在磊晶材料沈積之後完全移除可廢棄的間隔器。在一此實施例中，可廢棄的間隔器由對磊晶有選擇性的濕蝕刻完全地移除。處理涉及在磊晶沈積之後形成閘極間隔器。如此，實施可選擇性地移除鰭間隔器而不會損壞磊晶及閘極盔罩之間隔器盔罩整合處理及各向異性鰭間隔器移除蝕刻。
在另一態樣中，延伸的限制磊晶源極/汲極區製造設計利用雙間隔器作為用於橫向磊晶生長的障壁。舉例而言，圖7A-7E顯示根據本發明的實施例之具限制制的磊晶源極/汲極區之非平面半導體裝置的另一製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側(截切閘極穿過鰭側的視圖)，而鰭端部上的視圖顯示於右側(截切鰭穿過源極/汲極的側的視圖)。
參考圖7A，顯示隨著鰭形成、閘極電極形成、及雙間隔器形成後之半導體裝置結構700。特別地，顯示三個半導體鰭702，它們自塊體半導體基底704突出、經過淺溝槽隔離區706。三閘極結構708(顯示其上具有硬遮罩 蓋710)形成於半導體鰭702上。也顯示閘極間隔器712。與圖2A的結構200相比對，圖7A的結構700未遭受間隔器從鰭702的側邊移除。如此，如同鰭端部上的視圖所示般，鰭間隔器713維持。此外，也延著閘間隔器712及鰭間隔器713的側壁形成可廢棄的間隔器730。須瞭解，在鰭端部上的視圖上，視圖是在源極/汲極區位置截切的，以致於在本視圖中未顯示閘極結構。
參考圖7B，顯示隨著磊晶下切割(EUC)以移除鰭702的源極/汲極區後之圖7A的半導體裝置結構。特別地，曝露在鰭端部的鰭702之區域以及曝露在閘極間隔器712之間的區域被移除，以提供下切割鰭714。EUC處理對於閘極及鰭間隔器材料以及可廢棄的間隔器材料是有選擇性的，因此，如圖7B所示，閘極間隔器712、鰭間隔器713、及可廢棄的間隔器730維持立起。須瞭解，雖然EUC的程度顯示為提供高度與淺溝槽隔離區706的高度相同的下切割鰭，但是，EUC處理也用以提供被蝕刻至淺溝槽隔離區706的高度之下某程度的下切割鰭，或是，蝕刻終止而留下某部份的下切割鰭在淺溝槽隔離區706的高度之上。
參考圖7C，鰭間隔器713從圖7B的結構移除，留下可廢棄的間隔器730維持在鰭位置。在實施例中，如圖7C所示鰭間隔器713的移除會曝露淺溝槽隔離結構706的部份上表面。
參考圖7D，顯示隨著在鰭材料被移除的場所磊晶生 長後之圖7C的半導體裝置結構。特別地，在下切割鰭714的源極/汲極區磊晶地生長半導體材料區716。如圖7D的左側視圖所示，在閘極結構708之間的磊晶生長侷限於所示的方向上。此外，如同圖7D的右側上所示般，延著鰭側壁之部份可廢棄的間隔器730防止下切割鰭714之間磊晶生長的半導體材料區716合併(及任何接觸)，留下限制的磊晶源極/汲極區。但是，對比圖3A-3D及圖7A-7E相關的結構，由於受控制之橫向生長量發生於淺溝槽隔離結構706的上表面上，所以，限制的磊晶源極/汲極區是延伸的限制磊晶源極/汲極區。由於鰭間隔器713被移除，打開用於橫向磊晶生長的區域，所以允許延伸的生長。須瞭解，雖然磊晶生長的程度顯示為提供高度幾乎同於原始鰭的高度之限制的磊晶區，但是，磊晶生長處理也用以提供形成為在原始鰭的高度之下某程度的限制磊晶區，或是，形成為在原始鰭的高度之上某程度的限制磊晶區。
參考圖7E，顯示隨著可廢棄間隔器730從鰭及閘側壁移除後之圖7D的半導體裝置結構。移除僅留下閘極間隔器712維持。從鰭端部上觀視，造成的結構750留下限制的磊晶源極/汲極區716的所有表面曝露。雖然未顯示，但是，結構750可作為裝置製造完成的基礎，包含限制的磊晶源極/汲極區716上互連結構及接觸金屬的形成。
再參考圖7A-7E，與此處所述之相關連的處理方式涉 及增加隔離區的表面上之橫向上的磊晶區尺寸。在一實施例中，如同所示，處理涉及纏繞閘極及鰭間隔器之可廢棄的間隔器之沈積。使用各向異性乾蝕刻以穿透鰭的頂部上方之雙間隔器。接著執行EUC蝕刻。隨著EUC蝕刻之後，施加閘極盔罩整合的各向異性蝕刻以將鰭間隔器從EUC溝槽內部移除，因而提供更大的空間以用於磊晶生長。使用各向同性蝕刻以移除鰭間隔器而產生用於磊晶生長的更大空間。在磊晶生長之後，以對磊晶及閘極間隔器有選擇性的濕蝕刻，完全地移除可廢棄的間隔器。
在另一態樣中，使用介電區作為障壁，製造限制的磊晶源極/汲極區。舉例而言，圖8A-8E顯示根據本發明的實施例之具有限制的磊晶源極/汲極區之非平面半導體裝置的另一製造方法的不同操作之成對的邊上及端部上的剖面視圖，以鰭邊上的視圖顯示在左側(截切閘極穿過鰭側的視圖)，而鰭端部上的視圖顯示於右側(截切鰭穿過源極/汲極的側的視圖)。
參考圖8A，顯示隨著鰭形成、閘極電極形成、及閘極隔器形成後之半導體裝置結構800。特別地，顯示三個半導體鰭802，它們自塊體半導體基底804突出、經過淺溝槽隔離區806。三閘極結構808(顯示其上具有硬遮罩蓋810)形成於半導體鰭802上。也顯示閘極間隔器812。與圖3A的結構300相比對，圖8A的結構800未遭受間隔器從鰭802的側邊移除。如此，如同鰭端部上的視圖所示般，鰭間隔器未維持。要理解的是，在鰭的端部上 視圖，此視圖被採用於源極/汲極區域位置，所以閘極結構未繪示於此視圖。
參考圖8B，顯示隨著介電區沈積後之圖8A的半導體裝置結構。特別地，介電層840形成於鰭804之間的曝露區上。在一此實施例中，介電層形成為與鰭804的上表面幾乎相同高度或是稍微向下凹陷。在實施例中，介電層由例如可流動的氧化物或是高溫非晶碳(碳為基礎的硬遮罩)等材料構成，但不侷限於此。
參考圖8C，顯示隨著磊晶下切割(EUC)以移除鰭802的源極/汲極區後之圖8B的半導體裝置結構。特別地，曝露在鰭端部的鰭802之區域以及曝露在閘極間隔器812之間的區域被移除，以提供下切割鰭814。如圖8C所示，EUC處理對於間隔器812材料以及對介電層840是有選擇性的。須瞭解，雖然EUC的程度顯示為提供高度與淺溝槽隔離區806的高度相同的下切割鰭，但是，EUC處理也用以提供被蝕刻至淺溝槽隔離區806的高度之下某程度的下切割鰭，或是，蝕刻終止而留下某部份的下切割鰭在淺溝槽隔離區806的高度之上。
參考圖8D，顯示隨著在鰭材料被移除的場所磊晶生長後之圖8C的半導體裝置結構。特別地，在下切割鰭814的源極/汲極區磊晶地生長半導體材料區816。如圖8C的左側視圖所示，在閘極結構808之間的磊晶生長侷限於所示的方向上。此外，如同圖8C的右側上所示般，介電層840防止下切割鰭814之間磊晶生長的半導體材料 區816合併(及任何接觸)，留下限制的磊晶源極/汲極區。須瞭解，雖然磊晶生長的程度顯示為提供高度幾乎同於原始鰭的高度之限制的磊晶區，但是，磊晶生長處理也用以提供形成為在原始鰭的高度之下某程度的限制磊晶區，或是，形成為在原始鰭的高度之上某程度的限制磊晶區。
參考圖8E，顯示隨著介電層840移除後之圖8D的半導體裝置結構。從鰭端部上觀視，造成的結構850留下限制的磊晶源極/汲極區816的所有表面曝露。雖然未顯示，但是，結構850可作為裝置製造完成的基礎，包含限制的磊晶源極/汲極區816上互連結構及接觸金屬的形成。
再參考圖8A-8E，與此處所述之相關連的處理方式涉及鰭間隔器移除後以介電材料填充閘極與鰭之間的所有間隙。然後，對於EUC，介電材料凹陷在鰭頂部的正下方，以移除鰭部。所使用的材料具有抗EUC蝕刻的高蝕刻選擇性且可與磊晶生長共容。在EUC及磊晶生長之後，以濕蝕刻、乾蝕刻、或灰化處理，選擇性地移除阻隔材料。
一般地，再參考圖3A-3D、圖6A-6E、圖7A-7E、及圖8A-8E，在實施例中，限制的磊晶源極/汲極區形成可應用至N型及P型裝置。須瞭解，可以以相同或類似的形式，將例如導因於圖3D、6E、7E及8E的結構等導因於上述舉例說明的處理設計之結構用於後續的處理操作，以完成例如PMOS及NMOS等裝置製造。關於完成的裝 置之實例，圖9A及9B分別顯示根據本發明的實施例之設有具有限制的磊晶源極/汲極區的鰭之非平面半導體裝置之剖面視圖及平面視圖(延著剖面視圖的a-a’軸取得)。
參考圖9A，半導體結構或裝置900包含從基底902形成的非平面主動區(例如，包含突起鰭部904之鰭結構)、及上方隔離區906。閘極線908配置在非平面主動區的突起部904上以及部份隔離區906上。如同所示，閘極線908包含閘極電極950和閘極介電層952。在一實施例中，閘極線908也包含介電蓋層954。從此透視，也看到閘極接點914、及覆蓋閘極接點通路916、以及覆蓋金屬互連960，所有這些都配置在層間介電質堆疊或層970中。從圖9A的透視也可看見，閘極接點914在一實施例中配置在隔離區906上但不在非平面主動區上。
參考圖9B，閘極線908顯示為配置在突起鰭部904上。從此透視中可看到突起鰭部904的源極和汲極區904A和904B。在一實施例中，舉例而言，如上所述地，藉由磊晶沈積，移除突起鰭部904的材料並以另一半導體材料取代。在特定實施例中，源極和汲極區904A和904B延伸於介電層906的高度之下，但是它們取代地可以與介電層906同高或在其之上。在實施例中，以例如但不限於化學汽相沈積(CVD)、原子層沈積(ALD)、或分子束磊晶(MBE)等沈積處理，形成源極和汲極區904A和904B。在一實施例中，源極和汲極區904A和904B被原 地摻雜雜質原子。在一實施例中，源極和汲極區904A和904B在形成後接著摻雜雜質。在一實施例中，將源極/汲極區904A和904B原地摻雜雜質原子且在形成後進一步摻雜。須瞭解，源極/汲極區904A和904B由與突起鰭部904的半導體材料類似或不同的半導體材料構成。
在實施例中，半導體結構或裝置900是非平面裝置，例如但不限於鰭式FET或三閘極裝置。在此實施例中，對應的半導體通道區由三維體構成或是形成於其中。在一此實施例中，閘極線908的閘極電極堆疊至少圍繞三維體的上表面及成對的側壁。
基底902由能耐受製程及電荷能於其中遷移的半導體材料構成。在實施例中，基底902是由摻雜有例如但不限於磷、砷、硼或其結合等電荷載子以形成主動區904的鍺、矽/鍺、或結晶矽層構成的塊體基底。在一實施例中，在塊體基底902中的矽原子的濃度大於97%。在另一實施例中，塊體基底902由生長於不同的結晶基底上的磊晶層構成，例如，生長於硼摻雜的塊矽單晶基底上的矽磊晶層。塊基底902替代地由III-V族材料構成。在實施例中，塊體基底902由例如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、銦鎵砷化物、鋁鎵砷化物、銦鎵砷化物、或其結合等III-V材料構成。在一實施例中，塊體基底902由III-V材料構成，以及，電荷載子摻雜物雜質原子是例如但不限於碳、矽、鍺、氧、硫、硒或碲。
隔離區906由適合最終電隔離、或有助於隔離部份永 久閘極結構與下方塊體基底或隔離形成在下方塊體基底內的例如隔離鰭主動區等主動區之材料構成。舉例而言，在一實施例中，隔離區906由例如但不限於二氧化矽、氧氮化矽、氮化矽、或碳摻雜的氮化矽等介電材料構成。
閘極線908由包含閘極介電層952及閘極電極層950的閘極電極堆疊構成。在實施例中，閘極電極堆疊的閘極電極由金屬電極構成及閘極介電層由高K材料構成。舉例而言，在一實施例中，閘極介電層由例如但不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅、或其組合所構成。此外，一部份的閘極介電層包含由基底902的上方少數層形成的原生氧化物層。在實施例中，閘極介電層由頂部高k部份及由半導體材料的氧化物構成的下部。在一實施例中，閘極介電層由氧化鉿的頂部以及二氧化矽或氧氮化矽的底部構成。
在一實施例中，閘極電極由例如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳、或導電金屬氧化物等金屬層構成。在特定實施例中，閘極電極由形成於金屬功函數設定層上方的非功函數設定填充材料構成。
與閘極電極堆疊相關連的間隔器由適合最終電隔離、或有助於隔離永久閘極結構與例如自行對準接點等相鄰導電接點之材料構成。舉例而言，在一實施例中，間隔器由例如但不限於二氧化矽、氧氮化矽、氮化矽、或碳摻雜的 氮化矽等介電材料構成。
閘極接點914及覆蓋閘極接點通路916由導電材料構成。在實施例中，一或更多接點或通路由金屬物構成。金屬物可以是純金屬，例如鎢、鎳或鈷，或是合金，例如金屬-金屬合金或是金屬-半導體合金(舉例而言，例如矽化物材料)。
在實施例中(雖然未顯示)，提供結構900涉及接點圖案的形成，接點圖案基本上完美地對齊現有的閘極圖案，而不使用具有極度嚴格的對齊限定之微影步驟。在一此實施例中，此方式能夠使用本質上高度選擇性的濕蝕刻(例如，相對於習知實施的乾或電漿蝕刻)以產生接點開口。在實施例中，藉由使用現有的閘極圖案結合接點栓微影術操作，形成接點圖。在一此實施例中，方式能夠不需要習知方式在其它情形中關鍵的微影術操作來產生接點圖案。在實施例中，溝槽接點格柵未被分開圖型化，而是形成在多(閘極)線之間。舉例而言，在一此實施例中，在閘極格柵圖型化之後但在閘極柵格化切割後，形成溝槽接點柵格。
此外，閘極堆疊結構908由更換閘極製程製造。在此設計中，例如多晶矽或氮化矽柱材料等假閘極材料被移除及由永久閘極電極材料取代。在一此實施例中，與由較早的處理執行相反地，也在此製程中形成永久閘極介電層。在實施例中，以乾蝕刻或濕蝕刻處理，移除眾多假閘極。在一實施例中，眾多假閘極由多晶矽或非晶矽構成且以包 括SF6的使用之乾蝕刻處理移除。在另一實施例中，眾多假閘極由多晶矽或非晶矽構成且以包括含水NH4OH或氫氧化四鉀銨的使用之濕蝕刻處理移除它。在一實施例中，眾多假閘極由氮化矽構成且以包括含水磷酸的濕蝕刻移除。
在實施例中，此處所述的一或更多方式基本上考量到假及更換閘極製程與假及更換接點製程的結合以達成結構900。在一此實施例中，在更換閘極製程之後執行更換接點製程，以允許高溫退火至少部份永久閘極堆疊。舉例而言，在特定的此實施例中，在高於約攝氏600度的溫度下，執行至少部份永久閘極結構的退火，例如在閘極介電層形成之後。在永久接點形成之前，執行退火。
再參考圖9A，半導體結構或裝置900的配置將閘極接點設於隔離區上。此配置被視為未充份使用佈局空間。但是，在另一實施例中，半導體裝置具有接觸形成於主動區上的部份閘極電極之接點結構。一般而言，在閘極的主動部份上及與溝槽接觸通路相同層中形成閘極接點結構(例如通路)之前(例如在此之外)，本發明的一或更多實施例包含首先使用閘極對齊的溝槽接點製程。此製程可以實施以形成用於例如積體電路製造等半導體結構製造的溝槽接點結構。在實施例中，溝槽接點圖案形成為與現有的閘極圖案對齊。對比而言，習知的方式典型上涉及將微影接點圖案嚴格對齊現有的閘極圖案之額外的微影製程與選擇性接點蝕刻的結合。舉例而言，習知的製程包含具有 接點特徵分別圖型化之多(閘極)柵圖型化。
須瞭解，並不需要實施所有上述製程的態樣以落在本發明的實施例之精神及範圍之內。例而言，在一實施例中，在閘極堆疊的主動部份上製造閘極接點之前，不需要形成假閘極。上述閘極堆疊事實上是如初始形成般的永久閘極堆疊。而且，此處所述的製程可用以製造一或眾多半導體裝置。半導體裝置可為電晶體或類似裝置。舉例而言，在實施例中，半導體裝置是用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體、或是雙極電晶體。而且，在實施例中，半導體裝置具有三維架構，例如，三閘極裝置，被獨立存取的雙閘極裝置、或是FIN-FET。一或更多實施例對於以10奈米(10nm)或更小的技術節點來製造半導體裝置是特別有用的。此處的實施例可應用於增進電晶體佈局密度及減輕接觸電阻的增加。
圖10顯示根據本發明的一實施之計算裝置1000。計算裝置1000容納主機板1002。主機板1002包含多個組件，多個組件包括但不限於處理器1004及至少一通訊晶片1006。處理器1004實體地及電地耦合至機板1002。在某些實施中，至少一通訊晶片1006也實體地及電地耦合至機板1002。在另外的實施中，通訊晶片1006是處理器1004的一部份。
取決於其應用，計算裝置1000包含可以或不可以實體地及電地耦合至機板1002的其它組件。這些其它組件包含但不限於依電性記憶體(例如，DRAM)、非依電性 記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控幕顯示器、觸控幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚音器、相機、及大量儲存裝置(例如硬碟機、光碟(CD)、數位多樣式光碟(DVD)、等等)。
通訊晶片1006能夠無線通訊以用於與計算裝置1000傳輸資料。「無線」一詞及其衍生詞用以說明經由使用通過非固體介質之調變的電磁輻射來傳輸資料的電路、裝置、系統、方法、技術、通訊通道、等等。此詞並非意指相關連裝置未含有任何接線，但是，在某些實施例中，它們可能未含任何接線。通訊晶片1006可以實施任何無線標準或是通信協定，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演化(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及以3G、4G、5G、及更新的世代來標示的任何其它無線通信協定。計算裝置1000包含眾多通訊晶片1006。舉例而言，第一通訊晶片1006可以專用於較短範圍的無線通訊，例如Wi-Fi及藍芽，而第二通訊晶片1006可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置1000的處理器1004包含封裝在處理器 1004之內的積體電路晶粒。在本發明的實施例的某些實施中，處理器的積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。「處理器」一詞意指處理來自暫存器及/或記憶體的電子資料以將電子資料轉換成儲存在暫存器及/或記憶體中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片1006也包含封裝於通訊晶片1006之內的積體電路晶粒。根據本發明的另一實施，通訊晶片的積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。
在其它實施中，容納於計算裝置1000之內的另一組件含有積體電路晶粒，積體電路晶粒包含根據本發明的實施建立之例如MOS-FET電晶體等一或更多裝置。
在各式各樣的實施中，計算裝置1000可以是膝上型電腦、輕省筆電(netbook)、筆記型電腦、超薄筆記型電腦(ultrabook)、智慧型電話、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或是數位攝影機。在又其它實施中，計算裝置1000可為處理資料的任何其它電子裝置。
如此，本發明的實施例包含用於半導體裝置的限制磊晶區及具有限制磊晶區的半導體裝置製造方法。
在實施例中，半導體結構包含眾多平行的半導體鰭， 配置在半導體基底上方及與半導體基底一起連續的。隔離結構配置在半導體基底上方及相鄰於眾多平行的半導體鰭中的各鰭之下部。眾多平行的半導體鰭中的各鰭之上部突出於隔離結構的最高表面上方。磊晶的源極和汲極區配置於眾多平行的半導體鰭中的各鰭中，相鄰於半導體鰭的上部中的通道區。磊晶的源極和汲極區未橫向地延伸於隔離結構上。半導體結構也包含一或更多閘極電極，各閘極電極配置在眾多平行的半導體鰭中的一或更多鰭之通道區上。
在一實施例中，相鄰的半導體鰭的分別的源極和汲極區彼此合併或接觸。
在一實施例中，磊晶的源極和汲極區對分別的通道區是應力誘發的。
在一實施例中，半導體結構又包含接點金屬層，配置在曝露於隔離結構的最高表面上方之磊晶的源極和汲極區之所有表面上。
在一實施例中，磊晶的源極和汲極區由與眾多半導鰭的通道區的半導體材料不同的半導體材料構成。
在一實施例中，磊晶的源極和汲極區均具有在隔離結構的最高表面之下的底部表面。
在一實施例中，磊晶的源極和汲極區均具有與隔離結構的最高表面幾乎齊平的底部表面。
在一實施例中，磊晶的源極和汲極區均具有在隔離結構的最高表面之上的底部表面。
在實施例中，半導體結構包含眾多平行的半導體鰭，配置在半導體基底上方及與半導體基底一起連續的。隔離結構配置在半導體基底上方及相鄰於眾多平行的半導體鰭中的各鰭之下部。眾多平行的半導體鰭中的各鰭之上部突出於隔離結構的最高表面上方。磊晶的源極和汲極區配置於眾多平行的半導體鰭中的各鰭中，相鄰於半導體鰭的上部中的通道區。磊晶的源極和汲極區具有實質垂直的側壁。相鄰的半導體鰭分別的源極和汲極區彼此合併或接觸。半導體結構也包含一或更多閘極電極，各閘極電極配置在眾多平行的半導體鰭中的一或更多鰭之通道區上。
在一實施例中，磊晶的源極和汲極區未橫向地延伸於隔離結構上。
在一實施例中，磊晶的源極和汲極區橫向地延伸於隔離結構上。
在一實施例中，磊晶的源極和汲極區對分別的通道區是應力誘發的。
在一實施例中，半導體結構又包含接點金屬層，配置在曝露於隔離結構的最高表面上方之磊晶的源極和汲極區之所有表面上。
在一實施例中，磊晶的源極和汲極區由與眾多半導鰭的通道區的半導體材料不同的半導體材料構成。
在一實施例中，磊晶的源極和汲極區均具有在隔離結構的最高表面之下的底部表面。
在一實施例中，磊晶的源極和汲極區均具有與隔離結 構的最高表面幾乎齊平的底部表面。
在一實施例中，磊晶的源極和汲極區均具有在隔離結構的最高表面之上的底部表面。
在實施例中，半導體結構的製造方法涉及形成眾多平行的半導體鰭，眾多平行的半導體鰭在半導體基底上方及與半導體基底一起連續的。方法也涉及形成隔離結構，隔離結構在半導體基底上方及相鄰於眾多平行的半導體鰭中的各鰭之下部。眾多平行的半導體鰭中的各鰭之上部突出於隔離結構的最高表面上方。方法也涉及形成一或更多閘極電極，各閘極電極形成在眾多平行的半導體鰭中的一或更多鰭之通道區上。方法也涉及形成延著眾多平行的半導體鰭中的各鰭的假源極和汲極區的側壁之磊晶的限制區。方法也涉及從眾多平行的半導體鰭中的各鰭移除假源極和汲極區，而不用移除磊晶的限制區。方法也涉及在眾多平行的半導體鰭中的各鰭中形成與半導體鰭的上部中通道區相鄰之磊晶的源極和汲極區，磊晶的源極和汲極區由磊晶的限制區侷限。
在一實施例中，方法又涉及移除磊晶的限制區，以及在突出於隔離結構上方的磊晶的源極和汲極區的所有表面上形成接點金屬層。
在一實施例中，形成磊晶的限制區涉及形成雙間隔器，以及，方法又涉及在形成磊晶的源極和汲極區之前，移除磊晶的限制區之內間隔器。
在一實施例中，形成磊晶的限制區涉及形成單一間隔 器。
在一實施例中，形成磊晶的限制區涉及形成阻隔介電層。
在一實施例中，形成磊晶的源極和汲極區涉及形成未橫向延伸於隔離結構上的磊晶的源極和汲極區。
在一實施例中，形成磊晶的源極和汲極區涉及形成橫向地延伸於隔離結構上的磊晶的源極和汲極區。
在一實施例中，一或更多閘極電極是假閘極電極，以及，方法又涉及接續在形成磊晶的源極和汲極區之後，以永久閘極電極更換假閘極電極。
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
100C‧‧‧半導體裝置
102‧‧‧半導體鰭結構
104‧‧‧半導體鰭結構
106‧‧‧基底
108‧‧‧介電層
110A‧‧‧磊晶的源極/汲極區
110B‧‧‧磊晶的源極/汲極區
110C‧‧‧磊晶的源極/汲極區
112‧‧‧接點金屬層
114‧‧‧互連金屬結構

Claims (25)

  1. 一種半導體結構，包括：眾多平行的半導體鰭，配置在半導體基底上方及與該半導體基底一起連續的；隔離結構，配置在該半導體基底上方及相鄰於該眾多平行的半導體鰭中的各鰭之下部，其中，該眾多平行的半導體鰭中的各鰭之上部突出於該隔離結構的最高表面上方；磊晶的源極和汲極區，配置於該眾多平行的半導體鰭中的各鰭中，相鄰於該半導體鰭的上部中的通道區，其中，該磊晶的源極和汲極區未橫向地延伸於該隔離結構上；以及，一或更多閘極電極，各閘極電極配置在該眾多平行的半導體鰭中的一或更多鰭之該通道區上。
  2. 如申請專利範圍第1項之半導體結構，其中，相鄰的半導體鰭之分別的源極和汲極區彼此合併或接觸。
  3. 如申請專利範圍第1項之半導體結構，其中，該磊晶的源極和汲極區對分別的通道區是應力誘發的。
  4. 如申請專利範圍第1項之半導體結構，又包括：接點金屬層，配置在曝露於該隔離結構的最高表面上方之該磊晶的源極和汲極區之所有表面上。
  5. 如申請專利範圍第1項之半導體結構，其中，該磊晶的源極和汲極區包括與該眾多半導鰭的通道區的半導體材料不同的半導體材料。
  6. 如申請專利範圍第1項之半導體結構，其中，該磊晶的源極和汲極區均具有在該隔離結構的最高表面之下的底部表面。
  7. 如申請專利範圍第1項之半導體結構，其中，該磊晶的源極和汲極區均具有與該隔離結構的最高表面幾乎齊平的底部表面。
  8. 如申請專利範圍第1項之半導體結構，其中，該磊晶的源極和汲極區均具有與該隔離結構的最高表面之上的底部表面。
  9. 一種半導體結構，包括：眾多平行的半導體鰭，配置在半導體基底上方及與該半導體基底一起連續的；隔離結構，配置在該半導體基底上方及相鄰於該眾多平行的半導體鰭中的各鰭之下部，其中，該眾多平行的半導體鰭中的各鰭之上部突出於該隔離結構的最高表面上方；磊晶的源極和汲極區，配置於該眾多平行的半導體鰭中的各鰭中，相鄰於該半導體鰭的上部中的通道區，其中，該磊晶的源極和汲極區具有實質垂直的側壁，以及，其中，相鄰的半導體鰭分別的源極和汲極區未彼此合併或接觸；以及，一或更多閘極電極，各閘極電極配置在該眾多平行的半導體鰭中的一或更多鰭之通道區上。
  10. 如申請專利範圍第9項之半導體結構，其中，該 磊晶的源極和汲極區未橫向地延伸於該隔離結構上。
  11. 如申請專利範圍第9項之半導體結構，其中，該磊晶的源極和汲極區橫向地延伸於該隔離結構上。
  12. 如申請專利範圍第9項之半導體結構，其中，該磊晶的源極和汲極區對分別的通道區是應力誘發的。
  13. 如申請專利範圍第9項之半導體結構，又包括：接點金屬層，配置在曝露於該隔離結構的最高表面上方之磊晶的源極和汲極區之所有表面上。
  14. 如申請專利範圍第9項之半導體結構，其中，該磊晶的源極和汲極區包括與該眾多半導鰭的通道區的半導體材料不同的半導體材料。
  15. 如申請專利範圍第9項之半導體結構，其中，該磊晶的源極和汲極區均具有在該隔離結構的最高表面之下的底部表面。
  16. 如申請專利範圍第9項之半導體結構，其中，該磊晶的源極和汲極區均具有與該隔離結構的最高表面幾乎齊平的底部表面。
  17. 如申請專利範圍第9項之半導體結構，其中，該磊晶的源極和汲極區均具有在隔離結構的最高表面之上的底部表面。
  18. 一種半導體結構的製造方法，該方法包括：形成眾多平行的半導體鰭，該眾多平行的半導體鰭在半導體基底上方及與該半導體基底一起連續的；形成隔離結構，該隔離結構在該半導體基底上方及相 鄰於該眾多平行的半導體鰭中的各鰭之下部，其中，該眾多平行的半導體鰭中的各鰭之上部突出於該隔離結構的最高表面上方；形成一或更多閘極電極，各閘極電極形成在該眾多平行的半導體鰭中的一或更多鰭之通道區上；形成延著該眾多平行的半導體鰭中的各鰭的假源極和汲極區的側壁之磊晶的限制區；從該眾多平行的半導體鰭中的各鰭移除該假源極和汲極區，而不用移除該磊晶的限制區；以及，在該眾多平行的半導體鰭中的各鰭中形成與該半導體鰭的上部中的該通道區相鄰之磊晶的源極和汲極區，該磊晶的源極和汲極區由該磊晶的限制區侷限。
  19. 如申請專利範圍第18項之方法，又包括：移除該磊晶的限制區；以及在突出於該隔離結構上方的該磊晶的源極和汲極區的所有表面上形成接點金屬層。
  20. 如申請專利範圍第18項之方法，其中，形成該磊晶的限制區包括形成雙間隔器，以及，其中，該方法又包括：在形成該磊晶的源極和汲極區之前，移除該磊晶的限制區之內間隔器。
  21. 如申請專利範圍第18項之方法，其中，形成該磊晶的限制區包括形成單一間隔器。
  22. 如申請專利範圍第18項之方法，其中，形成該 磊晶的限制區包括形成阻隔介電層。
  23. 如申請專利範圍第18項之方法，其中，形成該磊晶的源極和汲極區包括形成未橫向延伸於該隔離結構上的磊晶的源極和汲極區。
  24. 如申請專利範圍第18項之方法，其中，形成該磊晶的源極和汲極區包括形成橫向地延伸於該隔離結構上的磊晶的源極和汲極區。
  25. 如申請專利範圍第18項之方法，其中，該一或更多閘極電極是假閘極電極，以及，其中，該方法又包括：接續在形成該磊晶的源極和汲極區之後，以永久閘極電極更換該假閘極電極。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3123521A4 (en) * 2014-03-27 2017-10-25 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions
US9953979B2 (en) * 2014-11-24 2018-04-24 Qualcomm Incorporated Contact wrap around structure
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
CN106486535A (zh) * 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法
US10103249B2 (en) 2015-09-10 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method for fabricating the same
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9564446B1 (en) * 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process
US10573749B2 (en) * 2016-02-25 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US11437516B2 (en) * 2016-11-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for growing epitaxy structure of finFET device
US10453943B2 (en) 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
WO2018111218A1 (en) * 2016-12-12 2018-06-21 Intel Corporation Non-planar semiconductor device having conforming ohmic contacts
US10510762B2 (en) * 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
US10290738B2 (en) * 2017-04-10 2019-05-14 Globalfoundries Inc. Methods of forming epi semiconductor material on a recessed fin in the source/drain regions of a FinFET device
US10483266B2 (en) * 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible merge scheme for source/drain epitaxy regions
US10121868B1 (en) 2017-05-03 2018-11-06 Globalfoundries Inc. Methods of forming epi semiconductor material on a thinned fin in the source/drain regions of a FinFET device
US10763280B2 (en) * 2017-05-31 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid FinFET structure
CN109037213A (zh) * 2017-06-09 2018-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法和电子装置
KR102365109B1 (ko) 2017-08-22 2022-02-18 삼성전자주식회사 집적회로 장치
EP3480842A1 (en) 2017-11-02 2019-05-08 IMEC vzw Method for forming source/drain contacts
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US10854615B2 (en) * 2018-03-30 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having non-merging epitaxially grown source/drains
US11227799B2 (en) 2018-04-05 2022-01-18 Intel Corporation Wrap-around contact structures for semiconductor fins
US10367077B1 (en) 2018-04-27 2019-07-30 International Business Machines Corporation Wrap around contact using sacrificial mandrel
US10586872B2 (en) 2018-07-03 2020-03-10 International Business Machines Corporation Formation of wrap-around-contact to reduce contact resistivity
US11677026B2 (en) 2019-03-04 2023-06-13 International Business Machines Corporation Transistor having wrap-around source/drain contacts
KR20200136519A (ko) 2019-05-27 2020-12-08 삼성전자주식회사 반도체 장치
US11515197B2 (en) * 2019-07-11 2022-11-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the semiconductor device
US11049774B2 (en) * 2019-07-18 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid source drain regions formed based on same Fin and methods forming same
US20210265350A1 (en) * 2020-02-26 2021-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material
US11532520B2 (en) 2020-08-14 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11430790B2 (en) 2020-08-14 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11664424B2 (en) 2020-09-30 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Device with epitaxial source/drain region
KR20220100161A (ko) * 2021-01-08 2022-07-15 삼성전자주식회사 분리 구조체를 갖는 반도체 소자들

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294789A (ja) * 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
JP4675585B2 (ja) * 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
KR100618852B1 (ko) 2004-07-27 2006-09-01 삼성전자주식회사 높은 동작 전류를 갖는 반도체 소자
JP2007258485A (ja) 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
JP2010073869A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置およびその製造方法
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8357569B2 (en) * 2009-09-29 2013-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating finfet device
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US8202768B2 (en) * 2009-10-07 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
DE102011078897A1 (de) * 2011-07-08 2013-01-10 Behr Gmbh & Co. Kg Temperiervorrichtung zum Temperieren einer Batterie und Verfahren zur Herstellung einer Temperiervorrichtung
US8674433B2 (en) * 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8928086B2 (en) * 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US20130200483A1 (en) 2012-02-08 2013-08-08 United Microelectronics Corp. Fin structure and method of forming the same
US8779517B2 (en) * 2012-03-08 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN103681846B (zh) * 2012-09-20 2017-02-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9054218B2 (en) * 2013-08-07 2015-06-09 International Business Machines Corporation Method of manufacturing a FinFET device using a sacrificial epitaxy region for improved fin merge and FinFET device formed by same
EP3123521A4 (en) * 2014-03-27 2017-10-25 Intel Corporation Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI812339B (zh) * 2021-07-16 2023-08-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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Publication number Publication date
TW201626575A (zh) 2016-07-16
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