KR20220100161A - 분리 구조체를 갖는 반도체 소자들 - Google Patents

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하대원
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Abstract

반도체 소자는 기판 상의 다수의 활성 영역을 포함한다. 상기 다수의 활성 영역을 가로지르는 게이트 전극이 배치된다. 상기 게이트 전극 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역이 제공된다. 상기 다수의 소스/드레인 영역 사이에 분리 구조체가 배치된다. 상기 분리 구조체는 절연 패턴 및 스페이서 층을 포함한다. 상기 절연 패턴은 상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들을 갖는다. 상기 스페이서 층은 상기 제1 및 제2 측면들 상에 배치된다. 상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어진다.

Description

분리 구조체를 갖는 반도체 소자들{SEMICONDUCTOR DEVICES INCLUDING SEPARATION STRUCTURE}
소스/드레인 영역들 사이에 분리 구조체를 갖는 반도체 소자들 및 그 형성 방법들에 관한 것이다.
반도체 소자의 고집적화에 따라, 다수의 소자들을 전기적으로 분리하는 것은 점점 어려워지고 있다. 예를들면, 다수의 소스/드레인 사이의 간격은 점점 축소되고 있다. 상기 다수의 소스/드레인 사이의 간격 축소는 누설 전류의 증가를 유발한다.
본 발명 기술적 사상의 실시예들에 따른 과제는 양산 효율 측면에서 유리하고 우수한 전기적 특성을 갖는 반도체 소자들 및 그 형성 방법들을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 다수의 활성 영역을 포함한다. 상기 다수의 활성 영역을 가로지르는 게이트 전극이 배치된다. 상기 게이트 전극 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역이 제공된다. 상기 다수의 소스/드레인 영역 사이에 분리 구조체가 배치된다. 상기 분리 구조체는 절연 패턴 및 스페이서 층을 포함한다. 상기 절연 패턴은 상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들을 갖는다. 상기 스페이서 층은 상기 제1 및 제2 측면들 상에 배치된다. 상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어진다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 다수의 활성 영역을 한정하는 소자 분리 층을 포함한다. 상기 다수의 활성 영역을 가로지르고 상기 소자 분리 층 상에 연장된 게이트 전극이 제공된다. 상기 게이트 전극 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역이 제공된다. 상기 다수의 소스/드레인 영역 사이의 상기 소자 분리 층 상에 배치된 분리 구조체가 제공된다. 상기 분리 구조체는 절연 패턴 및 스페이서 층을 포함한다. 상기 절연 패턴은 상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들 그리고 상기 게이트 전극에 인접한 제3 측면을 갖는다. 상기 스페이서 층은 상기 제1 측면, 상기 제2 측면, 및 상기 제3 측면 상에 배치된다. 상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어진다. 상기 절연 패턴의 최 상단은 상기 제3 측면에 인접한 상기 스페이서 층의 상면보다 상기 기판의 상기 하부 표면에 가깝다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 다수의 활성 영역을 한정하는 소자 분리 층을 포함한다. 상기 다수의 활성 영역을 가로지르고 상기 소자 분리 층 상에 연장된 다수의 게이트 전극이 제공된다. 상기 다수의 게이트 전극 각각의 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역이 제공된다. 상기 다수의 소스/드레인 영역 사이와 상기 다수의 게이트 전극 사이의 상기 소자 분리 층 상에 배치된 분리 구조체가 제공된다. 상기 분리 구조체는 절연 패턴 및 스페이서 층을 포함한다. 상기 절연 패턴은 상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들 그리고 상기 다수의 게이트 전극에 인접하고 서로 대향하는 제3 및 제4 측면들을 갖는다. 상기 스페이서 층은 상기 제1 측면, 상기 제2 측면, 상기 제3 측면, 및 상기 제4 측면 상에 배치된다. 상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어진다. 상기 절연 패턴의 최 상단은 상기 제3 및 제4 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 상기 하부 표면에 가깝다.
본 발명 기술적 사상의 실시예들에 따르면, 다수의 소스/드레인 영역 사이에 분리 구조체가 제공될 수 있다. 상기 분리 구조체는 절연 패턴 및 스페이서 층을 포함할 수 있다. 상기 절연 패턴의 최 상단은 상기 스페이서 층의 상면보다 돌출된다. 양산 효율 측면에서 유리하고 우수한 전기적 특성을 갖는 반도체 소자들을 구현할 수 있다.
도 1 내지 도 4는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 5는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃이다.
도 6 내지 도 11은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 12 내지 도 32는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 1 내지 도 4는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이고, 도 5는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 레이아웃이다. 도 1은 도 5의 절단선 1-1'에 따라 취해진 단면도이고, 도 2는 도 5의 절단선 2-2'에 따라 취해진 단면도이고, 도 3은 도 5의 절단선 3-3'에 따라 취해진 단면도이고, 도 4는 도 5의 절단선 4-4'에 따라 취해진 단면도일 수 있다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 MBCFET®와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor), 핀펫(fin Field Effect Transistor; finFET), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리 층(23), 다수의 활성 영역(F1, F2), 다수의 분리 구조체(SP), 다수의 소스/드레인 영역(60), 및 층간 절연층(65)을 포함할 수 있다. 상기 다수의 분리 구조체(SP)의 각각은 제1 스페이서 층(51), 제2 스페이서 층(52), 및 절연 패턴(55)을 포함할 수 있다. 상기 절연 패턴(55)은 서로 대향하는 제1 측면(55S1) 및 제2 측면(55S2)을 포함할 수 있다. 상기 다수의 소스/드레인 영역(60)의 각각은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다.
도 2를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 제1 활성 영역(F1), 제1 스페이서 층(51), 다수의 소스/드레인 영역(60), 다수의 절연 플러그(59), 층간 절연층(65), 게이트 유전층(71), 및 다수의 게이트 전극(G1-G3)을 포함할 수 있다. 상기 제1 활성 영역(F1)은 다수의 활성 패턴(31-35)을 포함할 수 있다. 예를들면, 상기 다수의 활성 패턴(31-35)은 제1 활성 패턴(31), 제2 활성 패턴(32), 제3 활성 패턴(33), 제4 활성 패턴(34), 및 제5 활성 패턴(35)을 포함할 수 있다. 상기 다수의 소스/드레인 영역(60)의 각각은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다. 상기 다수의 게이트 전극(G1-G3)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)을 포함할 수 있다.
도 3을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리 층(23), 제1 활성 영역(F1), 게이트 유전층(71), 및 제1 게이트 전극(G1)을 포함할 수 있다. 상기 제1 활성 영역(F1)은 다수의 활성 패턴(31-35)을 포함할 수 있다. 예를들면, 상기 다수의 활성 패턴(31-35)은 제1 활성 패턴(31), 제2 활성 패턴(32), 제3 활성 패턴(33), 제4 활성 패턴(34), 및 제5 활성 패턴(35)을 포함할 수 있다.
도 4를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리 층(23), 제1 스페이서 층(51), 제2 스페이서 층(52), 다수의 절연 패턴(55), 층간 절연층(65), 게이트 유전층(71), 및 다수의 게이트 전극(G1-G3)을 포함할 수 있다. 상기 다수의 절연 패턴(55)의 각각은 서로 대향하는 제3 측면(55S3) 및 제4 측면(55S3)을 포함할 수 있다. 상기 다수의 게이트 전극(G1-G3)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)을 포함할 수 있다.
도 5를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 다수의 활성 영역(F1-F6), 다수의 게이트 전극(G1-G3), 및 다수의 분리 구조체(SP)를 포함할 수 있다. 상기 다수의 활성 영역(F1-F6)은 제1 활성 영역(F1), 제2 활성 영역(F2), 제3 활성 영역(F3), 제4 활성 영역(F4), 제5 활성 영역(F5), 및 제6 활성 영역(F6)을 포함할 수 있다. 상기 다수의 게이트 전극(G1-G3)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 및 제3 게이트 전극(G3)을 포함할 수 있다.
도 1 내지 도 5를 다시 한번 참조하면, 상기 기판(21) 상에 상기 다수의 활성 영역(F1-F6)을 한정하는 상기 소자 분리 층(23)이 제공될 수 있다. 상기 다수의 활성 영역(F1-F6)은 서로 평행할 수 있다. 상기 다수의 활성 영역(F1-F6)을 가로지르고 상기 소자 분리 층(23) 상에 연장된 상기 다수의 게이트 전극(G1-G3)이 제공될 수 있다. 상기 다수의 게이트 전극(G1-G3)은 서로 평행할 수 있다. 상기 다수의 게이트 전극(G1-G3)의 각각은 상기 다수의 활성 영역(F1-F6)과 직교할 수 있다.
상기 다수의 게이트 전극(G1-G3) 각각의 양측에 인접한 상기 다수의 활성 영역(F1-F6) 상에 배치된 상기 다수의 소스/드레인 영역(60)이 제공될 수 있다. 상기 다수의 활성 패턴(31-35)의 각각은 상기 다수의 소스/드레인 영역(60)에 접촉될 수 있다. 일 실시예에서, 상기 제2 활성 패턴(32), 상기 제3 활성 패턴(33), 상기 제4 활성 패턴(34), 및 상기 제5 활성 패턴(35)은 상기 제1 활성 패턴(31) 상에 차례로 수직 정렬될 수 있다. 상기 다수의 게이트 전극(G1-G3)은 상기 제2 활성 패턴(32), 상기 제3 활성 패턴(33), 상기 제4 활성 패턴(34), 및 상기 제5 활성 패턴(35) 각각의 상면, 하면, 및 측면들을 둘러싸고 상기 제1 활성 패턴(31)의 상면 및 측면들을 덮을 수 있다.
상기 다수의 소스/드레인 영역(60) 사이와 상기 다수의 게이트 전극(G1-G3) 사이의 상기 소자 분리 층(23) 상에 배치된 상기 다수의 분리 구조체(SP)가 제공될 수 있다. 상기 다수의 분리 구조체(SP)의 각각은 상기 제1 스페이서 층(51), 상기 제2 스페이서 층(52), 및 상기 절연 패턴(55)을 포함할 수 있다. 상기 절연 패턴(55)은 서로 대향하는 상기 제1 측면(55S1) 및 상기 제2 측면(55S2)을 포함할 수 있다. 상기 제1 측면(55S1) 및 상기 제2 측면(55S2)의 각각은 상기 다수의 소스/드레인 영역(60) 중 대응하는 하나에 인접할 수 있다. 상기 절연 패턴(55)은 서로 대향하는 상기 제3 측면(55S3) 및 상기 제4 측면(55S4)을 포함할 수 있다. 상기 제3 측면(55S3) 및 상기 제4 측면(55S4)의 각각은 상기 다수의 게이트 전극(G1-G3) 중 대응하는 하나에 인접할 수 있다.
상기 제2 스페이서 층(52)은 상기 절연 패턴(55)의 상기 제1 내지 제4 측면들(55S1, 55S2, 55S3, 55S4) 및 바닥을 부분적으로 둘러쌀 수 있다. 상기 제1 스페이서 층(51)은 상기 제2 스페이서 층(52)의 외측에 배치될 수 있다. 상기 제1 스페이서 층(51)은 상기 소자 분리 층(23) 및 상기 절연 패턴(55) 사이에 연장될 수 있다. 상기 제2 스페이서 층(52)은 상기 제1 스페이서 층(51) 및 상기 절연 패턴(55) 사이에 배치될 수 있다.
상기 절연 패턴(55)의 최 상단은 상기 다수의 소스/드레인 영역(60) 각각의 중심보다 높은 레벨에 돌출될 수 있다. 상기 절연 패턴(55)의 최 상단은 상기 다수의 소스/드레인 영역(60) 각각의 최대 수평 폭을 갖는 부분보다 높은 레벨에 돌출될 수 있다. 상기 다수의 소스/드레인 영역(60)은 상기 제1 및 제2 측면들(55S1, 55S2)에 접촉될 수 있다. 상기 다수의 소스/드레인 영역(60)의 최 상단은 상기 절연 패턴(55)의 최 상단보다 높은 레벨에 돌출될 수 있다.
상기 절연 패턴(55)의 최 상단은 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)의 상면들보다 상기 기판(21)의 하부 표면으로부터 멀리 떨어질 수 있다. 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)의 상면들과 상기 절연 패턴(55)의 최 상단 사이의 거리는 10nm 내지 50nm 일 수 있다. 일 실시예에서, 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)의 상면들과 상기 절연 패턴(55)의 최 상단 사이의 거리는 약20nm 이상일 수 있다.
상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51)은 경사진 상면을 포함할 수 있다. 상기 경사진 상면은 상기 절연 패턴(55)에서 멀어질수록 하향 경사를 보일 수 있다. 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제2 스페이서 층(52)의 상면은 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51)의 상면보다 상기 기판(21)의 상기 하부 표면으로부터 가까울 수 있다. 상기 다수의 소스/드레인 영역(60)은 상기 제1 스페이서 층(51)의 측면 및 상면에 접촉되고 상기 제2 스페이서 층(52)의 상면에 접촉될 수 있다.
상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)은 상기 절연 패턴(55) 및 상기 절연 패턴(55) 사이에 연장될 수 있다. 상기 절연 패턴(55)의 최 상단은 상기 제3 및 제4 측면들(55S3, 55S4)에 인접한 상기 제1 스페이서 층(51)의 상면보다 상기 기판(21)의 상기 하부 표면에 가까울 수 있다. 상기 제1 스페이서 층(51)의 최 상단은 상기 다수의 게이트 전극(G1-G3)의 상면들과 실질적으로 동일한 평면을 이룰 수 있다. 상기 제3 및 제4 측면들(55S3, 55S4)에 인접한 상기 제2 스페이서 층(52)의 상면은 상기 절연 패턴(55)의 최 상단보다 상기 기판(21)의 상기 하부 표면에 가까울 수 있다.
상기 제1 스페이서 층(51), 상기 제2 스페이서 층(52), 및 상기 절연 패턴(55)은 서로 다른 물질을 포함할 수 있다. 일 실시예에서, 상기 제1 스페이서 층(51)은 실리콘 옥시카보나이트라이드(SiOCN)를 포함할 수 있으며, 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있고, 상기 절연 패턴(55)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 상기 제1 스페이서 층(51)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있고, 상기 절연 패턴(55)은 Al2O3와 같은 알루미늄 산화물을 포함할 수 있다. 일 실시예에서, 상기 제1 스페이서 층(51)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있고, 상기 절연 패턴(55)은 실리콘 옥시카보나이트라이드(SiOCN)를 포함할 수 있다.
도 6 및 도 7은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다. 도 6은 도 5의 절단선 2-2'에 따라 취해진 단면도이고, 도 7은 도 5의 절단선 3-3'에 따라 취해진 단면도일 수 있다.
도 1, 도 4, 도 5, 도 6, 및 도 7을 참조하면, 다수의 활성 영역(F1-F6)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 다수의 활성 영역(F1-F6)의 각각은 핀(fin)모양을 포함할 수 있다. 소자 분리 층(23)의 상면은 상기 다수의 활성 영역(F1-F6)의 상단들보다 낮은 레벨에 리세스될 수 있다. 다수의 게이트 전극(G1-G3)의 각각은 상기 다수의 활성 영역(F1-F6) 중 대응하는 하나의 상면 및 측면들을 덮고 상기 소자 분리 층(23) 상에 연장될 수 있다.
도 8 및 도 9는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다. 도 8은 도 5의 절단선 1-1'에 따라 취해진 단면도이고, 도 9는 도 5의 절단선 4-4'에 따라 취해진 단면도일 수 있다.
도 2, 도 3, 도 5, 도 8, 및 도 9를 참조하면, 제1 및 제2 측면들(55S1, 55S2)에 인접한 제2 스페이서 층(52)의 상면은 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 제1 스페이서 층(51)의 상면보다 기판(21)의 하부 표면으로부터 멀리 떨어질 수 있다. 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)은 경사진 상면들을 포함할 수 있다. 상기 경사진 상면들은 절연 패턴(55)에서 멀어질수록 하향 경사를 보일 수 있다. 제3 및 제4 측면들(55S3, 55S4)에 인접한 상기 제2 스페이서 층(52)의 상면은 상기 절연 패턴(55)의 상면과 실질적으로 동일한 평면을 이룰 수 있다.
도 10 및 도 11은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다. 도 10은 도 5의 절단선 1-1'에 따라 취해진 단면도이고, 도 11은 도 5의 절단선 4-4'에 따라 취해진 단면도일 수 있다.
도 2, 도 3, 도 5, 도 10, 및 도 11을 참조하면, 다수의 분리 구조체(SP)의 각각은 제1 스페이서 층(51) 및 절연 패턴(55)을 포함할 수 있다. 상기 제1 스페이서 층(51)은 상기 절연 패턴(55)의 측면들 및 하면을 부분적으로 덮을 수 있다. 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51)은 경사진 상면을 포함할 수 있다. 상기 경사진 상면은 상기 절연 패턴(55)에서 멀어질수록 하향 경사를 보일 수 있다.
도 12 내지 도 24는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 5의 절단선 1-1', 2-2', 3-3', 및 4-4'에 따라 취해진 단면도들일 수 있다.
도 5 및 도 12를 참조하면, 기판(21) 상에 다수의 활성 영역(F1-F6)을 한정하는 소자 분리 층(23)이 형성될 수 있다. 상기 다수의 활성 영역(F1-F6)은 서로 이격될 수 있다. 상기 다수의 활성 영역(F1-F6)은 서로 평행할 수 있다. 상기 다수의 활성 영역(F1-F6)의 각각은 다수의 활성 패턴(31-35)을 포함할 수 있다. 예를들면, 상기 다수의 활성 패턴(31-35)은 제1 활성 패턴(31), 제2 활성 패턴(32), 제3 활성 패턴(33), 제4 활성 패턴(34), 및 제5 활성 패턴(35)을 포함할 수 있다. 상기 다수의 활성 패턴(31-35) 사이에 다수의 희생 패턴(27)이 형성될 수 있다. 상기 다수의 활성 영역(F1-F6)을 가로지르는 다수의 임시 게이트 전극(41-43)이 형성될 수 있다. 상기 다수의 임시 게이트 전극(41-43) 및 상기 다수의 활성 영역(F1-F6) 사이에 버퍼 층(37)이 형성될 수 있다. 상기 다수의 임시 게이트 전극(41-43) 상에 하드 마스크 패턴(39)이 형성될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon on Insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리층(23)은 에스티아이(Shallow Trench Isolation; STI) 방법을 이용하여 형성된 절연 층을 포함할 수 있다. 상기 소자 분리층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 제1 활성 패턴(31), 상기 제2 활성 패턴(32), 상기 제3 활성 패턴(33), 상기 제4 활성 패턴(34), 및 상기 제5 활성 패턴(35)은 차례로 적층될 수 있다. 상기 제1 활성 패턴(31), 상기 제2 활성 패턴(32), 상기 제3 활성 패턴(33), 상기 제4 활성 패턴(34), 및 상기 제5 활성 패턴(35) 사이들에 상기 다수의 희생 패턴(27)이 개재될 수 있다. 일 실시예에서, 상기 제2 활성 패턴(32), 상기 제3 활성 패턴(33), 상기 제4 활성 패턴(34), 및 상기 제5 활성 패턴(35)은 에피택시얼 성장(epitaxial growth) 방법을 이용하여 형성된 단결정 실리콘을 포함할 수 있다. 상기 다수의 희생 패턴(27)은 에피택시얼 성장(epitaxial growth) 방법을 이용하여 형성된 SiGe을 포함할 수 있다.
상기 소자 분리층(23)의 상면은 상기 다수의 활성 영역(F1-F6)의 상단들 보다 낮은 레벨에 리세스될 수 있다. 일 실시예에서, 상기 소자 분리층(23)의 상면은 상기 제1 활성 패턴(31)의 최 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 활성 패턴(31)은 상기 소자 분리층(23)에 의하여 상기 기판(21) 내에 한정될 수 있다. 일 실시예에서, 상기 제1 활성 패턴(31)은 단결정 실리콘을 포함할 수 있다.
상기 다수의 활성 패턴(31-35)은 P형 또는 N형 불순물들을 포함할 수 있다. 일 실시예에서, 상기 제1 활성 패턴(31), 상기 제2 활성 패턴(32), 상기 제3 활성 패턴(33), 상기 제4 활성 패턴(34), 및 상기 제5 활성 패턴(35)은 N형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다.
상기 버퍼 층(37)은 실리콘 산화물을 포함할 수 있다. 상기 다수의 임시 게이트 전극(41-43)은 서로 평행할 수 있다. 상기 다수의 임시 게이트 전극(41-43)의 각각은 상기 다수의 활성 영역(F1-F6)의 상면들 및 측면들을 덮을 수 있다. 상기 다수의 임시 게이트 전극(41-43)의 각각은 상기 소자 분리 층(23) 상에 연장될 수 있다. 상기 다수의 임시 게이트 전극(41-43)은 폴리실리콘을 포함할 수 있다. 상기 하드 마스크 패턴(39)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
도 5 및 도 13을 참조하면, 상기 소자 분리 층(23), 상기 다수의 활성 영역(F1-F6), 상기 다수의 임시 게이트 전극(41-43), 및 상기 하드 마스크 패턴(39) 상을 컨포말하게 덮는 제1 스페이서 층(51)이 형성될 수 있다. 상기 제1 스페이서 층(51)은 실리콘 옥시카보나이트라이드(silicon oxycarbonitride; SiOCN), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 제1 스페이서 층(51)은 상기 다수의 임시 게이트 전극(41-43) 및 상기 버퍼 층(37)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 스페이서 층(51)은 상기 다수의 임시 게이트 전극(41-43) 및 상기 버퍼 층(37)과 다른 물질을 포함할 수 있다. 상기 제1 스페이서 층(51)은 실리콘 옥시카보나이트라이드(SiOCN), 또는 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서 층(51)은 상기 다수의 활성 영역(F1-F6), 상기 버퍼 층(37), 및 상기 다수의 임시 게이트 전극(41-43)의 측면들 상을 덮고 상기 소자 분리 층(23) 상에 연장될 수 있다.
도 5 및 도 14를 참조하면, 상기 제1 스페이서 층(51) 상을 컨포말하게 덮는 제2 스페이서 층(52)이 형성될 수 있다. 상기 제2 스페이서 층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 실리콘 옥시카보나이트라이드(SiOCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 스페이서 층(52)은 상기 제1 스페이서 층(51)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 스페이서 층(52)은 상기 제1 스페이서 층(51)과 다른 물질을 포함할 수 있다. 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있다. 상기 제2 스페이서 층(52)은 생략될 수 있다.
도 5 및 도 15를 참조하면, 상기 제2 스페이서 층(52) 상에 희생 몰드층(53)이 형성될 수 있다. 상기 희생 몰드층(53)은 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 희생 몰드층(53)은 에스오에치(Spin-on Hardmasks; SOH)를 포함할 수 있다. 상기 희생 몰드층(53)을 형성하는 것은 코팅 공정 및 에치-백(etch-back) 공정을 포함할 수 있다. 상기 희생 몰드층(53)은 상기 다수의 활성 영역(F1-F6)의 사이들에 보존될 수 있다. 상기 제2 스페이서 층(52)의 상면은 부분적으로 노출될 수 있다.
도 5 및 도 16을 참조하면, 상기 제2 스페이서 층(52)을 부분적으로 제거하여 상기 제1 스페이서 층(51)이 부분적으로 노출될 수 있다. 상기 제2 스페이서 층(52)은 상기 제1 스페이서 층(51) 및 상기 희생 몰드층(53) 사이에 보존될 수 있다. 상기 희생 몰드층(53)을 제거하여 상기 제2 스페이서 층(52)이 노출될 수 있다.
도 5 및 도 17을 참조하면, 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52) 상을 덮는 절연층(55L)이 형성될 수 있다. 상기 절연층(55L)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 실리콘 옥시카보나이트라이드(SiOCN), 금속 산화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 절연층(55L)은 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 절연층(55L)은 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)과 다른 물질을 포함할 수 있다. 예를들면, 상기 제1 스페이서 층(51)은 실리콘 옥시카보나이트라이드(SiOCN)를 포함할 수 있으며, 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있고, 상기 절연층(55L)은 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서 층(51)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있고, 상기 절연층(55L)은 Al2O3와 같은 알루미늄 산화물을 포함할 수 있다. 상기 제1 스페이서 층(51)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 스페이서 층(52)은 실리콘 산화물을 포함할 수 있고, 상기 절연층(55L)은 실리콘 옥시카보나이트라이드(SiOCN)를 포함할 수 있다.
도 5 및 도 18을 참조하면, 상기 절연층(55L)을 부분적으로 제거하여 다수의 절연 패턴(55)이 형성될 수 있다. 상기 절연층(55L)을 부분적으로 제거하여 상기 다수의 절연 패턴(55)을 형성하는 것은 에치-백(etch-back) 공정을 포함할 수 있다. 상기 다수의 절연 패턴(55)은 상기 다수의 활성 영역(F1-F6)의 사이들에 배치될 수 있다. 상기 제2 스페이서 층(52)은 상기 다수의 절연 패턴(55)의 측면들 및 하면들을 둘러쌀 수 있다.
도 5 및 도 19를 참조하면, 상기 다수의 활성 영역(F1-F6)을 부분적으로 제거하여 다수의 드레인 트렌치(60T)가 형성될 수 있다. 상기 다수의 드레인 트렌치(60T)는 상기 다수의 임시 게이트 전극(41-43) 사이에 형성될 수 있다. 상기 다수의 활성 영역(F1-F6)을 부분적으로 제거하여 상기 다수의 드레인 트렌치(60T)를 형성하는 것은 이방성 식각 공정, 방향성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 드레인 트렌치(60T)의 측벽들에 상기 다수의 활성 패턴(31-35) 및 상기 다수의 희생 패턴(27)의 측면들이 노출될 수 있다. 상기 다수의 드레인 트렌치(60T)의 바닥들은 상기 제1 활성 패턴(31)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 다수의 드레인 트렌치(60T)의 바닥들에 상기 제1 활성 패턴(31) 또는 상기 기판(21)이 노출될 수 있다.
상기 다수의 활성 영역(F1-F6)을 부분적으로 제거하여 상기 다수의 드레인 트렌치(60T)를 형성하는 동안 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)이 부분적으로 제거될 수 있다. 상기 제1 스페이서 층(51)은 상기 하드 마스크 패턴(39), 상기 다수의 임시 게이트 전극(41-43), 및 상기 버퍼 층(37)의 측면들 상에 보존될 수 있다. 상기 제1 스페이서 층(51)은 상기 다수의 절연 패턴(55)의 측면들 상에 부분적으로 보존될 수 있다. 상기 제1 스페이서 층(51)은 상기 소자 분리 층(23) 및 상기 다수의 절연 패턴(55) 사이에 보존될 수 있다. 상기 제1 스페이서 층(51)은 상기 다수의 드레인 트렌치(60T)의 바닥들보다 높은 레벨에 보존될 수 있다.
상기 제2 스페이서 층(52)은 상기 제1 스페이서 층(51) 및 상기 다수의 절연 패턴(55) 사이에 보존될 수 있다. 상기 제1 스페이서 층(51), 상기 제2 스페이서 층(52), 및 상기 다수의 절연 패턴(55)은 다수의 분리 구조체(SP)를 구성할 수 있다.
일 실시예에서, 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)의 상면들은 상기 다수의 절연 패턴(55)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 드레인 트렌치(60T)의 측벽들에 상기 제1 스페이서 층(51) 및 상기 다수의 절연 패턴(55)이 노출될 수 있다. 상기 제1 스페이서 층(51)은 경사진 상면을 포함할 수 있다. 상기 제1 스페이서 층(51)의 상기 경사진 상면은 상기 다수의 절연 패턴(55)에서 멀어질수록 하향 경사를 가질 수 있다. 상기 제2 스페이서 층(52)의 상면은 상기 제1 스페이서 층(51)의 상면보다 낮은 레벨에 리세스될 수 있다.
일 실시예에서, 상기 다수의 절연 패턴(55)의 각각은 제1 측면(55S1), 제2 측면(55S2), 제3 측면(55S3), 및 제4 측면(55S4)을 포함할 수 있다. 상기 제2 측면(55S2)은 상기 제1 측면(55S1)과 대향할 수 있다. 상기 제1 측면(55S1) 및 상기 제2 측면(55S2)의 각각은 상기 다수의 드레인 트렌치(60T) 중 대응하는 하나에 인접할 수 있다. 상기 제4 측면(55S4)은 상기 제3 측면(55S3)과 대향할 수 있다. 상기 제3 측면(55S3) 및 상기 제4 측면(55S4)의 각각은 상기 다수의 임시 게이트 전극(41-43) 중 대응하는 하나에 인접할 수 있다.
도 5 및 도 20을 참조하면, 상기 다수의 희생 패턴(27)의 측면들 상에 다수의 절연 플러그(59)가 형성될 수 있다. 상기 다수의 절연 플러그(59)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 다수의 절연 플러그(59)를 형성하는 것은 상기 다수의 드레인 트렌치(60T)의 측벽들에 노출된 상기 다수의 희생 패턴(27)의 측면들은 선택적으로 식각하는 것을 포함할 수 있다. 상기 다수의 절연 플러그(59)를 형성하는 것은 절연성 박막 형성 공정 및 이방성 식각공정을 포함할 수 있다. 상기 다수의 드레인 트렌치(60T)의 측벽들에 상기 다수의 절연 플러그(59) 및 상기 다수의 활성 패턴(31-35)이 노출될 수 있다.
도 5 및 도 21을 참조하면, 상기 다수의 드레인 트렌치(60T) 내에 다수의 소스/드레인 영역(60)이 형성될 수 있다. 상기 다수의 소스/드레인 영역(60)을 형성하는 것은 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 포함할 수 있다. 상기 다수의 소스/드레인 영역(60)은 SiGe, SiC, Si, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 다수의 소스/드레인 영역(60)의 각각은 제1 층(61), 제2 층(62), 및 제3 층(63)을 포함할 수 있다. 상기 제1 층(61)은 상기 다수의 활성 패턴(31-35) 상을 덮을 수 있다. 상기 제1 층(61)은 상기 다수의 활성 패턴(31-35)에 직접적으로 접촉될 수 있다. 상기 제1 층(61)은 SiGe, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제2 층(62)은 상기 제1 층(61) 상에 형성될 수 있다. 상기 제2 층(62)은 상기 제1 층(61)보다 두꺼울 수 있다. 상기 제2 층(62)은 SiGe를 포함할 수 있다. 상기 제1 층(61) 내에서 Ge의 중량비는 상기 제2 층(62) 내에서 Ge의 중량비보다 작을 수 있다. 상기 제3 층(63)은 상기 제2 층(62) 상에 형성될 수 있다. 상기 제3 층(63)은 SiGe, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제3 층(63) 내에서 Ge의 중량비는 상기 제2 층(62) 내에서 Ge의 중량비보다 작을 수 있다. 일 실시예에서, 상기 제3 층(63)은 Si층을 포함할 수 있다.
일 실시예에서, 상기 다수의 소스/드레인 영역(60)의 각각은 상기 다수의 활성 패턴(31-35)의 최상단보다 높은 레벨에 돌출될 수 있다. 상기 다수의 소스/드레인 영역(60)은 상기 다수의 분리 구조체(SP)의 측면들에 접촉될 수 있다. 상기 다수의 소스/드레인 영역(60)의 각각은 상기 다수의 분리 구조체(SP)의 최상단보다 높은 레벨에 돌출될 수 있다. 상기 다수의 소스/드레인 영역(60)은 상기 다수의 분리 구조체(SP)에 의하여 서로 분리될 수 있다.
도 5 및 도 22를 참조하면, 상기 다수의 소스/드레인 영역(60) 및 상기 다수의 분리 구조체(SP)상을 덮는 층간 절연층(65)이 형성될 수 있다. 평탄화 공정을 이용하여 상기 다수의 임시 게이트 전극(41-43)의 상면들이 노출될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing; CMP)공정을 포함할 수 있다. 상기 층간 절연층(65)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 층간 절연층(65), 상기 제1 스페이서 층(51), 및 상기 다수의 임시 게이트 전극(41-43)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다. 상기 층간 절연층(65)은 상기 다수의 절연 패턴(55)을 덮을 수 있다. 상기 층간 절연층(65)은 상기 다수의 절연 패턴(55)에 직접적으로 접촉될 수 있다.
도 5 및 도 23을 참조하면, 상기 다수의 임시 게이트 전극(41-43), 상기 버퍼 층(37), 및 상기 다수의 희생 패턴(27)을 제거하여 다수의 게이트 트렌치(40T) 및 다수의 갭 영역(27G)이 형성될 수 있다. 상기 다수의 갭 영역(27G)은 상기 다수의 활성 영역(F1-F6) 사이에 형성될 수 있다. 상기 다수의 갭 영역(27G)은 상기 다수의 게이트 트렌치(40T)에 연통될 수 있다.
도 5 및 도 24를 참조하면, 상기 다수의 갭 영역(27G) 및 상기 다수의 게이트 트렌치(40T) 내에 게이트 유전층(71) 및 다수의 게이트 전극(G1-G3)이 형성될 수 있다. 상기 게이트 유전층(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 유전층(71)은 단일 층 또는 멀티 층을 포함할 수 있다. 일 실시예에서, 상기 게이트 유전층(71)은 실리콘 산화물 층, 상기 실리콘 산화물 층 상의 LaO 층, 그리고 상기 LaO 층 상의 HfO 층과 같은 하이-케이 유전물 층을 포함할 수 있다.
상기 다수의 게이트 전극(G1-G3)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 전극(G1-G3)은 단일 층 또는 멀티 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 게이트 전극(G1-G3)의 각각은 워크펑션 메탈(Workfunction Metal) 층 및 게이트 도전층을 포함할 수 있다. 상기 워크펑션 메탈 층은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 도전층은 W, WN, Ti, TiN, Ta, TaN, Ru, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 전극(G1-G3)은 교체 금속 게이트 전극(Replacement Metal Gate Electrode)에 해당될 수 있다.
도 25 및 도 26은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 5의 절단선 1-1', 2-2', 3-3', 및 4-4'에 따라 취해진 단면도들일 수 있다.
도 5 및 도 25를 참조하면, 다수의 활성 영역(F1-F6)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 상기 다수의 활성 영역(F1-F6)의 각각은 핀(fin)모양을 포함할 수 있다. 소자 분리 층(23)의 상면은 상기 다수의 활성 영역(F1-F6)의 상단들보다 낮은 레벨에 리세스될 수 있다. 다수의 임시 게이트 전극(41-43)의 각각은 상기 다수의 활성 영역(F1-F6) 중 대응하는 하나의 상면 및 측면들을 덮고 상기 소자 분리 층(23) 상에 연장될 수 있다. 상기 다수의 임시 게이트 전극(41-43) 및 상기 다수의 활성 영역(F1-F6) 사이와 상기 다수의 임시 게이트 전극(41-43) 및 상기 소자 분리 층(23) 사이에 버퍼 층(37)이 형성될 수 있다.
도 5 및 도 26을 참조하면, 다수의 게이트 전극(G1-G3)의 각각은 상기 다수의 활성 영역(F1-F6) 중 대응하는 하나의 상면 및 측면들을 덮고 상기 소자 분리 층(23) 상에 연장될 수 있다. 상기 다수의 게이트 전극(G1-G3) 및 상기 다수의 활성 영역(F1-F6) 사이와 상기 다수의 게이트 전극(G1-G3) 및 상기 소자 분리 층(23) 사이에 게이트 유전층(71)이 형성될 수 있다.
도 27 및 도 28은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 5의 절단선 1-1', 2-2', 3-3', 및 4-4'에 따라 취해진 단면도들일 수 있다.
도 5 및 도 27을 참조하면, 제1 및 제2 측면들(55S1, 55S2)에 인접한 제2 스페이서 층(52)의 상면은 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 제1 스페이서 층(51)의 상면보다 기판(21)의 하부 표면으로부터 멀리 떨어질 수 있다. 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51) 및 상기 제2 스페이서 층(52)은 경사진 상면들을 포함할 수 있다. 상기 경사진 상면들은 절연 패턴(55)에서 멀어질수록 하향 경사를 보일 수 있다. 제3 및 제4 측면들(55S3, 55S4)에 인접한 상기 제2 스페이서 층(52)의 상면은 상기 절연 패턴(55)의 상면과 실질적으로 동일한 평면을 이룰 수 있다.
도 5 및 도 28을 참조하면, 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제2 스페이서 층(52)의 상면은 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51)의 상면보다 높은 레벨에 돌출될 수 있다.
도 29는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 5의 절단선 1-1', 2-2', 3-3', 및 4-4'에 따라 취해진 단면도일 수 있다.
도 5 및 도 29를 참조하면, 다수의 활성 영역(F1-F6)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 소자 분리 층(23)의 상면은 상기 다수의 활성 영역(F1-F6)의 상단들보다 낮은 레벨에 리세스될 수 있다. 다수의 게이트 전극(G1-G3)의 각각은 상기 다수의 활성 영역(F1-F6) 중 대응하는 하나의 상면 및 측면들을 덮고 상기 소자 분리 층(23) 상에 연장될 수 있다. 제1 및 제2 측면들(55S1, 55S2)에 인접한 제2 스페이서 층(52)의 상면은 상기 제1 및 제2 측면들(55S1, 55S2)에 인접한 제1 스페이서 층(51)의 상면보다 높은 레벨에 돌출될 수 있다.
도 30 및 도 31은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 5의 절단선 1-1', 2-2', 3-3', 및 4-4'에 따라 취해진 단면도들일 수 있다.
도 5 및 도 30을 참조하면, 제1 스페이서 층(51) 상에 다수의 절연 패턴(55)이 형성될 수 있다. 상기 다수의 절연 패턴(55)은 다수의 활성 영역(F1-F6)의 사이들에 배치될 수 있다. 상기 제1 스페이서 층(51)은 상기 다수의 절연 패턴(55)의 측면들 및 하면들을 둘러쌀 수 있다. 상기 제1 스페이서 층(51)은 소자 분리 층(23) 및 상기 다수의 절연 패턴(55) 사이에 연장될 수 있다.
도 5 및 도 31을 참조하면, 다수의 분리 구조체(SP)의 각각은 상기 제1 스페이서 층(51) 및 상기 절연 패턴(55)을 포함할 수 있다. 상기 제1 스페이서 층(51)은 상기 절연 패턴(55)의 측면들 및 하면을 부분적으로 덮을 수 있다. 제1 및 제2 측면들(55S1, 55S2)에 인접한 상기 제1 스페이서 층(51)은 경사진 상면을 포함할 수 있다. 상기 경사진 상면은 상기 절연 패턴(55)에서 멀어질수록 하향 경사를 보일 수 있다.
도 32는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위하여 도 5의 절단선 1-1', 2-2', 3-3', 및 4-4'에 따라 취해진 단면도일 수 있다.
도 5 및 도 32를 참조하면, 다수의 활성 영역(F1-F6)의 각각은 수평 폭보다 수직 높이가 클 수 있다. 소자 분리 층(23)의 상면은 상기 다수의 활성 영역(F1-F6)의 상단들보다 낮은 레벨에 리세스될 수 있다. 다수의 게이트 전극(G1-G3)의 각각은 상기 다수의 활성 영역(F1-F6) 중 대응하는 하나의 상면 및 측면들을 덮고 상기 소자 분리 층(23) 상에 연장될 수 있다. 다수의 분리 구조체(SP)의 각각은 상기 제1 스페이서 층(51) 및 상기 절연 패턴(55)을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판
23: 소자 분리 층
F1-F6: 활성 영역
31-35: 활성 패턴
SP: 분리 구조체
51: 제1 스페이서 층
52: 제2 스페이서 층
55: 절연 패턴
59: 절연 플러그
60: 소스/드레인 영역
65: 층간 절연층
71: 게이트 유전층
G1-G3: 게이트 전극

Claims (20)

  1. 기판 상의 다수의 활성 영역;
    상기 다수의 활성 영역을 가로지르는 게이트 전극;
    상기 게이트 전극 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역; 및
    상기 다수의 소스/드레인 영역 사이의 분리 구조체를 포함하고,
    상기 분리 구조체는
    상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들을 갖는 절연 패턴; 및
    상기 제1 및 제2 측면들 상의 스페이서 층을 포함하되,
    상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어진 반도체 소자.
  2. 제1 항에 있어서,
    상기 절연 패턴의 최 상단은 상기 다수의 소스/드레인 영역 각각의 중심보다 높은 레벨에 배치된 반도체 소자.
  3. 제1 항에 있어서,
    상기 절연 패턴의 최 상단은 상기 다수의 소스/드레인 영역 각각의 최대 수평 폭을 갖는 부분보다 높은 레벨에 배치된 반도체 소자.
  4. 제1 항에 있어서,
    상기 다수의 소스/드레인 영역은 상기 제1 및 제2 측면들에 접촉된 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면과 상기 절연 패턴의 최 상단 사이의 거리는 10nm 내지 50nm 인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 및 제2 측면들에 인접한 상기 스페이서 층은 경사진 상면을 포함하되,
    상기 경사진 상면은 상기 절연 패턴에서 멀어질수록 하향 경사를 갖는 반도체 소자.
  7. 제1 항에 있어서,
    상기 절연 패턴은 실리콘 질화물을 포함하고,
    상기 스페이서 층은 실리콘 옥시카보나이트라이드(SiOCN)를 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 스페이서 층은 상기 절연 패턴의 하면을 감싸는 반도체 소자.
  9. 제1 항에 있어서,
    상기 스페이서 층은
    제1 스페이서 층; 및
    상기 제1 스페이서 층 및 상기 절연 패턴 사이의 제2 스페이서 층을 포함하되,
    상기 제2 스페이서 층은 상기 제1 스페이서 층과 다른 물질을 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 스페이서 층은 실리콘 옥시카보나이트라이드(SiOCN)를 포함하고,
    상기 제2 스페이서 층은 실리콘 산화물을 포함하고,
    상기 절연 패턴은 실리콘 질화물을 포함하는 반도체 소자.
  11. 제9 항에 있어서,
    상기 제1 및 제2 측면들에 인접한 상기 제2 스페이서 층의 상면은 상기 제1 및 제2 측면들에 인접한 상기 제1 스페이서 층의 상면보다 상기 기판의 상기 하부 표면으로부터 가까운 반도체 소자.
  12. 제9 항에 있어서,
    상기 제1 및 제2 측면들에 인접한 상기 제2 스페이서 층의 상면은 상기 제1 및 제2 측면들에 인접한 상기 제1 스페이서 층의 상면보다 상기 기판의 상기 하부 표면으로부터 멀리 떨어진 반도체 소자.
  13. 제9 항에 있어서,
    상기 다수의 소스/드레인 영역은 상기 제1 스페이서 층 및 상기 제2 스페이서 층의 상면들에 접촉된 반도체 소자.
  14. 제1 항에 있어서,
    상기 절연 패턴은 상기 게이트 전극에 인접한 제3 측면을 더 포함하되,
    상기 스페이서 층은 상기 절연 패턴 및 상기 게이트 전극 사이에 연장된 반도체 소자.
  15. 제14 항에 있어서,
    상기 절연 패턴의 최 상단은 상기 제3 측면에 인접한 상기 스페이서 층의 상면보다 상기 기판의 상기 하부 표면에 가까운 반도체 소자.
  16. 제1 항에 있어서,
    상기 다수의 활성 영역의 각각은 상기 다수의 소스/드레인 영역에 접촉된 다수의 활성 패턴을 포함하되,
    상기 게이트 전극은 상기 다수의 활성 패턴의 상면 및 측면 상을 덮는 반도체 소자.
  17. 제16 항에 있어서,
    상기 게이트 전극은 상기 다수의 활성 패턴 중 적어도 하나의 상면, 하면, 및 측면들을 둘러싸는 반도체 소자.
  18. 기판 상에 다수의 활성 영역을 한정하는 소자 분리 층;
    상기 다수의 활성 영역을 가로지르고 상기 소자 분리 층 상에 연장된 게이트 전극;
    상기 게이트 전극 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역; 및
    상기 다수의 소스/드레인 영역 사이의 상기 소자 분리 층 상에 배치된 분리 구조체를 포함하고,
    상기 분리 구조체는
    상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들 그리고 상기 게이트 전극에 인접한 제3 측면을 갖는 절연 패턴; 및
    상기 제1 측면, 상기 제2 측면, 및 상기 제3 측면 상의 스페이서 층을 포함하되,
    상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어지고,
    상기 절연 패턴의 최 상단은 상기 제3 측면에 인접한 상기 스페이서 층의 상면보다 상기 기판의 상기 하부 표면에 가까운 반도체 소자.
  19. 제18 항에 있어서,
    상기 스페이서 층은 상기 소자 분리 층 및 상기 절연 패턴 사이에 연장된 반도체 소자.
  20. 기판 상에 다수의 활성 영역을 한정하는 소자 분리 층;
    상기 다수의 활성 영역을 가로지르고 상기 소자 분리 층 상에 연장된 다수의 게이트 전극;
    상기 다수의 게이트 전극 각각의 양측에 인접한 상기 다수의 활성 영역 상에 배치된 다수의 소스/드레인 영역; 및
    상기 다수의 소스/드레인 영역 사이와 상기 다수의 게이트 전극 사이의 상기 소자 분리 층 상에 배치된 분리 구조체를 포함하고,
    상기 분리 구조체는
    상기 다수의 소스/드레인 영역에 인접하고 서로 대향하는 제1 및 제2 측면들 그리고 상기 다수의 게이트 전극에 인접하고 서로 대향하는 제3 및 제4 측면들을 갖는 절연 패턴; 및
    상기 제1 측면, 상기 제2 측면, 상기 제3 측면, 및 상기 제4 측면 상의 스페이서 층을 포함하되,
    상기 절연 패턴의 최 상단은 상기 제1 및 제2 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 하부 표면으로부터 멀리 떨어지고,
    상기 절연 패턴의 최 상단은 상기 제3 및 제4 측면들에 인접한 상기 스페이서 층의 상면보다 상기 기판의 상기 하부 표면에 가까운 반도체 소자.
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* Cited by examiner, † Cited by third party
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US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8815685B2 (en) * 2013-01-31 2014-08-26 GlobalFoundries, Inc. Methods for fabricating integrated circuits having confined epitaxial growth regions
CN106165102B (zh) * 2014-03-27 2020-07-21 英特尔公司 用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US11335807B2 (en) * 2018-06-29 2022-05-17 Intel Corporation Isolation schemes for gate-all-around transistor devices

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