CN109801913B - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括多个沟道、栅极结构和源极/漏极层。多个沟道分别设置在多个水平面处，并在衬底的上表面上在垂直方向上彼此间隔开。栅极结构设置在衬底上，至少部分地围绕每个沟道的表面，并在基本上平行于衬底的上表面的第一方向上延伸。源极/漏极层设置在栅极结构的在第二方向上的相反两侧的每个处并且连接到沟道的侧壁，该第二方向基本上平行于衬底的上表面并基本上垂直于第一方向。栅极结构在第二方向上的长度在从衬底的上表面起在垂直方向上的第一高度处沿着第一方向变化。

Description

半导体器件
技术领域
本发明构思的示例实施方式涉及半导体器件，更具体地，涉及具有垂直堆叠的沟道的半导体器件。
背景技术
与传统的平面金属氧化物半导体场效应晶体管(MOSFET)不同的多桥沟道金属氧化物半导体场效应晶体管(MBCFET)可以包括垂直堆叠的多个沟道，栅极结构围绕所述沟道。通常，MBCFET可以具有比传统平面MOSFET更大的电流驱动能力、更好的亚阈值摆幅和更大的开关状态电流比。在MBCFET中，栅极结构的侧壁可以被间隔物覆盖，并且MBCFET的特性可以根据栅极结构的长度或间隔物的宽度而变化。
发明内容
示例实施方式提供一种具有良好特性的半导体器件。
根据本发明构思的一示例实施方式，提供一种半导体器件，该半导体器件包括多个沟道、栅极结构和源极/漏极层。该多个沟道可以分别设置在多个水平面处，并可以在衬底的上表面上在垂直方向上彼此间隔开。栅极结构可以设置在衬底上，可以至少部分地围绕每个沟道的表面，并可以在基本上平行于衬底的上表面的第一方向上延伸。源极/漏极层可以设置在栅极结构的在第二方向上的相反两侧的每个处并可以连接到沟道的侧壁，该第二方向基本上平行于衬底的上表面并基本上垂直于第一方向。栅极结构在第二方向上的长度可以在从衬底的上表面起在垂直方向上的第一高度处沿着第一方向改变。
根据本发明构思的一示例实施方式，提供一种半导体器件，该半导体器件包括多个沟道、栅极结构、第一间隔物和第二间隔物以及源极/漏极层。该多个沟道可以分别设置在多个水平面处，并可以在衬底的上表面上在垂直方向上彼此间隔开。栅极结构可以设置在衬底上，可以至少部分地围绕每个沟道的表面，并可以在基本上平行于衬底的上表面的第一方向上延伸。栅极结构可以包括：上部，设置在该多个沟道中的最上面的一个上并在垂直方向上与沟道重叠；和下部，设置在该多个沟道之间以及在衬底和该多个沟道中的最下面的一个之间，并在垂直方向上与沟道重叠。第一间隔物可以设置在栅极结构的上部的在第二方向上的两个相反的侧壁中的每个上，该第二方向基本上平行于衬底的上表面并基本上垂直于第一方向。第二间隔物可以设置在栅极结构的下部的在第二方向上的两个相反的侧壁中的每个上，并可以具有朝向栅极结构的下部在第二方向上的中心部分凸出的马蹄形状。源极/漏极层可以设置在栅极结构的在第二方向上的相反两侧的每个处，并可以连接到沟道。栅极结构的上部在第二方向上的长度可以大于栅极结构的下部在第二方向上的长度的最小值。
根据本发明构思的一示例实施方式，提供一种半导体器件，该半导体器件包括多个沟道、栅极结构和源极/漏极层。该多个沟道可以分别设置在多个水平面处，并可以在衬底的上表面上在垂直方向上彼此间隔开。栅极结构可以设置在衬底上，可以至少部分地围绕每个沟道的表面，并可以在基本上平行于衬底的上表面的第一方向上延伸。源极/漏极层可以设置在栅极结构的在第二方向上的相反两侧的每个处并可以连接到沟道的侧壁，该第二方向基本上平行于衬底的上表面并基本上垂直于第一方向。栅极结构的在垂直方向上不与沟道重叠但是与其靠近的第一部分在第二方向上的长度可以从第一高度朝向衬底的上表面增大，该第一高度可以是从衬底的上表面起的该多个沟道中的最上面的一个的上表面的高度。
在根据本发明构思的示例实施方式的MBCFET中，可以减小围绕垂直堆叠的沟道的栅极结构与源极/漏极层之间的寄生电容。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，附图中：
图1至图5是示出根据本发明构思的一示例实施方式的半导体器件的平面图和截面图；
图6至图21是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的平面图和截面图；
图22至图25是示出根据本发明构思的一示例实施方式的半导体器件的平面图和截面图；以及
图26至图38是示出根据本发明构思的示例实施方式的制造半导体器件的方法的平面图和截面图。
由于图1至图38中的附图旨在用于说明的目的，所以附图中的元件不一定按比例绘制。例如，为了清楚的目的，可以放大或夸大一些元件。
具体实施方式
图1至图5是示出根据本发明构思的一示例实施方式的半导体器件的平面图和截面图。图1是平面图，图2至图5是截面图。图2、图3和图5是分别沿着图1的线A-A'、B-B'和C-C'截取的截面图。图4是图3的区域X的放大截面图。
在下文，基本上平行于衬底100的上表面且彼此交叉的两个方向可以分别被称为第一方向和第二方向，并且基本上垂直于衬底100的上表面的方向可以被称为第三方向。在本发明构思的示例实施方式中，第一方向和第二方向可以基本上彼此垂直。
参照图1至图5，半导体器件可以包括在衬底100上的半导体图案124、栅极结构310、外延层240以及第一间隔物185和第二间隔物210。半导体器件还可以包括有源区105、隔离图案130和绝缘层250。
衬底100可以包括IV族半导体材料(例如硅(Si)、锗(Ge)、硅锗(SiGe)等)或III-V族化合物半导体(例如磷化镓(GaP)、砷化镓(GaAs)、锑化镓(GaSb)等)。在本发明构思的一示例实施方式中，衬底100可以是绝缘体上硅(SOI)衬底、或绝缘体上锗(GOI)衬底。
有源区105可以在第三方向上从衬底100突出，并可以在第一方向上延伸。在附图中，示出两个有源区105，然而本发明构思可以不限于此。例如，多于两个的有源区105可以在第二方向上彼此间隔开。有源区105可以通过部分地去除衬底100的上部来形成，因此可以包括与衬底100的材料基本上相同的材料。例如，在衬底100的上部被部分地去除之后，衬底100的保留在上部处的部分可以被定义为有源区105。此外，有源区105可以包括导电区域，例如掺杂有杂质的阱以及掺杂有杂质的结构。
有源区105的侧壁可以被隔离图案130覆盖。隔离图案130可以包括氧化物，例如硅氧化物(SiO2)。隔离图案130可以限定有源区105。例如，有源区105和隔离图案130可以在第二方向上交替地布置。
多个半导体图案124可以分别形成在多个水平面处，以从有源区105的上表面起在第三方向上彼此间隔开。在附图中，半导体图案124被示出为分别在三个水平面处，然而本发明构思可以不限于此。例如，半导体图案124可以形成在两个水平面或多于三个的水平面处。
在附图中，在第一方向上延伸的有源区105上的每个水平面处仅示出在第一方向上彼此间隔开的两个半导体图案124，然而本发明构思可以不限于此。例如，多于两个的半导体图案124可以形成为在有源区105上的每个水平面处在第一方向上彼此间隔开。
在本发明构思的一示例实施方式中，半导体图案124可以是包括半导体材料(例如硅(Si)、锗(Ge)等)的纳米片或纳米线。或者，半导体图案124可以包括化合物半导体，并可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。半导体图案124可以包括与有源区105的材料基本上相同的材料，或者可以包括与有源区105的材料不同的材料。在本发明构思的一示例实施方式中，半导体图案124可以用作晶体管的沟道，其可以被称为沟道。因此，半导体器件可以包括在衬底100的上表面上在垂直方向(第三方向)上彼此间隔开且分别在多个水平面处的作为沟道的半导体图案124。
外延层240可以从有源区105的上表面在第三方向上延伸，并可以公共地接触所述多个水平面处的半导体图案124的相应侧壁以与其连接。外延层240可以接触第一间隔物185的外侧壁的下部和第二间隔物210的外侧壁。在本发明构思的一示例实施方式中，气隙230可以形成在外延层240和第二间隔物210之间。
在本发明构思的一示例实施方式中，外延层240可以包括掺杂有n型杂质的单晶碳化硅(SiC)或掺杂有n型杂质的单晶硅(Si)，因此可以用作NMOS晶体管的源极/漏极层。或者，外延层240可以包括掺杂有p型杂质的单晶硅锗(SiGe)，因此可以用作PMOS晶体管的源极/漏极层。外延层240可以被称为源极/漏极层。
栅极结构310可以形成在衬底100上，并可以围绕半导体图案124在第一方向上的中心部分。例如，栅极结构310可以至少部分地围绕每个半导体图案124(沟道)的表面。在附图中，栅极结构310被示出为覆盖两个有源区105上的半导体图案124，然而本发明构思可以不限于此。例如，栅极结构310可以在第二方向上延伸，并可以覆盖在第二方向上彼此间隔开的多于两个的有源区105上的半导体图案124，或者覆盖仅一个有源区105上的半导体图案124。
在附图中，在衬底100上示出两个栅极结构310，然而本发明构思可以不限于此。例如，可以在衬底100上形成在第一方向上彼此间隔开的多于两个的栅极结构310。
栅极结构310可以包括从每个半导体图案124的表面或者有源区105的上表面顺序地堆叠的界面图案270、栅极绝缘图案280、功函数控制图案290和栅电极300。
界面图案270可以形成在有源区105的上表面和半导体图案124的表面上，并且栅极绝缘图案280可以形成在界面图案270的表面以及第一间隔物185的内侧壁和第二间隔物210的内侧壁上。界面图案270可以围绕半导体图案124。功函数控制图案290可以形成在栅极绝缘图案280上，并且栅电极300可以填充在第三方向上彼此间隔开的半导体图案124之间的空间、在有源区105和半导体图案124中的最下面的一个之间的空间以及在半导体图案124中的最上面的一个上由第一间隔物185的内侧限定的空间。
界面图案270可以包括氧化物例如硅氧化物(SiO2)，栅极绝缘图案280可以包括具有高k介电常数的金属氧化物(例如铪氧化物(HfO2)、钽氧化物(Ta2O5)、锆氧化物(ZrO2)等)，该高k介电常数具有比硅氧化物(SiO2)的介电常数值高的介电常数值。
功函数控制图案290可以包括例如钛氮化物(TiN)、钛氮氧化物(TiON)、钛氧碳氮化物(TiOCN)、钛硅氮化物(TiSiN)、钛硅氮氧化物(TiSiON)、钛铝氮氧化物(TiAlON)、钽氮化物(TaN)、钽氮氧化物(TaON)、钽铝氮化物(TaAlN)、钽铝氮氧化物(TaAlON)、钨氮化物(WN)、钨碳氮化物(WCN)、铝氧化物(Al2O3)等中的至少一种。栅电极300可以包括金属(例如钛(Ti)、铝(Al)等)、金属合金、或该金属的氮化物或碳化物。
栅极结构310与用作源极/漏极层的外延层240以及用作沟道的半导体图案124一起可以形成晶体管。外延层240(源极/漏极层)可以设置在栅极结构310的相反两侧的每个处，外延层240(源极/漏极层)可以连接到半导体图案124(沟道)的侧壁。根据掺杂在外延层240中的杂质的导电类型，晶体管可以是NMOS晶体管或PMOS晶体管。例如，用作源极/漏极层的外延层240可以掺杂有n型杂质用于NMOS晶体管、或掺杂有p型杂质用于PMOS晶体管。晶体管可以包括在第三方向上顺序地堆叠的用作沟道的多个半导体图案124，因此可以是MBCFET。
栅极结构310可以包括在半导体图案124中的最上面的一个上且在第三方向上与半导体图案124重叠的上部以及在半导体图案124之间和在衬底100和半导体图案124中的最下面的一个之间且在第三方向上与半导体图案124重叠的下部。此外，栅极结构310可以包括在隔离图案130上的部分，即在第三方向上不与半导体图案124重叠的横向部分。
在本发明构思的一示例实施方式中，栅极结构310的上部在第一方向上的第一长度L1可以大于栅极结构310的下部在第一方向上的第三长度L3，其中第三长度L3可以是栅极结构310的下部在第一方向上的最小长度。
栅极结构310可以通过第一间隔物185和第二间隔物210而与外延层240电绝缘。
第一间隔物185可以覆盖栅极结构310的上部在第一方向上的两个相反的侧壁中的每个以及栅极结构310的横向部分在第一方向上的两个相反的侧壁中的每个。第一间隔物185可以具有基本上垂直于衬底100的上表面的侧壁。
第二间隔物210可以覆盖栅极结构310的下部在第一方向上的两个相反的侧壁中的每个。在本发明构思的一示例实施方式中，第二间隔物210可以具有沿着第三方向截取的截面，该截面具有朝向栅极结构310在第一方向上的中心部分凸出的马蹄形状。
在本发明构思的一示例实施方式中，第一间隔物185在第一方向上的第一厚度T1(其可以是第一间隔物185在第一方向上的最大厚度)可以基本上等于第二间隔物210在第三方向上的中心部分在第一方向上的第二厚度T2，然而本发明构思可以不限于此。例如，在本发明构思的一示例实施方式中，第二间隔物210在第三方向上的中心部分在第一方向上的第二厚度T2可以大于第一间隔物185在第一方向上的第一厚度T1。
由于第二间隔物210的形成工艺的特性，栅极结构310的下部的第三长度L3和第二间隔物210的第二厚度T2可以处于折衷关系。因此，随着第三长度L3减小，第二厚度T2可以增大，结果，栅极结构310和外延层240之间的寄生电容可以减小。如上所述，栅极结构310的下部的第三长度L3可以至少小于栅极结构310的上部的第一长度L1，因此第二间隔物210的第二厚度T2可以具有相对大的值，栅极结构310和外延层240之间的寄生电容可以具有相对小的值。此外，第二间隔物210和气隙230的组合可以进一步减小栅极结构310和外延层240之间的寄生电容。
第一间隔物185可以包括氮化物例如硅氮化物(Si3N4)，第二间隔物210可以包括氮化物例如硅氮化物(Si3N4)、硅碳氮化物(SiCN)、硅硼氮化物(SiBN)、硅氧碳氮化物(SiOCN)等。
绝缘层250可以围绕第一间隔物185的侧壁以覆盖外延层240。绝缘层250可以包括氧化物，例如硅氧化物(SiO2)。
半导体器件还可以包括电连接到外延层240和/或栅极结构310的接触插塞、布线等。
如上所述，在根据本发明构思的示例实施方式的半导体器件中，栅极结构310的下部可以具有比栅极结构310的上部的长度小的长度，因此覆盖栅极结构310的下部的侧壁的第二间隔物210的厚度可以具有大的值。因此，可以减小栅极结构310和外延层240之间的寄生电容。此外，气隙230的存在可以进一步减小栅极结构310和外延层240之间的寄生电容。因此，在根据本发明构思的示例实施方式的MBCFET中，可以减小围绕垂直堆叠的沟道(半导体图案124)的栅极结构310与源极/漏极层(外延层240)之间的寄生电容，从而为MBCFET提供更好的电特性。
图6至图21是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的平面图和截面图。图6、图8、图10和图14是平面图，图7、图9、图11-图13和图15-图21是截面图。
图7、图9和图11是沿着相应的平面图的线A-A'截取的截面图，其中相应的平面图可以包括图6、图8和图10。图12、图15和图17-图20是沿着相应的平面图的线B-B'截取的截面图，其中相应的平面图可以至少包括图10和图14。图13、图16和图21是沿着相应的平面图的线C-C'截取的截面图，其中相应的平面图可以至少包括图10和图14。
参照图6和图7，牺牲层110和半导体层120可以交替地堆叠在衬底100上。
在附图中，示出三个牺牲层110和三个半导体层120形成在衬底100上，然而本发明构思可以不限于此。通常，会需要多于一个的牺牲层110和多于一个的半导体层120来形成MBCFET。例如，两个或更多个牺牲层110和两个或更多个半导体层120可以形成在衬底100上用于形成MBCFET。
牺牲层110可以包括相对于衬底100和半导体层120具有蚀刻选择性的材料，其可以包括例如硅锗(SiGe)。
参照图8和图9，硬掩模可以形成在半导体层120中的最上面的一个上以在第一方向上延伸，并且半导体层120、牺牲层110以及衬底100的上部可以使用该硬掩模作为蚀刻掩模来蚀刻。因此，有源区105可以形成在衬底100上以在第一方向上延伸，并且包括交替且重复地堆叠的牺牲线112和半导体线122的鳍结构可以形成在有源区105上。硬掩模可以通过光刻工艺形成。蚀刻工艺可以是各向异性蚀刻工艺，例如反应离子蚀刻(RIE)工艺。在本发明构思的一示例实施方式中，多个鳍结构可以形成为在衬底100上在第二方向上彼此间隔开。
在去除硬掩模之后，隔离图案130可以形成在衬底100上以覆盖有源区105的侧壁。
参照图10至图13，虚设栅极结构175可以形成在衬底100上以部分地覆盖鳍结构和隔离图案130。
为了形成虚设栅极结构175，虚设栅极绝缘层、虚设栅电极层和虚设栅极掩模层可以依次形成在其上具有鳍结构和隔离图案130的衬底100上，光致抗蚀剂图案可以形成在虚设栅极掩模层上，并且虚设栅极掩模层可以使用光致抗蚀剂图案作为蚀刻掩模来蚀刻以形成虚设栅极掩模165。光致抗蚀剂图案可以通过光刻工艺形成。
虚设栅极绝缘层可以包括氧化物例如硅氧化物(SiO2)，虚设栅电极层可以包括例如多晶硅，虚设栅极掩模层可以包括氮化物例如硅氮化物(Si3N4)。
虚设栅电极层和虚设栅极绝缘层可以使用虚设栅极掩模165作为蚀刻掩模来蚀刻以分别形成虚设栅电极155和虚设栅极绝缘图案145。
顺序地堆叠在有源区105和隔离图案130的与其相邻的部分上的虚设栅极绝缘图案145、虚设栅电极155和虚设栅极掩模165可以形成虚设栅极结构175。在本发明构思的一示例实施方式中，虚设栅极结构175可以在第二方向上延伸以覆盖鳍结构的上表面和在第二方向上的两个相反的侧壁以及隔离图案130在第二方向上与该鳍结构相邻的部分。
参照图14至图16，第一间隔物185可以形成在虚设栅极结构175的侧壁上。具体地，第一间隔物层可以形成在其上具有鳍结构、隔离图案130和虚设栅极结构175的衬底100上，并可以被各向异性地蚀刻以形成覆盖虚设栅极结构175在第一方向上的两个相反的侧壁中的每个的第一间隔物185。第一间隔物层可以通过沉积工艺(例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等)形成，并可以共形地涂覆在鳍结构、隔离图案130和虚设栅极结构175的暴露的顶表面和侧壁表面上。各向异性蚀刻工艺可以从鳍结构的顶表面、隔离图案130的顶表面和虚设栅极结构175的顶表面去除第一间隔物层。
鳍结构可以使用虚设栅极结构175和第一间隔物185作为蚀刻掩模来蚀刻以暴露衬底100的有源区105的上表面。因此，在虚设栅极结构175和第一间隔物185下面的牺牲线112和半导体线122可以分别转变为牺牲图案114和半导体图案124，并且鳍结构可以被分成在第一方向上彼此间隔开的多个部分。在本发明构思的一示例实施方式中，每个半导体图案124可以用作晶体管的沟道。
在下文，虚设栅极结构175、在虚设栅极结构175的两个相反的侧壁的每个上的第一间隔物185以及在虚设栅极结构175和第一间隔物185下面的鳍结构可以被称为第一结构。在本发明构思的一示例实施方式中，第一结构可以在第二方向上延伸，并且多个第一结构可以形成为在第一方向上彼此间隔开。第一开口190可以形成在第一结构之间以暴露有源区105和隔离图案130。
参照图17，牺牲图案114的在第一方向上的由第一开口190暴露的两个相反的侧壁可以被各向同性地蚀刻以分别形成第一凹陷200。
在本发明构思的一示例实施方式中，第一凹陷200可以通过对牺牲图案114的湿蚀刻工艺而形成。因此，每个第一凹陷200可以具有朝向每个牺牲图案114在第一方向上的中心部分的凸起形状。
第一凹陷200可以在第一方向上具有从其在第三方向上的中心部分到其顶部或其底部逐渐减小的宽度。也就是，牺牲图案114可以在第一方向上具有从其在第三方向上的中心部分到其顶部或其底部逐渐增大的长度。在本发明构思的一示例实施方式中，牺牲图案114的中心部分在第一方向上的第二宽度W2可以小于牺牲图案114上的虚设栅极结构175的第一宽度W1。
参照图18，可以形成第二间隔物210以填充每个第一凹陷200。
第二间隔物210可以通过在虚设栅极结构175、第一间隔物185、鳍结构、衬底100的有源区105以及隔离图案130上形成第二间隔物层以填充第一凹陷200以及各向异性地蚀刻第二间隔物层来形成。第二间隔物层可以通过沉积工艺例如CVD工艺、ALD工艺等形成。在沉积工艺中，第二间隔物层可以共形地涂覆在虚设栅极结构175、第一间隔物185、鳍结构、衬底100的有源区105以及隔离图案130的暴露的顶表面和侧壁表面上。因此，涂覆的第二间隔物层可以遵循这些侧壁表面的轮廓，因此可以在填充第一凹陷200之后形成具有朝向每个牺牲图案114在第一方向上的中心部分的凸起形状的新的凹陷。各向异性蚀刻可以减小该新的凹陷的尺寸。
在本发明构思的一示例实施方式中，第二凹陷220可以形成在第二间隔物210的外侧壁上，其可以朝向牺牲图案114在第一方向上的中心部分凸出。在本发明构思的一示例实施方式中，第二间隔物210在第三方向上的中心部分在第一方向上的第二厚度T2可以略大于第一间隔物185在第一方向上的第一厚度T1，其中第一厚度T1可以是第一间隔物185在第一方向上的最大厚度，然而本发明构思可以不限于此。由于第二间隔物210的第二厚度T2增大，随后形成的栅极结构310(参照图1和图3)与外延层240(参照图19)之间的寄生电容可以减小。此外，随后形成的气隙230(参照图19)可以进一步减小随后形成的栅极结构310和外延层240(参照图19)之间的寄生电容。
参照图19，外延层240可以形成在衬底100的有源区105的由第一开口190暴露的上表面上。
在本发明构思的一示例实施方式中，外延层240可以通过使用有源区105的由第一开口190暴露的上表面作为籽晶的选择性外延生长(SEG)工艺来形成。
在本发明构思的一示例实施方式中，SEG工艺可以使用诸如乙硅烷(Si2H6)的硅源气体和诸如甲基硅烷(SiH3CH3)的碳源气体来执行，以形成单晶碳化硅(SiC)层。在本发明构思的一示例实施方式中，SEG工艺可以仅使用诸如乙硅烷(Si2H6)的硅源气体来执行，以形成单晶硅(Si)层。包括单晶碳化硅(SiC)层或单晶硅(Si)层的外延层240可以用作NMOS晶体管的源极/漏极层。或者，SEG工艺可以使用诸如二氯硅烷(SiH2Cl2)的硅源气体和诸如锗烷(GeH4)的锗源气体来执行，以形成单晶硅锗(SiGe)层。包括单晶硅锗(SiGe)层的外延层240可以用作PMOS晶体管的源极/漏极层。
在本发明构思的一示例实施方式中，外延层240可以形成在第一结构在第一方向上的两个相反的侧壁的每个上。在本发明构思的一示例实施方式中，外延层240可以与鳍结构的半导体图案124的侧壁以及覆盖牺牲图案114的侧壁的第二间隔物210的外侧壁接触，并且可以进一步在第三方向上生长以接触第一间隔物185的侧壁。
在本发明构思的一示例实施方式中，由于结晶性，外延层240可以不完全填充第二间隔物210的外侧壁上的第二凹陷220，因此可以在外延层240和第二间隔物210之间形成气隙230。
外延层240可以用作晶体管的源极/漏极层。可以对外延层240进一步执行杂质掺杂工艺和热处理工艺。例如，当外延层240包括碳化硅或硅时，n型杂质可以被掺杂到其中并可以执行热处理。当外延层240包括硅锗时，p型杂质可以被掺杂到其中并可以执行热处理。因此，外延层240可以包括掺杂有n型杂质的单晶碳化硅(SiC)或掺杂有n型杂质的单晶硅(Si)，因此可以用作NMOS晶体管的源极/漏极层。或者，外延层240可以包括掺杂有p型杂质的单晶硅锗(SiGe)，因此可以用作PMOS晶体管的源极/漏极层。
参照图20，绝缘层250可以形成在衬底100上以覆盖第一结构和外延层240，并可以被平坦化直到暴露第一结构的虚设栅电极155的上表面。在平坦化工艺期间，还可以去除虚设栅极掩模165，并且可以去除第二间隔物185的上部。
平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺来执行。
暴露的虚设栅电极155以及其下面的虚设栅极绝缘图案145和牺牲图案114可以通过例如湿蚀刻工艺和/或干蚀刻工艺去除，以形成暴露第一间隔物185的内侧壁、第二间隔物210的内侧壁、半导体图案124的表面和有源区105的上表面的第二开口260。
在本发明构思的一示例实施方式中，当去除牺牲图案114时，第二间隔物210的与牺牲图案114接触的部分(例如第二间隔物210在第三方向上的中心部分)也可以被部分地去除，因此第二间隔物210的第二厚度T2可以减小。在本发明构思的一示例实施方式中，在去除牺牲图案114之后，第二间隔物210的第二厚度T2可以基本上等于第一间隔物185的第一厚度T1，然而本发明构思可以不限于此。例如，在本发明构思的一示例实施方式中，在去除牺牲图案114之后，第二间隔物210的第二厚度T2可以大于第一间隔物185的第一厚度T1。
在去除牺牲图案114之后，在第一方向上相对的第二间隔物210的内侧壁之间的第三宽度W3(其可以是在第一方向上相对的第二间隔物210的内侧壁之间的最小宽度)可以小于在第一方向上相对的第一间隔物185的内侧壁之间的第二开口260的第一宽度W1。
再次参照图1至图5，栅极结构310可以形成在衬底100上以填充第二开口260。具体地，在对通过第二开口260暴露的有源区105的上表面和半导体图案124的表面执行热氧化工艺以形成界面图案270之后，栅极绝缘层和功函数控制层可以依次形成在界面图案270的表面、第一间隔物185和第二间隔物210的内侧壁以及绝缘层250的上表面上，并且栅电极层可以形成为填充第二开口260的剩余部分。
栅极绝缘层、功函数控制层和栅电极层可以通过例如CVD工艺、ALD工艺、物理气相沉积(PVD)工艺等形成。界面图案270也可以通过CVD工艺、ALD工艺、PVD工艺等形成，代替热氧化工艺，并且在这种情况下，界面图案270也可以形成在第一间隔物185的内侧壁和第二间隔物210的内侧壁上。
栅电极层、功函数控制层和栅极绝缘层可以被平坦化直到暴露绝缘层250的上表面以分别形成栅电极300、功函数控制图案290和栅极绝缘图案280。平坦化工艺可以通过CMP工艺和/或回蚀刻工艺来执行。界面图案270、栅极绝缘图案280、功函数控制图案290和栅电极300可以形成栅极结构310。
半导体器件可以通过以上工艺来制造。
图22至图25是示出根据本发明构思的一示例实施方式的半导体器件的平面图和截面图。图22是平面图，图23至图25是截面图。
图24和图25是分别沿着图22的线B-B'和D-D'截取的截面图。图23是图22的区域Y的水平截面图，其可以沿着图24和图25的线E-E'截取。
图22至图25中示出的半导体器件可以与图1至图5的半导体器件基本上相同，除了栅极结构和间隔物的形状之外。因此，相同的附图标记表示相同的元件，并且这里省略对其的详细描述。
参照图22至图25，栅极结构310在第一方向上的长度可以在比半导体图案124中的最上面的一个的上表面低的第一高度处沿着第二方向改变。
在本发明构思的一示例实施方式中，在第一高度处，栅极结构310的在第三方向上与半导体图案124重叠的第一部分在第一方向上的第三长度L3可以小于栅极结构310的在第三方向上不与半导体图案124重叠的第二部分在第一方向上的第五长度L5，其中第三长度L3可以是栅极结构310的在第三方向上与半导体图案124重叠的第一部分在第一方向上的最小长度，并且第五长度L5可以是栅极结构310的在第三方向上不与半导体图案124重叠的第二部分在第一方向上的最小长度。
在本发明构思的一示例实施方式中，在第一高度处，栅极结构310的第二部分中的相对靠近半导体图案124的第三部分在第一方向上的第四长度L4可以大于栅极结构310的第二部分中的相对远离半导体图案124的第四部分在第一方向上的长度(即第五长度L5)。
在本发明构思的一示例实施方式中，在第一高度之下，栅极结构310的第三部分在第一方向上的长度可以随着栅极结构310的第三部分的高度减小而增大。在第一高度之上，栅极结构310的第一部分在第一方向上的长度可以在第三方向上基本上恒定。也就是，在半导体图案124(沟道)中的最上面的一个的上表面之上的高度处，栅极结构的第一部分在第一方向上的长度沿着垂直方向(第三方向)基本上恒定。此外，在第一高度之上，栅极结构310的第二部分在第一方向上的长度可以在垂直方向(第三方向)上基本上恒定。这里，在第一高度之上可以表示在半导体图案124(沟道)中的最上面的一个的上表面之上。
在本发明构思的一示例实施方式中，在第一高度处，栅极结构310的第一部分在第一方向上的长度可以随着第一部分变得更靠近其第二部分而增大。例如，栅极结构310的位于栅极结构310的第一部分和第二部分之间的边界附近的第一部分在第一方向上的长度可以大于栅极结构310的远离该边界定位的第一部分在第一方向上的长度。如图23所示，第三长度L3(其是远离该边界定位且在两个边界之间的大约中间位置处的第一部分的长度)可以是栅极结构310的第一部分在第一方向上的最小长度。
在本发明构思的一示例实施方式中，在第一高度处，栅极结构310在第一方向上的长度可以沿着第二方向周期性地改变。
第一间隔物185的覆盖栅极结构310的第三部分在第一方向上的两个相反的侧壁中的每个的部分可以具有倾斜的侧壁，该倾斜的侧壁可以在第一高度下面不垂直于衬底100的上表面。
在半导体器件中，栅极结构310的在半导体图案124之间的第一部分在第一方向上的第三长度L3可以小于栅极结构310的上部的第一长度L1和栅极结构310的不与半导体图案124重叠但与其相邻的第三部分的第四长度L4。因此，覆盖栅极结构310的第一部分的第二间隔物210可以具有大的厚度，并且栅极结构310和外延层240之间的寄生电容可以减小。此外，气隙230的存在可以进一步减小栅极结构310和外延层240之间的寄生电容。因此，在根据本发明构思的一示例实施方式的MBCFET中，围绕垂直堆叠的沟道(半导体图案124)的栅极结构310与源极/漏极层(外延层240)之间的寄生电容可以减小，从而为MBCFET提供更好的电特性。
图26至图38是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的平面图和截面图。具体地，图26、图31和图35是平面图，图27、图32和图36是水平截面图，图28-图30、图33-图34和图37-图38是垂直截面图。
图28是沿着相应的平面图的线A-A'截取的截面图，其中相应的平面图可以包括图26。图29、图33和图37是沿着相应的平面图的线B-B'截取的截面图，其中相应的平面图可以包括图26、图31和图35。图30、图34和图38是沿着相应的平面图的线D-D'截取的截面图，其中相应的平面图可以包括图26、图31和图35。图27、图32和图36是相应的平面图的水平截面图，其可以沿着相应的垂直截面图的线E-E'截取，其中相应的平面图可以包括图26、图31和图35，相应的垂直截面图可以包括图28、图33和图37。
参照图26至图30，可以执行与参照图6至图9所示的工艺基本上相同或相似的工艺，还可以执行与参照图10至图13所示的工艺基本上相同或相似的工艺。
参照图26和图30，当形成虚设栅极结构175时，虚设栅电极层和虚设栅极绝缘层可以在靠近鳍结构在第二方向上的两个相反的侧壁中的每个的区域(例如由线D-D'穿过的区域)不被完全图案化，因此虚设栅电极155和虚设栅极绝缘图案145的靠近鳍结构在第二方向上的两个相反的侧壁的部分可以在第一方向上具有比其其它部分的宽度大的宽度。如图30所示，虚设栅极结构175的宽度的增大可以从鳍结构的顶部朝向衬底100的上表面加深，因此虚设栅极结构175的靠近鳍结构的两个相反的侧壁的部分可以具有倾斜的侧壁，该倾斜的侧壁可以不垂直于衬底100的上表面。
参照图31至图34，可以执行与参照图14至图16所示的工艺基本上相同或相似的工艺。
参照图31和图34，由于虚设栅极结构175的宽度从鳍结构的顶部朝向衬底100的上表面增大，覆盖虚设栅极结构175在第一方向上的两个相反的侧壁中的每个的第一间隔物185也可以在鳍结构的上表面下面的高度处具有倾斜的侧壁，该倾斜的侧壁可以不垂直于衬底100的上表面。
参照图35至图38，可以执行与参照图17至图21所示的工艺基本上相同或相似的工艺。
在本发明构思的一示例实施方式中，在去除牺牲图案114之后，第二间隔物210的第二厚度T2可以基本上等于第一间隔物185的第一厚度T1，然而本发明构思可以不限于此。例如，在本发明构思的一示例实施方式中，第二间隔物210的第二厚度T2可以大于第一间隔物185的第一厚度T1。在去除牺牲图案114之后，在第一方向上相对的第二间隔物210之间在第一方向上的第三宽度W3可以小于在第一方向上相对的第一间隔物185的内侧壁之间的第二开口260的第一宽度W1。
在本发明构思的一示例实施方式中，在第一方向上相对且在第三方向上不与半导体图案124重叠的第一间隔物185之间的宽度可以沿着第二方向改变。也就是，第一间隔物185的相对靠近半导体图案124的部分之间的第四宽度W4可以大于第一间隔物185的相对远离半导体图案124的部分之间的第五宽度W5。在本发明构思的一示例实施方式中，第四宽度W4可以从顶部朝向衬底100的上表面增大。
在执行图35至图38所示的工艺之后，可以执行与参照图22至图25所示的工艺基本上相同或相似的工艺，以完成半导体器件的制造。图22至图25所示的半导体器件可以与图1至图5的半导体器件基本上相同，除了栅极结构和间隔物的形状之外。
以上是对本发明构思的示例实施方式的说明，而不应被解释为对其进行限制。尽管已经描述了一些特定的示例实施方式，但是本领域技术人员将容易理解，在示例实施方式中可以进行许多修改而在实质上没有脱离由权利要求书限定的本发明构思的精神和范围。
本申请要求于2017年11月17日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2017-0154320号的优先权，其内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
沟道，分别在多个水平面处，所述沟道在衬底的上表面上在垂直方向上彼此间隔开；
在所述衬底上的栅极结构，所述栅极结构至少部分地围绕每个所述沟道的表面并在基本上平行于所述衬底的所述上表面的第一方向上延伸；
源极/漏极层，在所述栅极结构的在第二方向上的相反侧的每个处，该第二方向基本上平行于所述衬底的所述上表面且与所述第一方向交叉，所述源极/漏极层连接到所述沟道的侧壁；
第一间隔物，在所述栅极结构的上部的在所述第二方向上的相反的侧壁的每个上，所述栅极结构的所述上部在所述沟道中的最上面的一个的上表面上并在所述垂直方向上与所述沟道重叠；以及
第二间隔物，在所述栅极结构的下部的在所述第二方向上的相反的侧壁的每个上，所述栅极结构的所述下部在所述沟道之间以及在所述衬底和所述沟道中的最下面的一个之间，并在所述垂直方向上与所述沟道重叠，
其中在从所述衬底的所述上表面起在所述垂直方向上的第一高度处，所述栅极结构的在所述垂直方向上与所述沟道重叠的第一部分在所述第二方向上的长度的最小值小于所述栅极结构的在所述垂直方向上不与所述沟道重叠的第二部分在所述第二方向上的长度，
其中在所述第一高度处，所述栅极结构的靠近所述沟道的第三部分在所述第二方向上的长度大于所述栅极结构的远离所述沟道的第四部分在所述第二方向上的长度，所述栅极结构的所述第三部分和所述第四部分在所述栅极结构的所述第二部分中，并且
其中，在所述第一高度处，随着所述第一部分变得更靠近所述栅极结构的所述第二部分，所述栅极结构的所述第一部分在所述第二方向上的长度增大。
2.根据权利要求1所述的半导体器件，其中在所述沟道中的所述最上面的一个的所述上表面之下的高度处，所述栅极结构的所述第三部分在所述第二方向上的长度随着在所述沟道中的所述最上面的一个的所述上表面之下的所述高度降低而增大。
3.根据权利要求1所述的半导体器件，其中所述第一高度低于所述沟道中的所述最上面的一个的所述上表面。
4.根据权利要求1所述的半导体器件，其中，在所述沟道中的所述最上面的一个的所述上表面之上的高度处，所述栅极结构的所述第一部分在所述第二方向上的长度沿着所述垂直方向是基本上恒定的。
5.根据权利要求1所述的半导体器件，其中所述沟道在每个水平面处在所述第一方向上彼此间隔开，并且
在所述第一高度处，所述栅极结构在所述第二方向上的长度沿着所述第一方向周期性地改变。
6.根据权利要求1所述的半导体器件，其中所述第二间隔物具有垂直截面，所述垂直截面具有朝向所述栅极结构的所述下部在所述第二方向上的中心部分凸出的马蹄形状，
其中，所述栅极结构在所述沟道之间的部分在所述第二方向上的最小长度小于所述栅极结构的所述上部在所述第二方向上的长度。
7.根据权利要求6所述的半导体器件，其中所述第一间隔物和所述第二间隔物中的每个与所述源极/漏极层接触，并且
气隙形成在所述第二间隔物和所述源极/漏极层之间。
8.根据权利要求1所述的半导体器件，其中所述栅极结构还包括在所述垂直方向上不与所述沟道重叠的横向部分，并且
所述第一间隔物覆盖所述栅极结构的所述横向部分在所述第二方向上的相反的侧壁中的每个。
9.根据权利要求8所述的半导体器件，其中在所述沟道中的所述最上面的一个的所述上表面之下的高度处，所述第一间隔物具有相对于所述衬底的所述上表面的倾斜侧壁。
10.根据权利要求1所述的半导体器件，其中所述第一间隔物在所述第二方向上的第一厚度等于或小于所述第二间隔物在所述垂直方向上的中心部分在所述第二方向上的第二厚度。
11.根据权利要求1所述的半导体器件，其中所述第一方向和所述第二方向基本上彼此垂直。
12.一种半导体器件，包括：
沟道，分别在多个水平面处，所述沟道在衬底的上表面上在垂直方向上彼此间隔开；
在所述衬底上的栅极结构，所述栅极结构至少部分地围绕每个所述沟道的表面并在基本上平行于所述衬底的所述上表面的第一方向上延伸；
源极/漏极层，在所述栅极结构的在第二方向上的相反侧的每个处，该第二方向基本上平行于所述衬底的所述上表面且与所述第一方向交叉，所述源极/漏极层连接到所述沟道的侧壁；
第一间隔物，在所述栅极结构的上部的在所述第二方向上的相反的侧壁的每个上，所述栅极结构的所述上部在所述沟道中的最上面的一个的上表面上并在所述垂直方向上与所述沟道重叠；以及
第二间隔物，在所述栅极结构的下部的在所述第二方向上的相反的侧壁的每个上，所述栅极结构的所述下部在所述沟道之间以及在所述衬底和所述沟道中的最下面的一个之间，并在所述垂直方向上与所述沟道重叠，
其中在从所述衬底的所述上表面起在所述垂直方向上的第一高度处，所述栅极结构的在所述垂直方向上与所述沟道重叠的第一部分在所述第二方向上的长度的最小值小于所述栅极结构的在所述垂直方向上不与所述沟道重叠的第二部分在所述第二方向上的长度，
其中在所述第一高度处，所述栅极结构的靠近所述沟道的第三部分在所述第二方向上的长度大于所述栅极结构的远离所述沟道的第四部分在所述第二方向上的长度，所述栅极结构的所述第三部分和所述第四部分在所述栅极结构的所述第二部分中，
其中，在所述第一高度处，随着所述第一部分变得更靠近所述栅极结构的所述第二部分，所述栅极结构的所述第一部分在所述第二方向上的长度增大，并且
其中所述第二间隔物具有垂直截面，所述垂直截面具有朝向所述栅极结构的所述下部在所述第二方向上的中心部分凸出的马蹄形状。
13.根据权利要求12所述的半导体器件，其中所述第一间隔物和所述第二间隔物中的每个与所述源极/漏极层接触，并且
气隙形成在所述第二间隔物和所述源极/漏极层之间。
14.根据权利要求12所述的半导体器件，其中所述栅极结构还包括在所述垂直方向上不与所述沟道重叠的横向部分，并且
所述第一间隔物覆盖所述栅极结构的所述横向部分的在所述第二方向上的相反的侧壁中的每个。
15.根据权利要求12所述的半导体器件，其中在所述沟道中的所述最上面的一个的所述上表面之下的高度处，所述第一间隔物具有相对于所述衬底的所述上表面的倾斜侧壁。
16.根据权利要求12所述的半导体器件，其中所述第一间隔物在所述第二方向上的第一厚度等于或小于所述第二间隔物在所述垂直方向上的中心部分在所述第二方向上的第二厚度。
17.一种半导体器件，包括：
有源区，在衬底上；
沟道，分别在多个水平面处，所述沟道在所述有源区上在垂直方向上彼此间隔开；
在所述衬底上的栅极结构，所述栅极结构至少部分地围绕每个所述沟道的表面并在基本上平行于所述衬底的上表面的第一方向上延伸，并且所述栅极结构包括从每个所述沟道的表面依次堆叠的栅极绝缘图案和栅电极；
源极/漏极层，在所述栅极结构的在第二方向上的相反侧的每个处，所述第二方向基本上平行于所述衬底的所述上表面并与所述第一方向交叉，所述源极/漏极层连接到所述沟道的侧壁；
第一间隔物，在所述栅极结构的上部的在所述第二方向上的相反的侧壁的每个上，所述栅极结构的所述上部在所述沟道中的最上面的一个的上表面上并在所述垂直方向上与所述沟道重叠；以及
第二间隔物，在所述栅极结构的下部的在所述第二方向上的相反的侧壁的每个上，所述栅极结构的所述下部在所述沟道之间以及在所述衬底和所述沟道中的最下面的一个之间，并在所述垂直方向上与所述沟道重叠，
其中在从所述衬底的所述上表面起在所述垂直方向上的第一高度处，所述栅极结构的在所述垂直方向上与所述沟道重叠的第一部分在所述第二方向上的长度的最小值小于所述栅极结构的在所述垂直方向上不与所述沟道重叠的第二部分在所述第二方向上的长度，
其中在所述第一高度处，所述栅极结构的靠近所述沟道的第三部分在所述第二方向上的长度大于所述栅极结构的远离所述沟道的第四部分在所述第二方向上的长度，所述栅极结构的所述第三部分和所述第四部分在所述栅极结构的所述第二部分中，并且
其中，在所述第一高度处，随着所述第一部分变得更靠近所述栅极结构的所述第二部分，所述栅极结构的所述第一部分在所述第二方向上的长度增大。
18.根据权利要求17所述的半导体器件，其中所述栅极结构还包括在每个所述沟道的所述表面和所述栅极绝缘图案之间的界面图案，所述界面图案包括硅氧化物并且所述栅极绝缘图案包括金属氧化物。
19.根据权利要求17所述的半导体器件，其中在所述沟道中的所述最上面的一个的所述上表面之下的高度处，所述栅极结构的所述第三部分在所述第二方向上的长度随着在所述沟道中的所述最上面的一个的所述上表面之下的所述高度降低而增大。
20.根据权利要求17所述的半导体器件，其中所述沟道在每个水平面处在所述第一方向上彼此间隔开，并且
在所述第一高度处，所述栅极结构在所述第二方向上的长度沿着所述第一方向周期性地改变。
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