KR20190056907A - 반도체 장치 - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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Abstract

반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들, 상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸며, 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물, 및 상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함할 수 있으며, 상기 기판 상면으로부터 상기 수직 방향으로 특정한 높이에서, 상기 제2 방향으로의 상기 게이트 구조물의 길이는 상기 제1 방향을 따라 변동할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
수직으로 적층된 복수의 채널들을 포함하는 엠비씨펫(MBCFET)에서, 게이트 구조물은 상기 채널들을 둘러싸도록 형성될 수 있다. 한편, 상기 게이트 구조물의 측벽은 스페이서에 의해 커버될 수 있으며, 상기 게이트 구조물의 길이, 및 상기 스페이서의 폭에 의해 상기 엠비씨펫의 특성이 달라질 수 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들, 상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸며, 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물, 및 상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함할 수 있으며, 상기 기판 상면으로부터 상기 수직 방향으로 특정한 높이에서, 상기 제2 방향으로의 상기 게이트 구조물의 길이는 상기 제1 방향을 따라 변동할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들, 상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸면서 상기 기판 상면에 평행한 제1 방향으로 연장되며, 상기 복수의 채널들 중에서 최상층의 것의 상부에 형성되며 상기 채널에 상기 수직 방향을 따라 오버랩되는 상부, 및 상기 복수의 채널들 사이, 및 상기 기판과 상기 복수의 채널들 중에서 최하층의 것 사이에 형성되며 상기 채널에 상기 수직 방향을 따라 오버랩되는 하부를 포함하는 게이트 구조물, 상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물 상부의 각 양 측벽에 형성된 제1 스페이서, 상기 게이트 구조물 하부의 상기 제2 방향으로의 각 양 측벽에 형성되어, 상기 제2 방향을 따라 상기 게이트 구조물 하부의 중심부를 향해 오목한 말발굽 형상의 단면을 갖는 제2 스페이서, 및 상기 게이트 구조물의 상기 제2 방향으로의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함할 수 있으며, 상기 게이트 구조물 상부의 상기 제2 방향으로의 길이는 상기 게이트 구조물 하부의 상기 제2 방향으로의 길이의 최소값보다 클 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들, 상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸며, 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물, 및 상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함할 수 있으며, 상기 게이트 구조물 중에서 상기 채널과 상기 수직 방향으로 오버랩되지 않지만 이에 인접하는 제1 부분의 상기 제2 방향으로의 길이는 상기 복수의 채널들 중에서 최상층의 것의 상면 높이인 제1 높이에서부터 낮아질수록 점차 커질 수 있다.
예시적인 실시예들에 따른 MBCFET에서, 수직 방향으로 적층된 채널들 사이에 형성된 게이트 구조물과 이에 이웃하는 소스/드레인 층 사이의 기생 커패시턴스가 감소할 수 있다.
도 1 내지 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 6 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 22 내지 25는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 평면도 및 단면도들이다.
도 26 내지 도 38은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 1 내지 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2 내지 5는 단면도들이다. 이때, 도 2, 3, 및 5는 각각 도 1의 A-A'선, B-B'선, 및 C-C'선을 따라 절단한 단면도들이다. 한편, 도 4는 도 3의 X 영역에 대한 확대 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 5를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 반도체 패턴(124), 게이트 구조물(310), 에피택시얼 막(240), 및 제1 및 제2 스페이서들(185, 210)을 포함할 수 있다. 또한, 상기 반도체 장치는 액티브 영역(105), 소자 분리 패턴(130), 및 절연막(250)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
액티브 영역(105)은 기판(100) 상에서 상기 제3 방향으로 돌출될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 2개의 액티브 영역들(105)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100) 상에 3개 이상의 복수의 액티브 영역들(105)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다. 액티브 영역(105)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다.
액티브 영역(105)의 측벽은 소자 분리 패턴(130)에 의해 감싸질 수 있다. 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 영역(105)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 도면 상에서는 반도체 패턴들(124)이 3개의 층들에 각각 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
또한, 도면 상에서는 상기 제1 방향으로 연장되는 액티브 영역(105) 상의 각 층들에 상기 제1 방향으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 반도체 패턴들(124)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
에피택시얼 막(240)은 액티브 영역(105) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 반도체 패턴들(124)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 또한, 에피택시얼 막(240)은 제1 스페이서(185)의 외측벽의 하부, 및 제2 스페이서(210)의 외측벽에 접촉할 수 있다. 예시적인 실시예들에 있어서, 에피택시얼 막(240)과 제2 스페이서(210) 사이에는 에어 갭(230)이 형성될 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다. 이와는 달리, 에피택시얼 막(240)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수도 있다. 에피택시얼 막(240)은 소스/드레인 층으로 지칭될 수도 있다.
게이트 구조물(310)은 기판(100) 상에 형성되어, 각 반도체 패턴(124)의 상기 제1 방향으로의 중앙부를 둘러쌀 수 있다. 도면 상에서는 게이트 구조물(310)이 2개의 액티브 영역들(105) 상에 각각 형성된 반도체 패턴들(124)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 게이트 구조물(310)은 소자 분리 패턴(130)이 형성된 기판(100) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 3개 이상의 액티브 영역들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버하거나, 혹은 하나의 액티브 영역(105) 상에 형성된 반도체 패턴들(124)만을 커버할 수도 있다.
또한, 도면 상에서는 기판(100) 상에 2개의 게이트 구조물들(310)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 게이트 구조물들(310)이 형성될 수도 있다.
게이트 구조물(310)은 각 반도체 패턴들(124)의 표면 혹은 액티브 영역(105)의 상면으로부터 순차적으로 적층된 인터페이스 패턴(270), 게이트 절연 패턴(280), 일함수 조절 패턴(290), 및 게이트 전극(300)을 포함할 수 있다.
인터페이스 패턴(270)은 액티브 영역(105) 상면 및 각 반도체 패턴들(124)의 표면에 형성될 수 있고, 게이트 절연 패턴(280)은 인터페이스 패턴(270)의 표면, 제1 및 제2 스페이서들(185, 210)의 내측벽들 상에 형성될 수 있으며, 일함수 조절 패턴(290)은 게이트 절연 패턴(280) 상에 형성될 수 있고, 게이트 전극(300)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 제2 스페이서(210)의 내부로 정의되는 공간을 채울 수 있다.
인터페이스 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 절연 패턴(280)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
일함수 조절 패턴(290)은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 티타늄 산탄질화물, 티타늄 실리콘 질화물, 티타늄 실리콘 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 알루미늄 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다. 게이트 전극(300)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
게이트 구조물(310)은 소스/드레인 층 역할을 수행하는 에피택시얼 막(240), 및 채널 역할을 수행하는 반도체 패턴(124)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 에피택시얼 막(240)에 도핑된 불순물의 도전형에 따라 엔모스 트랜지스터 혹은 피모스 트랜지스터일 수 있다. 상기 트랜지스터는 상기 제3 방향을 따라 적층된 복수의 반도체 패턴들(124)을 포함할 수 있으며, 이에 따라 엠비씨펫(MBCFET)일 수 있다.
게이트 구조물(310)은 반도체 패턴들(124) 중에서 최상층의 것의 상부에 형성되며 반도체 패턴(124)에 상기 제3 방향을 따라 오버랩되는 상부와, 반도체 패턴들(124) 사이, 및 기판(100)과 반도체 패턴들(124)중에서 최하층의 것 사이에 형성되며 반도체 패턴(124)에 상기 제3 방향을 따라 오버랩되는 하부를 포함할 수 있다. 나아가, 게이트 구조물(310)은 소자 분리 패턴(130) 상에 형성된 부분, 즉 반도체 패턴(124)에 상기 제3 방향으로 오버랩되지 않는 측부를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(310) 상부의 상기 제1 방향으로의 제1 길이(L1)는 게이트 구조물(310) 하부의 상기 제1 방향으로의 최소 길이인 제3 길이(L3)보다 클 수 있다.
게이트 구조물(310)은 제1 및 제2 스페이서들(185, 210)에 의해 에피택시얼 막(240)과 전기적으로 절연될 수 있다.
제1 스페이서(185)는 게이트 구조물(310) 상부의 상기 제1 방향으로의 각 양 측벽 및 게이트 구조물(310) 측부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다. 이때, 제1 스페이서(185)는 기판(100) 상면에 대해 실질적으로 수직한 측벽을 가질 수 있다.
제2 스페이서(210)는 게이트 구조물(310) 하부의 상기 제1 방향으로의 각 양 측벽을 커버할 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(210)는 상기 제1 방향을 따라 게이트 구조물(310) 하부의 중심부를 향해 오목한 말발굽 형상의 단면을 가질 수 있다.
일 실시예에 있어서, 제1 스페이서(185)의 상기 제1 방향으로의 최대 두께인 제1 두께(T1)는 제2 스페이서(210)의 상기 제3 방향으로의 중심부에서 상기 제1 방향으로의 두께인 제2 두께(T2)와 실질적으로 동일할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
다만, 이후 설명되는 제2 스페이서(210) 형성 공정의 특성 상, 게이트 구조물(310) 하부의 제3 길이(L3)와 제2 스페이서(210)의 제2 두께(T2)는 서로 트레이드-오프 관계를 가질 수 있으며, 이에 따라 제3 길이(L3)가 작아질수록 제2 두께(T2)는 커질 수 있고, 결과적으로 게이트 구조물(310)과 에피택시얼 막(240) 사이의 기생 커패시턴스가 감소할 수 있다. 그런데 전술한 바와 같이, 게이트 구조물(310) 하부의 제3 길이(L3)는 적어도 게이트 구조물(310) 상부의 제1 길이(L1)보다는 작을 수 있으므로, 제2 스페이서(210)의 제2 두께(T2)는 다소 큰 값을 가질 수 있으며, 이에 따라 상기 기생 커패시턴스가 감소할 수 있다.
제1 스페이서(185)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 스페이서(210)는 예를 들어, 실리콘 질화물, 실리콘 탄질화물, 실리콘 붕질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있다.
한편, 절연막(250)은 제1 스페이서(185)의 측벽을 둘러싸면서 에피택시얼 막(240)을 커버할 수 있다. 절연막(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 반도체 장치는 에피택시얼 막(240) 및/또는 게이트 구조물(310)에 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
전술한 바와 같이 상기 반도체 장치는, 게이트 구조물(310) 상부에 비해서 게이트 구조물(310) 하부의 게이트 길이가 더 작을 수 있으며, 이에 따라 게이트 구조물(310) 하부 측벽을 커버하는 제2 스페이서(210)의 두께가 클 수 있다. 따라서 게이트 구조물(310)과 에피택시얼 막(240) 사이의 기생 커패시턴스가 감소할 수 있다.
도 6 내지 도 21은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 10, 및 14는 평면도들이고, 도 7, 9, 11-13, 및 15-21은 단면도들이다.
이때, 도 7, 9, 및 11은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 12, 15, 및 17-20은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 13, 16, 및 21은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
도 6 및 7을 참조하면, 기판(100) 상에 희생막(110) 및 반도체 막(120)을 교대로 반복적으로 적층할 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생막들(110) 및 반도체 막들(120)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
희생막(110)은 기판(100) 및 반도체 막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
도 8 및 9를 참조하면, 최상층에 형성된 반도체 막(120) 상에 상기 제1 방향으로 연장되는 하드 마스크(도시되지 않음)를 형성하고, 이를 식각 마스크로 사용하여 반도체 막(120), 희생막(110), 및 기판(100) 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 상기 제1 방향으로 연장되는 액티브 영역(105)이 형성될 수 있으며, 액티브 영역(105) 상에 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
상기 하드 마스크를 제거한 후, 기판(100) 상에 액티브 영역(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
도 10 내지 13을 참조하면, 기판(100) 상에 상기 핀 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 더미 게이트 구조물(175)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 연장되는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(165)를 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 더미 게이트 마스크(165)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100) 상에 더미 게이트 전극(155) 및 더미 게이트 절연 패턴(145)을 각각 형성할 수 있다.
액티브 영역(105) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 더미 게이트 절연 패턴(145), 더미 게이트 전극(155), 및 더미 게이트 마스크(165)는 더미 게이트 구조물(175)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(175)은 상기 핀 구조물 및 소자 분리 패턴(130) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다.
도 14 내지 16을 참조하면, 더미 게이트 구조물(175)의 측벽 상에 제1 스페이서(185)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(130), 및 더미 게이트 구조물(175)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(175)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 제1 스페이서(185)를 형성할 수 있다.
이후, 더미 게이트 구조물(175) 및 제1 스페이서(185)를 식각 마스크로 사용하여 노출된 상기 핀 구조물을 식각함으로써, 기판(100)의 액티브 영역(105) 상면을 노출시킬 수 있다.
이에 따라, 더미 게이트 구조물(175) 및 제1 스페이서(185) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다. 예시적인 실시예들에 있어서, 각 반도체 패턴들(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(175), 이의 각 양 측벽들에 형성된 제1 스페이서(185), 및 그 하부의 상기 핀 구조물을 제1 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 제1 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 상기 제1 구조물들 사이에는 액티브 영역(105) 및 소자 분리 패턴(130)을 노출시키는 제1 개구(190)가 형성될 수 있다.
도 17을 참조하면, 제1 개구(190)에 의해 노출된 희생 패턴들(114)의 상기 제1 방향으로의 양 측벽들을 식각하여 각각 제1 리세스들(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 리세스들(200)은 희생 패턴들(114)에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 이에 따라, 각 제1 리세스들(200)은 상기 제1 방향을 따라 각 희생 패턴들(114)의 중심부를 향해 오목한 형상을 가질 수 있다.
즉, 제1 리세스(200)가 형성된 희생 패턴(114)은 상기 제3 방향으로의 중심부에서 상부 혹은 하부로 갈수록 상기 제1 방향으로의 폭이 점차 줄어들 수 있다. 예시적인 실시예들에 있어서, 희생 패턴(114)의 상기 중심부에서 상기 제1 방향으로의 폭인 제2 폭(W2)은 상부에 형성된 더미 게이트 구조물(175)의 상기 제1 방향으로의 제1 폭(W1)보다 작을 수 있다.
도 18을 참조하면, 각 제1 리세스들(200)을 채우는 제2 스페이서(210)를 형성할 수 있다.
제2 스페이서(210)는 제2 스페이서 막을 제1 리세스들(200)을 채우도록 더미 게이트 구조물(175), 제1 스페이서(185), 상기 핀 구조물, 기판(100)의 액티브 영역(105), 및 소자 분리 패턴(130) 상에 형성하고 이를 이방성 식각함으로써 형성될 수 있다. 상기 제2 스페이서 막은 예를 들어 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(210)의 외측벽에는 상기 제1 방향을 따라 희생 패턴(114)의 중심부를 향해 오목한 형상의 제2 리세스(220)가 형성될 수 있다. 일 실시예에 있어서, 제2 스페이서(210)의 상기 제3 방향으로의 중심부에서 상기 제1 방향으로의 두께인 제2 두께(T2)는 제1 스페이서(185)의 최대 두께인 제1 두께(T1)보다 다소 클 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 제2 스페이서(210)의 제2 두께(T2)가 클수록, 이후 형성되는 게이트 구조물(310, 도 1 참조)과 에피택시얼 막(240, 도 19 참조) 사이의 기생 커패시턴스가 작아지는 효과를 가질 수 있다.
도 19를 참조하면, 제1 개구(190)에 의해 노출된 기판(100)의 액티브 영역(105) 상면에 에피택시얼 막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 제1 개구(190)에 의해 노출된 액티브 영역(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다. 이때, 에피택시얼 막(240)은 엔모스(NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, 에피택시얼 막(240)은 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 상기 제1 구조물의 상기 제1 방향으로의 양 측들에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 에피택시얼 막(240)은 상기 핀 구조물에 포함된 반도체 패턴들(124)의 측벽들, 및 희생 패턴들(114)의 측벽들을 커버하는 제2 스페이서(210)의 외측벽들과 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 제1 스페이서(185)의 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 에피택시얼 막(240)은 결정성에 의해서 제2 스페이서(210) 외측벽에 형성된 제2 리세스(220)를 모두 채우지 못할 수도 있으며, 이에 따라 에피택시얼 막(240)과 제2 스페이서(210) 사이에는 에어 갭(230)이 형성될 수도 있다.
에피택시얼 막(240)이 트랜지스터의 소스/드레인 층 역할을 수행할 수 있도록, 이에 불순물 도핑 및 열처리를 추가적으로 수행할 수도 있다. 예를 들어, 에피택시얼 막(240)이 실리콘 탄화물 혹은 실리콘을 포함하도록 형성된 경우, 이에 n형 불순물을 도핑하고 열처리할 수 있다. 에피택시얼 막(240)이 실리콘-게르마늄을 포함하도록 형성된 경우, 이에 p형 불순물을 도핑하고 열처리할 수 있다.
도 20을 참조하면, 상기 제1 구조물 및 에피택시얼 막(240)을 덮는 절연막(250)을 기판(100) 상에 형성한 후, 상기 제1 구조물에 포함된 더미 게이트 전극(155)의 상면이 노출될 때까지 절연막(250)을 평탄화할 수 있다. 이때, 더미 게이트 마스크(165)도 함께 제거될 수 있으며, 제2 스페이서(185)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(155), 그 하부의 더미 게이트 절연 패턴(145), 및 희생 패턴들(114)을 예를 들어, 습식 식각 공정 및/또는 건식 식각 공정을 통해 제거하여, 제1 스페이서(185)의 내측벽, 제2 스페이서(210)의 내측벽, 반도체 패턴(124)의 표면, 및 액티브 영역(105)의 상면을 노출시키는 제2 개구(260)를 형성할 수 있다.
예시적인 실시예들에 있어서, 각 희생 패턴들(114)을 제거할 때, 이와 접하는 제2 스페이서(210)의 일부, 예를 들어 상기 제3 방향으로의 중심부도 함께 부분적으로 제거될 수 있으며, 이에 따라 제2 스페이서(210)의 제2 두께(T2)가 다소 줄어들 수 있다. 일 실시예에 있어서, 희생 패턴들(114)을 제거한 후, 제2 스페이서(210)의 제2 두께(T2)는 제1 스페이서(185)의 제1 두께(T1)와 실질적으로 동일할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
다만, 희생 패턴들(114) 제거 후, 상기 제1 방향으로 서로 대향하는 제2 스페이서들(210)의 상기 제1 방향으로의 최소폭인 제3 폭(W3)은 상부의 더미 게이트 구조물(175)의 상기 제1 방향으로의 제1 폭(W1)보다 작을 수 있다.
다시 도 1 내지 5를 참조하면, 제2 개구(260)을 채우는 게이트 구조물(310)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 개구(260)에 의해 노출된 액티브 영역(105) 상면 및 반도체 패턴(124)의 표면에 대한 열산화 공정을 수행하여 인터페이스 패턴(270)을 형성한 후, 인터페이스 패턴(270)의 표면, 제1 및 제2 스페이서들(185, 210)의 내측벽들, 및 절연막(250) 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제2 개구(260)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 인터페이스 패턴(270) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 인터페이스 패턴(270)은 제1 및 제2 스페이서들(185, 210)의 내측벽들 상에도 형성될 수 있다.
이후, 절연막(250)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 전극(300), 일함수 조절 패턴(290), 및 게이트 절연 패턴(280)을 형성할 수 있다. 인터페이스 패턴(270), 게이트 절연 패턴(280), 일함수 조절 패턴(290), 및 게이트 전극(300)은 게이트 구조물(310)을 형성할 수 있다.
전술한 공정들을 통해 상기 반도체 장치가 완성될 수 있다.
도 22 내지 25는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 평면도 및 단면도들이다. 도 22는 평면도이고, 도 23 내지 25는 단면도들이다.
도 24 및 25는 각각 도 22의 B-B'선 및 D-D'선을 따라 절단한 수직 단면도들이다. 도 23은 도 22의 Y 영역에 대한 수평 단면도로서, 도 24 및 25에 표시된 E-E'선을 따라 절단한 단면도이다.
상기 반도체 장치는 게이트 구조물 및 스페이서의 형상을 제외하고는 도 1 내지 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 22 내지 25를 참조하면, 복수의 반도체 패턴들(124) 중에서 최상층의 것의 상면의 높이보다 낮은 제1 높이에서는, 게이트 구조물(310)의 상기 제1 방향으로의 길이는 상기 제2 방향을 따라 변동할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 높이에서, 반도체 패턴(124)과 상기 제3 방향으로 오버랩되는 게이트 구조물(310)의 제1 부분의 상기 제2 방향으로의 최소 길이인 제3 길이(L3)는 반도체 패턴(124)과 상기 제3 방향으로 오버랩되지 않는 게이트 구조물(310)의 제2 부분의 상기 제2 방향으로의 최소 길이인 제5 길이(L5)보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 높이에서, 게이트 구조물(310)의 상기 제2 부분 중에서 반도체 패턴(124)에 상대적으로 가까운 제3 부분의 상기 제2 방향으로의 제4 길이(L4)는 반도체 패턴(124)으로부터 상대적으로 먼 제4 부분의 상기 제2 방향으로의 길이 즉, 제5 길이(L5)보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 높이 이하에서, 게이트 구조물(310)의 상기 제3 부분의 상기 제2 방향으로의 길이는 기판(100) 상면에 가까워질수록 점차 커질 수 있다. 반면에, 상기 제1 높이 이상에서, 게이트 구조물(310)의 상기 제1 부분의 상기 제2 방향으로의 제1 길이(L1)는 상기 제3 방향을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 높이에서, 게이트 구조물(310)의 상기 제1 부분의 상기 제2 방향으로의 길이는 게이트 구조물(310)의 상기 제2 부분에 가까워질수록 점차 커질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 높이에서, 게이트 구조물(310)의 상기 제2 방향으로의 길이는 상기 제2 방향을 따라 주기적으로 증감할 수 있다.
한편, 게이트 구조물(310)의 상기 제3 부분의 상기 제1 방향으로의 각 양 측벽을 커버하는 제1 스페이서(185) 부분은 상기 제1 높이 이하에서는 기판(100) 상면에 수직하지 않고 경사진 측벽을 가질 수 있다.
상기 반도체 장치에서도, 반도체 패턴들(124) 사이에 형성되는 게이트 구조물(310)의 상기 제1 부분의 상기 제2 방향으로의 최소 길이인 제3 길이(L3)가 게이트 구조물(310) 상부의 제1 길이(L1)뿐만 아니라, 반도체 패턴들(124)에 오버랩되지 않지만 이에 인접한 게이트 구조물(310)의 상기 제3 부분의 제4 길이(L4)보다 작을 수 있다. 이에 따라, 게이트 구조물(310)의 상기 제1 부분의 측벽을 커버하는 제2 스페이서(210)가 큰 두께를 가질 수 있으며, 기생 커패시턴스가 감소할 수 있다.
도 26 내지 도 38은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 26, 31, 및 35는 평면도들이고, 도 27, 32, 및 36은 수평 단면도들이며, 도 28-30, 33-34, 및 37-38은 수직 단면도들이다.
이때, 도 28은 대응하는 평면도의 A-A'선을 따라 절단한 단면도이고, 도 29, 33, 및 37은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 30, 34, 및 38은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다. 한편, 도 27, 32, 및 36는 도 대응하는 각 평면도들에 대한 수평 단면도들로서, 대응하는 각 수직 단면도들에 표시된 E-E'선을 따라 절단한 단면도들이다.
도 26 내지 30을 참조하면, 도 6 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도 10 내지 도 13을 참조로 설명한 공정들과 유사한 공정들을 수행할 수 있다.
다만, 더미 게이트 구조물(175)이 형성될 때, 핀 구조물의 상기 제2 방향으로의 양 측벽에 인접한 부분에서는 더미 게이트 전극막 및 더미 게이트 절연막이 완전하게 패터닝되지 못할 수 있으며, 이에 따라 다른 부분에 비해 상기 제1 방향으로의 폭이 더 크게 형성될 수 있다. 더미 게이트 구조물(175)의 폭 증가 현상은 상기 핀 구조물 상면으로부터 기판(100) 상면을 향해 아래로 갈수록 심화될 수 있으며, 이에 따라 상기 핀 구조물의 각 양 측벽에 인접한 더미 게이트 구조물(175) 부분은 기판(100) 상면에 수직하지 않고 경사진 측벽을 가질 수 있다.
도 31 내지 34를 참조하면, 도 14 내지 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 더미 게이트 구조물(175)의 상기 폭 증가 현상에 따라서, 이의 상기 제1 방향으로의 양 측벽을 커버하도록 형성되는 제1 스페이서(185) 역시 상기 핀 구조물 상면 높이 이하에서는 기판(100) 상면에 대해 수직하지 않고 경사진 측벽을 갖도록 형성될 수 있다.
도 35 내지 38을 참조하면, 도 17 내지 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
일 실시예에 있어서, 희생 패턴들(114)을 제거한 후, 제2 스페이서(210)의 제2 두께(T2)는 제1 스페이서(185)의 제1 두께(T1)와 실질적으로 동일할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 또한, 희생 패턴들(114) 제거 후, 상기 제1 방향으로 서로 대향하는 제2 스페이서들(210)의 상기 제1 방향으로의 최소폭인 제3 폭(W3)은 상부의 더미 게이트 구조물(175)의 상기 제1 방향으로의 제1 폭(W1)보다 작을 수 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)에 상기 제3 방향으로 오버랩되지 않으며 상기 제1 방향으로 서로 대향하는 제1 스페이서들(185) 사이의 폭은 상기 제2 방향을 따라 변동할 수 있다. 즉, 상대적으로 반도체 패턴(124)에 가까운 제1 스페이서들(185) 부분 사이의 제4 폭(W4)은 상대적으로 반도체 패턴(124)으로부터 먼 제1 스페이서들(185) 부분 사이의 제5 폭(W5)보다 더 클 수 있다. 또한, 예시적인 실시예들에 있어서, 제4 폭(W4)은 상기 핀 구조물 상면 높이로부터 낮아질수록 점차 커질 수 있다.
다시 도 22 내지 26을 참조하면, 도 1 내지 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 영역
110: 희생막 112: 희생 라인
114: 희생 패턴 120: 반도체 막
122: 반도체 라인 124: 반도체 패턴
130: 소자 분리 패턴 145: 더미 게이트 절연 패턴
155: 더미 게이트 전극 165: 더미 게이트 전극
175: 더미 게이트 구조물 185, 210: 제2, 제1 스페이서
190, 260: 제1, 제2 개구 200, 220: 제1, 제2 리세스
230: 에어 갭 240: 에피택시얼 막
250: 절연막 270: 인터페이스 패턴
280: 게이트 절연 패턴 290: 일함수 조절 패턴
300: 게이트 전극 310: 게이트 구조물

Claims (20)

  1. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들;
    상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸며, 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물; 및
    상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함하며,
    상기 기판 상면으로부터 상기 수직 방향으로 특정한 높이에서, 상기 제2 방향으로의 상기 게이트 구조물의 길이는 상기 제1 방향을 따라 변동하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 특정한 높이는 상기 복수의 채널들 중에서 최상층의 것의 상면의 높이보다 낮은 반도체 장치.
  3. 제 1 항에 있어서, 상기 특정 높이에서, 상기 채널과 상기 수직 방향으로 오버랩되는 상기 게이트 구조물의 제1 부분의 상기 제2 방향으로의 길이의 최소값은 상기 채널과 상기 수직 방향으로 오버랩되지 않는 상기 게이트 구조물의 제2 부분의 상기 제2 방향으로의 길이의 최소값보다 작은 반도체 장치.
  4. 제 3 항에 있어서, 상기 특정 높이에서, 상기 게이트 구조물의 상기 제2 부분 중에서 상기 채널에 상대적으로 가까운 제3 부분의 상기 제2 방향으로의 길이는 상기 채널로부터 상대적으로 먼 제4 부분의 상기 제2 방향으로의 길이보다 큰 반도체 장치.
  5. 제 3 항에 있어서, 상기 복수의 채널들 중에서 최상층의 것의 상면 높이 이하에서, 상기 게이트 구조물의 상기 제3 부분의 상기 제2 방향으로의 길이는 상기 기판 상면에 가까워질수록 점차 커지는 반도체 장치.
  6. 제 3 항에 있어서, 상기 복수의 채널들 중에서 최상층의 것의 상면 높이 이상에서, 상기 게이트 구조물의 상기 제1 부분의 상기 제2 방향으로의 길이는 상기 수직 방향을 따라 일정한 반도체 장치.
  7. 제 3 항에 있어서, 상기 특정 높이에서, 상기 게이트 구조물의 상기 제1 부분의 상기 제2 방향으로의 길이는 상기 게이트 구조물의 상기 제2 부분에 가까워질수록 점차 커지는 반도체 장치.
  8. 제 1 항에 있어서, 상기 채널은 상기 각 층들에서 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 특정 높이에서, 상기 게이트 구조물의 상기 제2 방향으로의 길이는 상기 제1 방향을 따라 주기적으로 증감하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 복수의 채널들 중에서 최상층의 것의 상부에 형성되며 상기 채널에 상기 수직 방향으로 오버랩되는 상기 게이트 구조물 상부의 상기 제2 방향으로의 각 양 측벽에 형성된 제1 스페이서; 및
    상기 복수의 채널들 사이, 및 상기 기판과 상기 복수의 채널들 중에서 최하층의 것 사이에 형성되며 상기 채널에 상기 수직 방향으로 오버랩되는 상기 게이트 구조물 하부의 상기 제2 방향으로의 각 양 측벽에 형성된 제2 스페이서를 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제2 스페이서는 상기 제2 방향을 따라 상기 게이트 구조물 하부의 중심부를 향해 오목한 말발굽 형상의 단면을 갖는 반도체 장치.
  11. 제 10 항에 있어서, 상기 각 제1 및 제2 스페이서들은 상기 소스/드레인 층과 접촉하며,
    상기 제2 스페이서와 상기 소스/드레인 층 상에는 에어 갭이 형성된 반도체 장치.
  12. 제 9 항에 있어서, 상기 게이트 구조물은 상기 채널에 상기 수직 방향으로 오버랩되지 않는 측부를 더 포함하며,
    상기 제1 스페이서는 상기 게이트 구조물 측부의 상기 제2 방향으로의 각 양 측벽도 커버하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 스페이서는 상기 복수의 채널들 중에서 최상층의 것의 상면 높이 이하에서는 상기 기판 상면에 경사진 측벽을 갖는 반도체 장치.
  14. 제 1 항에 있어서, 상기 복수의 채널들 중에서 최상층의 것 상부에 형성된 상기 게이트 구조물 상부의 상기 제2 방향으로의 길이는 상기 복수의 채널들 사이, 및 상기 기판과 상기 채널들 중에서 최하층의 것 사이에 형성된 상기 게이트 구조물 하부의 상기 제2 방향으로의 길이의 최소값보다 큰 반도체 장치.
  15. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들;
    상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸면서 상기 기판 상면에 평행한 제1 방향으로 연장되며,
    상기 복수의 채널들 중에서 최상층의 것의 상부에 형성되며 상기 채널에 상기 수직 방향을 따라 오버랩되는 상부; 및
    상기 복수의 채널들 사이, 및 상기 기판과 상기 복수의 채널들 중에서 최하층의 것 사이에 형성되며 상기 채널에 상기 수직 방향을 따라 오버랩되는 하부를 포함하는 게이트 구조물;
    상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물 상부의 각 양 측벽에 형성된 제1 스페이서;
    상기 게이트 구조물 하부의 상기 제2 방향으로의 각 양 측벽에 형성되어, 상기 제2 방향을 따라 상기 게이트 구조물 하부의 중심부를 향해 오목한 말발굽 형상의 단면을 갖는 제2 스페이서; 및
    상기 게이트 구조물의 상기 제2 방향으로의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함하며,
    상기 게이트 구조물 상부의 상기 제2 방향으로의 길이는 상기 게이트 구조물 하부의 상기 제2 방향으로의 길이의 최소값보다 큰 반도체 장치.
  16. 제 15 항에 있어서, 상기 각 제1 및 제2 스페이서들은 상기 소스/드레인 층과 접촉하며,
    상기 제2 스페이서와 상기 소스/드레인 층 상에는 에어 갭이 형성된 반도체 장치.
  17. 제 15 항에 있어서, 상기 게이트 구조물은 상기 채널에 상기 수직 방향으로 오버랩되지 않는 측부를 더 포함하며,
    상기 제1 스페이서는 상기 게이트 구조물 측부의 상기 제2 방향으로의 각 양 측벽도 커버하는 반도체 장치.
  18. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되는 복수의 층들에 각각 형성된 복수의 채널들;
    상기 기판 상에 형성되어 상기 각 채널들의 적어도 일부 표면을 감싸며, 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물; 및
    상기 기판 상면에 평행하고 상기 제1 방향과 직교하는 제2 방향으로의 상기 게이트 구조물의 각 양측에 형성되어 상기 채널들에 연결된 소스/드레인 층을 포함하며,
    상기 게이트 구조물 중에서 상기 채널과 상기 수직 방향으로 오버랩되지 않지만 이에 인접하는 제1 부분의 상기 제2 방향으로의 길이는 상기 복수의 채널들 중에서 최상층의 것의 상면 높이인 제1 높이에서부터 낮아질수록 점차 커지는 반도체 장치.
  19. 제 18 항에 있어서, 상기 게이트 구조물의 상기 제1 부분의 상기 제2 방향으로의 길이는 상기 제1 높이 이상의 높이에서는 일정한 반도체 장치.
  20. 제 18 항에 있어서, 상기 채널과 상기 수직 방향으로 오버랩되는 상기 게이트 구조물의 제2 부분의 상기 제2 방향으로의 길이의 최소값은 상기 게이트 구조물의 상기 제1 부분의 상기 제2 방향으로의 길이보다 작은 반도체 장치.

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210132570A (ko) * 2020-04-24 2021-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다중 게이트 트랜지스터를 위한 내부 스페이서 피처
CN113658916A (zh) * 2020-05-20 2021-11-16 台湾积体电路制造股份有限公司 半导体器件及其制造方法
KR20210143637A (ko) * 2020-05-20 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11289584B2 (en) 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102527382B1 (ko) * 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
KR102353251B1 (ko) * 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
KR102620595B1 (ko) 2018-01-22 2024-01-03 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
US11038043B2 (en) * 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11043578B2 (en) 2018-08-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Nanowire stack GAA device with inner spacer
KR102133208B1 (ko) * 2019-01-30 2020-07-14 포항공과대학교 산학협력단 펀치스루 스토퍼가 배제된 전계효과 트랜지스터 및 이의 제조방법
KR20200136230A (ko) 2019-05-27 2020-12-07 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US10910470B1 (en) * 2019-07-18 2021-02-02 International Business Machines Corporation Nanosheet transistors with inner airgaps
US11222948B2 (en) * 2019-09-27 2022-01-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US11264485B2 (en) * 2019-10-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure for semiconductor device
US11621195B2 (en) * 2019-10-30 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
CN111106176B (zh) * 2019-11-29 2021-09-14 中国科学院微电子研究所 半导体器件及其制造方法及包括该半导体器件的电子设备
US11894368B2 (en) * 2019-12-26 2024-02-06 Intel Corporation Gate-all-around integrated circuit structures fabricated using alternate etch selective material
KR20210092360A (ko) 2020-01-15 2021-07-26 삼성전자주식회사 반도체 소자
DE102020134536A1 (de) 2020-01-29 2021-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Luftspalt in inneren abstandshaltern und verfahren zum fertigen desselben in feldeffekttransistoren
US11502183B2 (en) * 2020-01-29 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap in inner spacers and methods of fabricating the same in field-effect transistors
CN113113359A (zh) 2020-02-27 2021-07-13 台湾积体电路制造股份有限公司 半导体装置的制造方法
US11374128B2 (en) * 2020-02-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for air gap inner spacer in gate-all-around devices
US11195937B2 (en) * 2020-03-31 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate transistor structure
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
DE102021108221A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Kanalkonfiguration zur Verbesserung der Leistung eines Multigate-Bauelements und Verfahren zur Fertigung davon
US11450758B2 (en) 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same
US11271113B2 (en) * 2020-06-12 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11848238B2 (en) * 2020-06-30 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for manufacturing semiconductor devices with tunable low-k inner air spacers
US11289586B2 (en) * 2020-08-11 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure for semiconductor device
US11664441B2 (en) * 2020-08-13 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
KR20220030374A (ko) * 2020-08-28 2022-03-11 삼성전자주식회사 반도체 장치
KR20220031799A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 반도체 소자
US11444178B2 (en) * 2020-11-13 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Inner spacer liner
KR20220091756A (ko) 2020-12-24 2022-07-01 삼성전자주식회사 반도체 장치
KR20220107847A (ko) * 2021-01-26 2022-08-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US20230010657A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Gate Semiconductor Device With Inner Spacer And Fabrication Method Thereof
CN116666439B (zh) * 2023-04-20 2024-04-26 中国科学院微电子研究所 具有连续栅长的竖直半导体器件及其制造方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140001441A1 (en) * 2012-06-29 2014-01-02 Seiyon Kim Integration methods to fabricate internal spacers for nanowire devices
US20150295084A1 (en) * 2013-11-01 2015-10-15 Borna J. Obradovic Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
US20170162579A1 (en) * 2015-12-08 2017-06-08 Korea Advanced Institute Of Science And Technology Multi bit capacitorless dram and manufacturing method thereof
US20170256609A1 (en) * 2016-03-02 2017-09-07 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
CN104126228B (zh) 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
US9362397B2 (en) * 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US9349866B2 (en) 2014-10-10 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9673277B2 (en) 2014-10-20 2017-06-06 Applied Materials, Inc. Methods and apparatus for forming horizontal gate all around device structures
GB201421151D0 (en) * 2014-11-28 2015-01-14 Spts Technologies Ltd Method of degassing
US9401416B2 (en) 2014-12-04 2016-07-26 Globalfoundries Inc. Method for reducing gate height variation due to overlapping masks
US20160190239A1 (en) 2014-12-26 2016-06-30 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102379701B1 (ko) 2015-10-19 2022-03-28 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US10164012B2 (en) 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9412849B1 (en) 2015-12-11 2016-08-09 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN108475695B (zh) * 2016-01-05 2021-10-15 应用材料公司 制造用于半导体应用的环绕式水平栅极器件的纳米线的方法
KR102366953B1 (ko) 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102343470B1 (ko) * 2016-01-28 2021-12-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10651291B2 (en) * 2017-08-18 2020-05-12 Globalfoundries Inc. Inner spacer formation in a nanosheet field-effect transistor
KR102399071B1 (ko) 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140001441A1 (en) * 2012-06-29 2014-01-02 Seiyon Kim Integration methods to fabricate internal spacers for nanowire devices
US20150295084A1 (en) * 2013-11-01 2015-10-15 Borna J. Obradovic Crystalline multiple-nanosheet strained channel fets and methods of fabricating the same
US20170162579A1 (en) * 2015-12-08 2017-06-08 Korea Advanced Institute Of Science And Technology Multi bit capacitorless dram and manufacturing method thereof
US20170256609A1 (en) * 2016-03-02 2017-09-07 Samsung Electronics Co., Ltd. Semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210132570A (ko) * 2020-04-24 2021-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다중 게이트 트랜지스터를 위한 내부 스페이서 피처
US11289584B2 (en) 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
US11682714B2 (en) 2020-04-24 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
CN113658916A (zh) * 2020-05-20 2021-11-16 台湾积体电路制造股份有限公司 半导体器件及其制造方法
KR20210143637A (ko) * 2020-05-20 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11437492B2 (en) 2020-05-20 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11916132B2 (en) 2020-05-20 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

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US11923456B2 (en) 2024-03-05
US20220238707A1 (en) 2022-07-28
US20200220006A1 (en) 2020-07-09
US11309421B2 (en) 2022-04-19
US10629740B2 (en) 2020-04-21
CN109801913B (zh) 2023-11-07
TWI829646B (zh) 2024-01-21

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