KR20240028751A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들, 상기 기판 상에 형성되어 상기 채널들을 적어도 부분적으로 둘러싸며 게이트 전극 구조물 및 상기 게이트 전극 구조물의 표면에 형성된 게이트 절연 패턴을 포함하는 게이트 구조물, 상기 게이트 구조물에 인접한 상기 액티브 패턴 부분 상에 형성된 제1 에피택시얼 층 및 상기 제1 에피택시얼 층 상에 형성되어 상기 수직 방향으로 상기 제1 에피택시얼 층과 이격되며 상기 채널들과 접촉하는 제2 에피택시얼 층을 포함하는 소스/드레인 층 및 상기 제1 및 제2 에피택시얼 층들 사이에 형성된 절연 패턴을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
수직으로 적층된 복수의 채널들을 포함하는 반도체 장치에서, 소스/드레인 층은 상기 채널들에 공통적으로 접촉하도록 형성될 수 있다. 상기 반도체 장치의 고집적화가 진행됨에 따라 상기 소스/드레인 층의 종횡비가 커질 수 있으며, 이는 상기 소스/드레인 층으로부터 기판으로의 누설 전류를 증가시키는 요인이 될 수 있다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들, 상기 기판 상에 형성되어 상기 채널들을 적어도 부분적으로 둘러싸며 게이트 전극 구조물 및 상기 게이트 전극 구조물의 표면에 형성된 게이트 절연 패턴을 포함하는 게이트 구조물, 상기 게이트 구조물에 인접한 상기 액티브 패턴 부분 상에 형성된 제1 에피택시얼 층 및 상기 제1 에피택시얼 층 상에 형성되어 상기 수직 방향으로 상기 제1 에피택시얼 층과 이격되며 상기 채널들과 접촉하는 제2 에피택시얼 층을 포함하는 소스/드레인 층 및 상기 제1 및 제2 에피택시얼 층들 사이에 형성된 절연 패턴을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성되어 상기 기판의 상면에 평행한 제1 방향으로 연장된 액티브 패턴, 상기 액티브 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되고 상기 제1 방향으로 서로 이격된 게이트 구조물들, 상기 각 게이트 구조물들을 각각 관통하며 상기 기판 상면에 수직한 제3 방향으로 서로 이격된 채널들, 상기 게이트 구조물들 사이에 형성된 상기 액티브 부분 상에 형성된 제1 에피택시얼 층, 상기 제1 에피택시얼 층 상에 형성된 절연 패턴 및 상기 절연 패턴 상에 형성되어 상기 채널들과 접촉하는 제2 에피택시얼 층을 포함하며 상기 제1 및 제2 에피택시얼 층들 사이에는 상기 절연 패턴에 의해 적어도 부분적으로 둘러싸이는 에어 갭이 형성될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 소스/드레인 층으로부터 기판으로의 누설 전류가 감소할 수 있으며, 이에 따라 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 5 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 26 및 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 28 및 도 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1 내지 도 4는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 도 1의 B-B'선을 따라 절단한 단면도이다.
이하에서는 기판(100)의 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1 내지 4를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 게이트 구조물(330), 반도체 패턴(124), 절연 패턴(295) 및 소스/드레인 층(220)을 포함할 수 있다. 또한, 상기 반도체 장치는 게이트 스페이서(185), 캐핑 패턴(340), 소자 분리 패턴(130), 금속 실리사이드 패턴(360), 콘택 플러그(370), 및 제1 및 제2 층간 절연막들(230, 350)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
액티브 패턴(105)은 기판(100) 상에서 상기 제3 방향으로 돌출될 수 있으며, 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 상기 제2 방향으로 이격된 2개의 액티브 패턴들(105)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100) 상에 3개 이상의 복수의 액티브 패턴들(105)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수도 있다.
액티브 패턴(105)은 기판(100) 상부를 부분적으로 제거하여 형성되는 것으로서, 기판(100)과 일체적으로 형성되어 이와 실질적으로 동일한 물질을 포함할 수 있다.
액티브 패턴(105)의 상기 제2 방향으로의 측벽은 소자 분리 패턴(130)에 의해 커버될 수 있다. 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
반도체 패턴(124)은 액티브 패턴(105)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 형성될 수 있으며, 각각이 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 상기 제1 방향으로 연장되는 액티브 패턴(105) 상의 각 층들에 상기 제1 방향으로 서로 이격된 2개의 반도체 패턴들(124)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 반도체 패턴들(124)이 형성될 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(124)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노 시트(nano-sheet)이거나 혹은 나노 와이어(nano-wire)일 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(124)은 이를 포함하는 트랜지스터의 채널 역할을 수행할 수 있으며, 이에 따라 채널로 지칭될 수도 있다.
게이트 구조물(330)은 기판(100) 상에 형성되어, 각 반도체 패턴들(124)의 상기 제1 방향으로의 중앙부를 둘러쌀 수 있다. 이에 따라, 게이트 구조물(330)은 각 반도체 패턴들(124)의 상기 중앙부의 상하면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다.
도면 상에서는 게이트 구조물(330)이 2개의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 게이트 구조물(330)은 소자 분리 패턴(130)이 형성된 기판(100) 상에 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 형성된 3개 이상의 액티브 패턴들(105) 상에 각각 형성된 반도체 패턴들(124)을 커버할 수도 있다.
또한, 도면 상에서는 기판(100) 상에 상기 제1 방향으로 서로 이격된 2개의 게이트 구조물들(330)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격된 3개 이상의 게이트 구조물들(330)이 형성될 수도 있다.
게이트 구조물(330)은 순차적으로 게이트 절연 패턴(300), 일함수 조절 패턴(310) 및 게이트 전극(320)을 포함할 수 있으며, 일함수 조절 패턴(310) 및 게이트 전극(320)은 함께 게이트 전극 구조물을 형성할 수 있다. 한편 도시하지는 않았으나, 액티브 패턴(105) 상면 및 각 반도체 패턴들(124)의 표면과 게이트 절연 패턴(300) 사이에는 예를 들어, 실리콘 산화물을 포함하는 인터페이스 패턴이 더 형성될 수도 있다.
게이트 절연 패턴(300)은 각 반도체 패턴들(124)의 표면, 액티브 패턴(105)의 상면, 게이트 스페이서(185)의 내측벽 및 절연 패턴(295)의 측벽에 형성될 수 있으며, 일함수 조절 패턴(310)은 게이트 절연 패턴(300) 상에 형성될 수 있고, 게이트 전극(320)은 상기 제3 방향으로 서로 이격된 반도체 패턴들(124) 사이의 공간, 액티브 패턴(105)의 상면 및 최하층 반도체 패턴(124) 사이의 공간, 및 최상층 반도체 패턴(124) 상부에서 상기 제1 방향으로 서로 이격된 게이트 스페이서들(185)의 내부로 정의되는 공간을 채울 수 있다.
게이트 절연 패턴(300)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있고, 일함수 조절 패턴(310)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 알루미늄 산화물 등을 포함할 수 있으며, 게이트 전극(320)은 예를 들어, 티타늄, 알루미늄 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
게이트 스페이서(185)는 최상층 반도체 패턴(124) 상에 형성된 게이트 구조물(330) 상부의 상기 제1 방향으로의 각 양 측벽들을 커버할 수 있다.
소스/드레인 층(225)은 기판(100)의 액티브 패턴(105) 상에서 게이트 구조물들(330) 사이에 형성될 수 있으며, 상기 제3 방향으로 서로 이격된 제1 및 제2 에피택시얼 층들(200, 210)을 포함할 수 있다.
제1 에피택시얼 층(200)은 게이트 구조물(330)에 인접한 액티브 패턴(105) 부분 상에 형성될 수 있다. 제2 에피택시얼 층(210)은 제1 에피택시얼 층(200) 상에 형성될 수 있으며, 복수의 층들에 형성된 반도체 패턴들(124)의 상기 제1 방향으로의 각 양 측벽들에 공통적으로 접촉하여 이들에 연결될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 에피택시얼 층들(200, 210)은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)의 최상면은 액티브 패턴(105)의 최상면보다 높거나 동일한 높이에 형성될 수 있으며, 제2 에피택시얼 층(210)의 최하면은 최하층 반도체 패턴(124)의 저면보다 낮거나 동일한 높이에 형성될 수 있다.
소스/드레인 층(225)이 n형 불순물을 포함함에 따라서, 게이트 구조물(330), 소스/드레인 층(220) 및 채널 역할을 수행하는 각 반도체 패턴들(124)은 함께 엔모스 트랜지스터를 형성할 수 있다. 또한, 복수의 반도체 패턴들(124)이 상기 제3 방향을 따라 서로 이격되도록 형성되므로, 상기 반도체 장치는 엠비씨펫(MBCFET)일 수 있다.
절연 패턴(295)은 제1 및 제2 에피택시얼 층들(200, 210)사이에 형성될 수 있으며, 액티브 패턴(105)과 최하층 반도체 패턴(124) 사이에 형성된 게이트 구조물(330) 부분과 동일한 높이에 형성될 수 있다. 이에 따라, 절연 패턴(295)은 제1 에피택시얼 층(200)의 상면, 제2 에피택시얼 층(210)의 하면 및 게이트 구조물(330)에 포함된 게이트 절연 패턴(300)의 측벽에 접촉할 수 있다.
절연 패턴(295)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물, 실리콘 산화물, 혹은 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 층들(200, 210) 사이에서 절연 패턴(295)이 형성되지 않은 공간에는 에어 갭(285)이 형성될 수 있다. 이에 따라, 에어 갭(285)은 제1 에피택시얼 층(200)의 상면, 제2 에피택시얼 층(210)의 하면, 및 절연 패턴(295)의 측벽에 의해 정의될 수 있다.
제1 층간 절연막(230)은 게이트 스페이서(185)의 측벽을 둘러싸면서 소스/드레인 층(220)을 커버할 수 있으며, 제2 층간 절연막(350)은 제1 층간 절연막(230) 상에 형성될 수 있다. 각 제1 및 제2 층간 절연막들(230, 350)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 저유전 물질을 포함할 수 있다.
콘택 플러그(370)는 제1 및 제2 층간 절연막들(230, 350)을 관통하여 소스/드레인 층(220)에 연결될 수 있으며, 콘택 플러그(370)와 소스/드레인 층(220) 사이에는 금속 실리사이드 패턴(360)이 형성될 수 있다. 이때, 콘택 플러그(370)의 저면은 소스/드레인 층(220)의 상면과 동일한 높이에 형성되거나, 혹은 이보다 낮은 높이에 형성될 수 있다.
콘택 플러그(370)는 예를 들어, 금속 및/또는 금속 질화물을 포함할 수 있으며, 금속 실리사이드 패턴(360)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
상기 반도체 장치에서, 소스/드레인 층(225)은 상기 제3 방향으로 적층된 제1 및 제2 에피택시얼 층들(200, 210)을 포함할 수 있으며, 이들은 절연 패턴(295) 및 에어 갭(285)에 의해 서로 이격될 수 있다. 이에 따라, 기판(100) 상에 형성된 액티브 패턴(105)에 직접 접촉하는 소스/드레인 층(225) 부분의 부피가 감소하므로, 소스/드레인 층(225)으로부터 기판(100)으로의 누설 전류가 감소할 수 있다. 따라서 소스/드레인 층(225)을 포함하는 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
도 5 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 5, 7, 및 10은 평면도들이고, 도 6, 8-9, 및 11-25는 단면도들이다.
이때, 도 6, 8 및 19는 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이고, 도 9, 11, 13, 15, 17, 20 및 22-24는 대응하는 평면도들의 B-B'선을 따라 각각 절단한 단면도들이며, 도 12, 14, 16, 18, 21 및 25는 대응하는 평면도들의 C-C'선을 따라 각각 절단한 단면도들이다.
도 5 및 6을 참조하면, 기판(100) 상에 희생막 및 반도체 막을 교대로 반복적으로 적층하고, 최상층에 형성된 상기 반도체 막 상에 상기 제1 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 반도체 막들, 상기 희생막들 및 기판(100)의 상부를 식각할 수 있다.
이에 따라, 기판(100) 상에 상기 제1 방향으로 연장되는 액티브 패턴(105)이 형성될 수 있으며, 액티브 패턴(105) 상에 교대로 반복적으로 적층된 희생 라인들(112) 및 반도체 라인들(122)을 포함하는 핀 구조물이 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 핀 구조물은 기판(100) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생 라인들(112) 및 반도체 라인들(122)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 희생 라인들(112)은 기판(100) 및 반도체 라인들(122)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
이후, 기판(100) 상에 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
도 7 내지 도 9를 참조하면, 기판(100) 상에 상기 핀 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 더미 게이트 구조물(175)을 형성할 수 있다.
구체적으로, 상기 핀 구조물 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 상기 제2 방향으로 연장되는 식각 마스크를 형성한 후, 이를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100) 상에 더미 게이트 마스크(165)를 형성할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 더미 게이트 마스크(165)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100) 상에 더미 게이트 전극(155) 및 더미 게이트 절연 패턴(145)을 각각 형성할 수 있다.
액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 더미 게이트 절연 패턴(145), 더미 게이트 전극(155), 및 더미 게이트 마스크(165)는 더미 게이트 구조물(175)을 형성할 수 있다. 예시적인 실시예들에 있어서, 더미 게이트 구조물(175)은 상기 핀 구조물 및 소자 분리 패턴(130) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 핀 구조물의 상면 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있다.
도 10 내지 도 12를 참조하면, 더미 게이트 구조물(175)의 측벽 상에 게이트 스페이서(185)를 형성할 수 있다.
구체적으로, 상기 핀 구조물, 소자 분리 패턴(130), 및 더미 게이트 구조물(175)이 형성된 기판(100) 상에 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 더미 게이트 구조물(175)의 상기 제1 방향으로의 각 양 측벽들을 커버하는 게이트 스페이서(185)를 형성할 수 있다.
이후, 더미 게이트 구조물(175) 및 게이트 스페이서(185)를 식각 마스크로 사용하여 노출된 상기 핀 구조물 및 그 하부의 액티브 패턴(105)의 상부를 식각함으로써 제1 개구(190)를 형성할 수 있다.
이에 따라, 더미 게이트 구조물(175) 및 게이트 스페이서(185) 하부에 형성된 희생 라인들(112) 및 반도체 라인들(122)은 각각 희생 패턴들(114) 및 반도체 패턴들(124)로 변환될 수 있으며, 상기 제1 방향으로 연장되는 상기 핀 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있다.
상기 식각 공정 시, 서로 다른 물질을 포함하는 희생 라인(112) 및 반도체 라인(122) 사이의 식각률의 차이에 의해서, 제1 개구(190)의 측벽은 상기 제3 방향을 따라 굴곡진 형태를 가질 수 있다. 도면 상에서는 예시적으로, 실리콘-게르마늄을 포함하는 희생 라인(112)이 실리콘을 포함하는 반도체 라인(122)에 비해 보다 많이 식각되어, 희생 패턴(114)의 상기 제1 방향으로의 폭이 반도체 패턴(124)의 상기 제1 방향으로의 폭보다 작은 것이 도시되어 있다.
이하에서는 설명의 편의 상, 더미 게이트 구조물(175), 이의 각 양 측벽들에 형성된 게이트 스페이서(185), 및 그 하부의 상기 핀 구조물을 적층 구조물로 지칭하기로 한다. 예시적인 실시예들에 있어서, 상기 적층 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 13 및 14를 참조하면, 제1 개구(190)에 의해 노출된 액티브 패턴(105)의 상면을 시드로 사용하는 제1 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 제1 개구(190)의 하부에 제1 에피택시얼 층(200)을 형성할 수 있다.
상기 제1 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 PH3, POCl3, P2O5 등과 같은 n형 불순물 소스 가스를 함께 사용하여 수행될 수 있다. 이에 따라 제1 에피택시얼 층(200)은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 에피택시얼 층(200)의 최상면은 제1 개구(190)가 형성되지 않은 액티브 패턴(105) 부분의 최상면보다 높거나 동일한 높이에 형성될 수 있다.
도 15 및 16을 참조하면, 제1 개구(190)에 의해 노출된 최하층 희생 패턴(114)의 측벽 및 제1 에피택시얼 층(200)의 상면을 시드로 사용하는 제2 SEG 공정을 수행하여 희생 에피택시얼 층(205)을 형성할 수 있다.
상기 제2 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 희생 에피택시얼 층(205)은 단결정 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 실시예에 있어서, 상기 제2 SEG 공정은 예를 들어, 디보란(B2H6) 가스와 같은 p형 불순물 소스 가스를 함께 사용하여 수행될 수도 있으며, 이 경우, 희생 에피택시얼 층(205)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄(SiGe)을 포함할 수 있다.
희생 에피택시얼 층(205)은 제1 에피택시얼 층(200) 상에 형성되어 최하층 희생 패턴(114)의 측벽에 접촉할 수 있으며, 제1 개구(190)의 하부에 형성될 수 있다. 예시적인 실시예들에 있어서, 희생 에피택시얼 층(205)의 최상면은 최하층 반도체 패턴(124)의 저면보다 낮거나 동일한 높이에 형성될 수 있다.
도 17 및 18을 참조하면, 제1 개구(190)에 의해 노출된 반도체 패턴들(124)의 측벽 및 희생 패턴들(114)의 측벽, 및 희생 에피택시얼 층(205)의 상면을 시드로 사용하는 제3 SEG 공정을 수행하여 제2 에피택시얼 층(210)을 형성할 수 있다.
상기 제3 SEG 공정은 실리콘 소스 가스 및 n형 불순물 소스 가스를 사용하여 수행될 수 있으며, 이에 따라 제2 에피택시얼 층(210)은 n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
제2 에피택시얼 층(210)은 희생 에피택시얼 층(205) 상에 형성되어 반도체 패턴들(124) 및 희생 패턴들(114)의 측벽에 접촉할 수 있으며, 제1 개구(190)의 나머지 부분을 채울 수 있다. 예시적인 실시예들에 있어서, 제2 에피택시얼 층(210)의 최하면은 최하층 반도체 패턴(124)의 저면보다 낮거나 동일한 높이에 형성될 수 있다.
상기 제3 방향을 따라 순차적으로 적층된 제1 에피택시얼 층(200), 희생 에피택시얼 층(205) 및 제2 에피택시얼 층(210) 함께 예비 소스/드레인 층(220)을 형성할 수 있다.
도 19 내지 21을 참조하면, 상기 적층 구조물 및 예비 소스/드레인 층(220)을 덮는 제1 층간 절연막(230)을 기판(100) 상에 형성한 후, 상기 적층 구조물에 포함된 더미 게이트 전극(155)의 상면이 노출될 때까지 제1 층간 절연막(230)을 평탄화할 수 있다.
상기 평탄화 공정 시, 더미 게이트 마스크(165)도 함께 제거될 수 있으며, 게이트 스페이서(185)의 상부도 부분적으로 제거될 수 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 더미 게이트 전극(155), 그 하부의 더미 게이트 절연 패턴(145), 및 희생 패턴들(114)을 식각 공정을 통해 제거하여, 게이트 스페이서(185)의 내측벽 및 최상층 반도체 패턴(124)의 상면을 노출시키는 제2 개구(240)를 형성하고, 소스/드레인 층(220)의 일부 측벽, 반도체 패턴들(124)의 표면 및 액티브 패턴(105)의 상면을 노출시키는 제3 개구(250)를 형성할 수 있다.
상기 식각 공정 시, 희생 패턴들(114)과 유사하게 실리콘-게르마늄을 포함하는 희생 에피택시얼 층(205)도 함께 제거될 수 있으며, 이에 따라 제1 에피택시얼 층(200)의 상면 및 제2 에피택시얼 층(210)의 저면을 노출시키며 제3 개구(250)와 연통되는 제4 개구(255)가 형성될 수 있다.
희생 에피택시얼 층(205)이 제거됨에 예비 소스/드레인 층(220)은 상기 제3 방향으로 서로 이격된 제1 및 제2 에피택시얼 층(200, 210)을 포함하는 소스/드레인 층(225)으로 변환될 수 있다.
도 22를 참조하면, 제2 내지 제4 개구들(240, 250, 255) 내에 희생 절연막(293)을 형성할 수 있다.
희생 절연막(293)은 제2 및 제3 개구들(240, 250)을 채우도록 형성될 수 있으며, 제4 개구(255)를 적어도 부분적으로 채우도록 형성될 수 있다. 또한, 희생 절연막(293)은 게이트 스페이서(185)의 상면 및 제1 층간 절연막(230) 상면에도 형성될 수 있다.
다만 도면 상에서는 희생 절연막(293)이 제2 및 제3 개구들(240, 250)을 모두 채우는 것으로 도시하였으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 희생 절연막(293)은 제2 및 제3 개구들(240, 250)의 측벽에만 형성될 수도 있다.
예시적인 실시예들에 있어서, 희생 절연막(293)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물, 실리콘 산화물, 혹은 저유전 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 희생 절연막(293)이 제4 개구(255)를 부분적으로만 채움에 따라서, 제1 및 제2 에피택시얼 층들(200, 210) 사이에는 에어 갭(285)이 형성될 수 있다.
도 23을 참조하면, 희생 절연막(293)을 예를 들어, 습식 식각 공정을 통해 제거하여 제2 및 제3 개구들(240, 250)을 다시 형성할 수 있다.
다만 상기 습식 식각 공정 시, 제4 개구(255) 내에 형성된 희생 절연막(293)은 제거되지 않을 수 있으며, 제1 및 제2 에피택시얼 층들(200, 210) 사이에 형성된 희생 절연막(293) 부분은 절연 패턴(295)으로 변환되어 잔류할 수 있다.
도 24 및 25를 참조하면, 제2 및 제3 개구들(240, 250)을 채우는 게이트 구조물(330)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 및 제3 개구들(240, 250)에 의해 노출된 액티브 패턴(105)의 상면, 반도체 패턴(224)의 표면, 절연 패턴(295)의 측벽 및 게이트 스페이서(185)의 내측벽 및 상면, 및 제1 층간 절연막(230)의 상면에 게이트 절연막 및 일함수 조절막을 컨포멀하게 형성하고, 제2 및 제3 개구들(240, 250)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성한다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 예를 들어, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
이후, 제1 층간 절연막(230)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 전극(320), 일함수 조절 패턴(310), 및 게이트 절연 패턴(300)을 형성할 수 있다. 게이트 절연 패턴(300), 일함수 조절 패턴(310) 및 게이트 전극(320)은 함께 게이트 구조물(330)을 형성할 수 있다.
다시 도 1 내지 도 4를 참조하면, 게이트 구조물(330)의 상부를 제거하여 리세스를 형성한 후, 상기 리세스 내에 캐핑 패턴(340)을 형성할 수 있다.
이후, 캐핑 패턴(340), 게이트 스페이서(185) 및 제1 층간 절연막(230) 상에 제2 층간 절연막(350)을 형성하고, 제1 및 제2 층간 절연막들(230, 350) 및 소스/드레인 층(220)의 상부를 관통하는 홀을 형성한 후, 이를 채우는 콘택 플러그(370)를 형성할 수 있다.
다만 콘택 플러그(370)를 형성하기 이전에, 상기 홀의 내벽에 금속막을 형성하고 실리사이드 공정을 수행하여, 상기 홀에 의해 노출된 소스/드레인 층(220)의 상부에 금속 실리사이드 패턴(360)을 더 형성할 수 있다.
전술한 공정들을 통해 상기 반도체 장치가 완성될 수 있다.
전술한 바와 같이, 제1 개구(190)에 의해 노출된 액티브 패턴(105) 부분 상에 제1 에피택시얼 층(200)을 형성하고, 최하층 희생 패턴(114)과 동일한 높이에 이와 동일하거나 유사한 물질, 예를 들어 실리콘-게르마늄을 포함하는 희생 에피택시얼 층(205)을 형성한 후, 희생 에피택시얼 층(205) 상에 제2 에피택시얼 층(210)을 형성할 수 있다.
이후, 희생 패턴들(114)을 제거하여 제2 및 제3 개구들(240, 250)을 형성할 때, 희생 에피택시얼 층(205)을 함께 제거하여 제4 개구(255)를 형성하고, 제2 내지 제4 개구들(240, 250, 255) 내에 희생 절연막(293)을 형성한 후, 제2 및 제3 개구들(240, 250) 내에 형성된 희생 절연막(293) 부분은 제거하되, 제4 개구(255) 내에 형성된 희생 절연막(293) 부분은 제거되지 않고 절연 패턴(295)으로 잔류할 수 있다.
이에 따라, 제1 개구(190) 내에는 상기 제3 방향으로 적층되며 절연 패턴(295)에 의해 서로 이격되는 제1 및 제2 에피택시얼 층들(200, 210)을 포함하는 소스/드레인 층(220)이 형성될 수 있다.
도 26 및 27은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 3 및 4에 대응하는 도면들이다.
상기 반도체 장치는 절연 패턴(295)을 제외하고는 도 1 내지 도 4을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 26 및 27을 참조하면, 절연 패턴(295)은 제4 개구(255, 도 20 참조)를 완전히 채우도록 형성될 수 있으며, 이에 따라 제1 및 제2 에피택시얼 층들(200, 210) 사이에는 에어 갭(285)이 형성되지 않을 수 있다.
도 28 및 29는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 3 및 4에 대응하는 도면들이다.
상기 반도체 장치는 에어 갭(285)을 제외하고는 도 1 내지 도 4을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 28 및 29를 참조하면, 제1 및 제2 에피택시얼 층들(200, 210) 사이에 형성된 에어 갭(285)은 절연 패턴(295)에 의해 둘러싸일 수 있다.
즉, 에어 갭(285)은 절연 패턴(295) 내에 형성되어 이에 의해 정의될 수 있다. 이에 따라, 에어 갭(285)의 상단은 절연 패턴(285)의 상면보다 낮고 에어 갭(285)의 하단은 절연 패턴(285)의 하면보다 높을 수 있다.
도 30은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 3에 대응하는 도면이다.
상기 반도체 장치는 제1 및 제2 에피택시얼 층들(200, 210) 및 절연 패턴(295)을 제외하고는 도 1 내지 도 4을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 반복적인 설명은 생략한다.
도 30을 참조하면, 제1 에피택시얼 층(200)의 최상면은 액티브 패턴(105)의 최상면보다 높을 수 있으며, 제2 에피택시얼 층(210)의 최하면은 최하층 반도체 패턴(124)의 저면보다 낮을 수 있다.
이에 따라, 절연 패턴(295)의 저면은 액티브 패턴(105)의 최상면보다 높을 수 있으며, 절연 패턴(295)의 상면은 최하층 반도체 패턴(124)의 저면보다 낮을 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 패턴
112: 희생 라인 114: 희생 패턴
122: 반도체 라인 124: 반도체 패턴
130: 소자 분리 패턴
145: 더미 게이트 절연 패턴 155: 더미 게이트 전극
165: 더미 게이트 마스크 175: 더미 게이트 구조물
185: 게이트 스페이서 190, 240, 250, 255: 제1 내지 제4 개구
200, 210: 제1 및 제2 에피택시얼 층
205: 희생 에피택시얼 층 220: 예비 소스/드레인 층
225: 소스/드레인 층
230, 350: 제1, 제2 층간 절연막
293: 절연막 295: 절연 패턴
300: 게이트 절연 패턴 310: 일함수 조절 패턴
320: 게이트 전극 330: 게이트 구조물
340: 캐핑 패턴 360: 금속 실리사이드 패턴
370: 콘택 플러그

Claims (10)

  1. 기판 상에 형성된 액티브 패턴;
    상기 액티브 패턴 상에 형성되어, 상기 기판의 상면에 수직한 수직 방향을 따라 서로 이격된 채널들;
    상기 기판 상에 형성되어 상기 채널들을 적어도 부분적으로 둘러싸며,
    게이트 전극 구조물; 및
    상기 게이트 전극 구조물의 표면에 형성된 게이트 절연 패턴을 포함하는 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 액티브 패턴 부분 상에 형성된 제1 에피택시얼 층; 및
    상기 제1 에피택시얼 층 상에 형성되어 상기 수직 방향으로 상기 제1 에피택시얼 층과 이격되며, 상기 채널들과 접촉하는 제2 에피택시얼 층을 포함하는 소스/드레인 층; 및
    상기 제1 및 제2 에피택시얼 층들 사이에 형성된 절연 패턴을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 절연 패턴은 상기 게이트 절연 패턴의 측벽에 직접 접촉하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 에피택시얼 층의 최상면은 상기 액티브 패턴의 최상면보다 높거나 동일한 높이에 형성되며, 상기 제2 에피택시얼 층의 최하면은 상기 채널들 중 최하층의 채널의 저면보다 낮거나 동일한 높이에 형성된 반도체 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 에피택시얼 층들 사이는 상기 절연 패턴에 의해 적어도 부분적으로 둘러싸이는 에어 갭이 형성된 반도체 장치.
  5. 제4항에 있어서, 상기 에어 갭은 상기 절연 패턴 내부에 형성되며, 이에 따라 상기 에어 갭의 상단은 상기 절연 패턴의 상면보다 낮고 상기 에어 갭의 하단은 상기 절연 패턴의 하면보다 높은 반도체 장치.
  6. 제1항에 있어서, 상기 각 제1 및 제2 에피택시얼 층들은 n형 불순물이 도핑된 단결정 실리콘 혹은 n형 불순물이 도핑된 단결정 실리콘 탄화물을 포함하는 반도체 장치.
  7. 기판 상에 형성되어, 상기 기판의 상면에 평행한 제1 방향으로 연장된 액티브 패턴;
    상기 액티브 패턴 상에 형성되어 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되고, 상기 제1 방향으로 서로 이격된 게이트 구조물들;
    상기 각 게이트 구조물들을 각각 관통하며, 상기 기판 상면에 수직한 제3 방향으로 서로 이격된 채널들;
    상기 게이트 구조물들 사이에 형성된 상기 액티브 부분 상에 형성된 제1 에피택시얼 층;
    상기 제1 에피택시얼 층 상에 형성된 절연 패턴; 및
    상기 절연 패턴 상에 형성되어 상기 채널들과 접촉하는 제2 에피택시얼 층을 포함하며,
    상기 제1 및 제2 에피택시얼 층들 사이에는 상기 절연 패턴에 의해 적어도 부분적으로 둘러싸이는 에어 갭이 형성된 반도체 장치.
  8. 제7항에 있어서, 상기 제1 에피택시얼 층의 최상면은 상기 액티브 패턴의 최상면보다 높거나 동일한 높이에 형성되며, 상기 제2 에피택시얼 층의 최하면은 상기 채널들 중 최하층의 채널의 저면보다 낮거나 동일한 높이에 형성된 반도체 장치.
  9. 제7항에 있어서, 상기 에어 갭은 상기 절연 패턴 내부에 형성되며, 이에 따라 상기 에어 갭의 상단은 상기 절연 패턴의 상면보다 낮고 상기 에어 갭의 하단은 상기 절연 패턴의 하면보다 높은 반도체 장치.
  10. 제7항에 있어서, 상기 각 제1 및 제2 에피택시얼 층들은 n형 불순물이 도핑된 단결정 실리콘 혹은 n형 불순물이 도핑된 단결정 실리콘 탄화물을 포함하는 반도체 장치.

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