TWI812339B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI812339B
TWI812339B TW111125871A TW111125871A TWI812339B TW I812339 B TWI812339 B TW I812339B TW 111125871 A TW111125871 A TW 111125871A TW 111125871 A TW111125871 A TW 111125871A TW I812339 B TWI812339 B TW I812339B
Authority
TW
Taiwan
Prior art keywords
region
dielectric layer
fin
workpiece
isolation
Prior art date
Application number
TW111125871A
Other languages
English (en)
Other versions
TW202306029A (zh
Inventor
鄭寬豪
林家彬
李威養
邱子華
范瑋寒
林柏裕
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202306029A publication Critical patent/TW202306029A/zh
Application granted granted Critical
Publication of TWI812339B publication Critical patent/TWI812339B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

提供半導體裝置和方法。在一實施例中，半導體裝置包含在基底的第一部分正上方的第一奈米結構和在基底的第二部分正上方的第二奈米結構、耦合至第一奈米結構的n型源極/汲極部件和耦合至第二奈米結構的p型源極/汲極部件、以及設置在基底的第一部分和基底的第二部分之間的隔離結構。隔離結構包含直接接觸基底的第一部分並具有第一高度的第一微笑區。隔離結構也包含直接接觸基底的第二部分並具有第二高度的第二微笑區，第一高度大於第二高度。

Description

半導體裝置及其製造方法
本發明實施例關於半導體製造技術，特別關於半導體裝置及其製造方法。
半導體積體電路（integrated circuit，IC）產業已經歷了指數型成長。積體電路材料和設計上的技術進展已產生了數個世代的積體電路，每一世代皆較前一世代具有更小且更複雜的電路。在積體電路演進的歷程中，當幾何尺寸（亦即使用生產製程可以產生的最小元件（或線））縮減時，功能密度（亦即單位晶片面積的互連裝置數量）通常也增加。這種尺寸微縮製程通常藉由提高生產效率及降低相關成本而提供一些效益。這樣的尺寸微縮也增加了加工和製造積體電路的複雜度。
舉例來說，隨著積體電路技術向更小的技術節點發展，已經引入多閘極金屬氧化物半導體場效電晶體（多閘極MOSFET或多閘極電晶體），以藉由增加閘極－通道耦合、降低截止狀態電流、及降低短通道效應（short-channel effects，SCEs）來改善閘極控制。多閘極裝置通常是指具有閘極結構或其一部分的裝置，其設置在通道區的多於一側上方。多橋通道（multi-bridge-channel，MBC）電晶體是多閘極裝置的範例，其已成為高效能和低漏電應用之流行且有希望的候選裝置。多橋通道電晶體具有可以部分或完全環繞通道區延伸的閘極結構，以在兩側或更多側上提供通道區的進接。因為其閘極結構環繞通道區，所以多橋通道電晶體也可以稱為環繞式閘極電晶體（surrounding gate transistor，SGT）或全繞式閘極（gate-all-around，GAA）電晶體。雖然現有的多橋通道電晶體通常足以滿足其預期目的，但它們並非在各個面向都令人滿意。
根據一些實施例提供半導體裝置的製造方法。此半導體裝置的製造方法包含接收工件，工件包含第一部分和第二部分，第一部分包含從基底突出的第一主動區，第二部分包含從基底突出的第二主動區；在工件上方沉積介電層以填充第一主動區和第二主動區之間的溝槽；以及凹蝕介電層以在溝槽中形成隔離部件，隔離部件包含環繞第一主動區的底部的第一邊緣區、環繞第二主動區的底部的第二邊緣區、以及具有大致平坦的頂表面並在第一邊緣區和第二邊緣區之間延伸的中心區，其中第一邊緣區的高度小於第二邊緣區的高度。
根據另一些實施例提供半導體裝置的製造方法。此半導體裝置的製造方法包含接收工件，工件包含在基底上方之交替的第一半導體層和第二半導體層之垂直堆疊；將垂直堆疊和基底的一部分圖案化以形成第一鰭狀結構和第二鰭狀結構，第一鰭狀結構包含垂直堆疊的第一部分和在垂直堆疊的第一部分正下方的第一台面結構，第二鰭狀結構包含垂直堆疊的第二部分和在垂直堆疊的第二部分正下方的第二台面結構；在工件上方沉積介電層以填充第一鰭狀結構和第二鰭狀結構之間的溝槽；凹蝕介電層的第一部分以形成環繞第一鰭狀結構的底部的第一隔離部件；以及凹蝕介電層的第二部分以形成環繞第二鰭狀結構的底部的第二隔離部件，其中第二隔離部件的高度大於第一隔離部件的高度。
根據又一些實施例提供半導體裝置。此半導體裝置包含基底，基底包含第一台面結構和第二台面結構；在第一台面結構和第二台面結構之間延伸的隔離結構，隔離結構包含直接接觸第一台面結構的第一邊緣部分和直接接觸第二台面結構的第二邊緣部分；在第一台面結構正上方的第一奈米結構垂直堆疊；在第二台面結構正上方的第二奈米結構垂直堆疊；耦合至第一奈米結構垂直堆疊的複數個n型源極/汲極部件；耦合至第二奈米結構垂直堆疊的複數個p型源極/汲極部件；包覆環繞第一奈米結構垂直堆疊的每個奈米結構之第一閘極結構；以及包覆環繞第二奈米結構垂直堆疊的每個奈米結構之第二閘極結構，其中第一邊緣部分的厚度大於第二邊緣部分的厚度。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，而非用於限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。此外，本發明實施例在不同範例中可重複使用參考標號及/或字母。此重複是為了簡化和清楚之目的，而非代表所討論的不同實施例及/或組態之間有特定的關係。
本文可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語涵蓋使用中或操作中的裝置之不同方位，以及圖式中描繪的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此使用的空間相對形容詞也將依轉向後的方位來解釋。
另外，當用「約」、「近似」和類似的用語描述數字或數字範圍時，此用語是為了涵蓋在考慮到本技術領域中具有通常知識者所理解之製造期間固有地出現的變化之合理範圍內的數字。舉例來說，基於與製造部件相關之已知製造公差，其中製造公差具有與所述數字相關的特性，所述數字或數字範圍涵蓋包含所述數字的合理範圍，例如在所述數字的+/-10%內。舉例來說，具有「約5 nm」厚度的材料層可以涵蓋從4.25 nm至5.75 nm的尺寸範圍，其中與沉積材料層相關的製造公差本技術領域中具有通常知識者已知為+/-15%。
形成多橋通道電晶體包含形成堆疊，其包含在基底上方之與多個犧牲層交錯的多個通道層，其中可以選擇性地移除犧牲層以釋放通道層作為通道構件。將堆疊和基底的一部分圖案化以形成主動區。然後形成包含介電層和導電層的閘極結構以包覆環繞每個通道構件並在每個通道構件上方。然而，在一些情況下，多橋通道電晶體可能會在基底的圖案化部分（即台面（mesa）結構）附近出現漏電流。更具體地，可以在基底中的p型井（例如摻雜硼的p井）中及上方形成n型多橋通道電晶體，可以在基底中的n型井（例如摻雜磷的n井）中及上方形成p型多橋通道電晶體。由於在n型多橋通道電晶體和p型多橋通道電晶體的形成中實施一些熱處理（例如退火），p型多橋通道電晶體的n型井中的摻質（例如磷）可能擴散到n型多橋通道電晶體的p型井中，其降低n型多橋通道電晶體的p型井中的摻質濃度，進而增加接面漏電並降低n型多橋通道電晶體中的載子遷移率。隨著裝置間距（例如在n型場效電晶體（field effect transistor，FET）和p型場效電晶體之間）變小，不希望的擴散可能會更嚴重。此外，不同於其他通道構件，閘極結構不包覆環繞從台面結構形成的最底部通道構件。對最底部通道構件的閘極控制不足會增加漏電流，導致裝置性能差。
本發明實施例提供具有降低的漏電流之半導體裝置及其形成方法。在一實施例中，半導體裝置包含在基底的第一部分正上方的第一奈米結構和在基底的第二部分正上方的第二奈米結構、耦合至第一奈米結構的n型源極/汲極部件和耦合至第二奈米結構的p型源極/汲極部件、以及設置在基底的第一部分和基底的第二部分之間的隔離結構。隔離結構包含直接接觸基底的第一部分並具有第一高度的第一微笑區、直接接觸基底的第二部分並具有第二高度的第二微笑區，第一高度大於第二高度。
現在將參照圖式更詳細地描述本發明實施例的各個面向。就這點而言，第1圖是根據本發明實施例繪示形成半導體裝置的方法100的流程圖。以下結合第2～19圖描述方法100，第2～19圖是根據方法100的實施例在製造階段的工件200的局部上視圖或剖面圖。方法100僅是範例，而非用於將本發明實施例限制於本文明確說明的內容。可以在方法100之前、期間和之後提供額外的步驟，並且對於方法的額外實施例，可以替換、消除或移動描述的一些步驟。為了簡化的目的，本文並未詳細描述所有步驟。因為工件200將在製造製程結束時被製造成半導體裝置200，所以可以根據上下文需要將工件200稱為半導體裝置200。為避免疑慮，第2～19圖中的X、Y和Z方向相互垂直，並在整個第2～19圖中一貫地使用。在整個本發明實施例中，相似的圖式標記表示相似的部件，除非另有例外。
參照第1圖和第2圖，方法100包含方框102，其中接收工件200。工件200包含基底202。在一實施例中，基底202是塊體矽基底（即，包含塊體單晶矽）。在各種實施例中，基底202可以包含其他半導體材料，例如鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或前述之組合。在一些替代實施例中，基底202可以是絕緣體上覆半導體（semiconductor-on-insulator）基底，例如絕緣體上覆矽（silicon-on-insulator，SOI）基底、絕緣體上覆矽鍺（silicon germanium-on-insulator，SGOI）基底或絕緣體上覆鍺（germanium-on-insulator，GeOI）基底，並包含載體、載體上的絕緣體和絕緣體上的半導體層。基底202可以包含根據半導體裝置200的設計要求配置之各種摻雜區。P型摻雜區可以包含p型摻質，例如硼（B）、二氟化硼（BF 2）、其他p型摻質或前述之組合。N型摻雜區可以包含n型摻質，例如磷（P）、砷（As）、其他n型摻質或前述之組合。可以直接在基底202上及/或中形成各種摻雜區，例如提供p井結構、n井結構或前述之組合。可以進行離子佈植製程、擴散製程及/或其他合適的摻雜製程以形成各種摻雜區。參照第2圖，工件200包含用於形成n型多橋通道電晶體的第一區200N和用於形成p型多橋通道電晶體的第二區200P。基底202包含第一區200N中的p型井204P和第二區200P中的n型井204N（例如摻雜磷）。
繼續參照第2圖，工件200包含交替半導體層的垂直堆疊207，其設置在基底202上方並位於第一區200N和第二區200P中。在一實施例中，垂直堆疊207包含與多個犧牲層206交錯的多個通道層208。每個通道層208可以包含半導體材料，例如矽、鍺、碳化矽、矽鍺、GeSn、SiGeSn、SiGeCSn、其他合適的半導體材料或前述之組合，而每個犧牲層206具有不同於通道層208的組成。在一實施例中，通道層208包含矽（Si），犧牲層206包含矽鍺（SiGe）。注意，三層犧牲層206和三層通道層208如第2圖所示之交替且垂直排列，僅用於說明的目的，而非用於將本發明實施例限制於本文明確說明的內容。應理解的是，可以在堆疊207中形成任意數量的犧牲層206和通道層208。層的數量取決於半導體裝置200的通道構件的期望數量。在一些實施例中，通道層208的數量為2至10。
繼續參照第2圖，工件200也包含形成在垂直堆疊207上方的硬遮罩層209。在本實施例中，硬遮罩層209是犧牲層，其被配置以促進形成帽層（helmet layer）（例如第14圖所示之帽層232），帽層用於將閘極結構切割成獨立區段。如此一來，硬遮罩層209的厚度可以基於帽層的期望厚度來調整。在一些實施例中，硬遮罩層209的厚度大於犧牲層206的厚度。硬遮罩層209可以包含任何合適的材料，例如半導體材料，只要其組成不同於通道層208和待形成的介電鰭片（例如第14圖所示之介電鰭片230）的組成以允許藉由蝕刻製程選擇性地移除。在一些實施例中，硬遮罩層209的組成與犧牲層206的組成相似或相同並包含例如SiGe。
參照第1圖和第3～4圖，方法100包含方框104，其中將硬遮罩層209、垂直堆疊207和基底202的一部分205圖案化以形成第一區200N中的鰭狀結構210a和第二區200P中的鰭狀結構210b。圖案化製程可以包含微影製程（例如光微影或電子束微影），其可以更包含光阻塗層（例如旋轉塗佈）、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥（例如旋轉乾燥及/或硬烘烤）、其他合適的微影技術及/或前述之組合。在圖案化之後，鰭狀結構210a、210b各自包含圖案化的硬遮罩層209、圖案化的垂直堆疊207和基底202的圖案化部分205。第一區200N中的基底202的圖案化部分205稱為台面結構205a，並且第二區200P中的基底202的圖案化部分205稱為台面結構205b。台面結構205a、205b各自可以具有沿Z方向的高度H1。在一實施例中，高度H1可以為約5 nm至約50 nm，有助於在鰭狀結構210a與鰭狀結構210b之間形成令人滿意的隔離部件。鰭狀結構210a與鰭狀結構210b之間的距離可以稱為D1。在一實施例中，距離D1可以為約5 nm至約50 nm，以形成具有期望密度和令人滿意的隔離之電晶體。
第4圖描繪第3圖所示之例示性工件200的上視圖。如第4圖所示，鰭狀結構210a、210a’和210b、210b’各自沿X方向縱向延伸並包含通道區210C和源極/汲極區210SD。取決於上下文，源極/汲極區可以單獨或共同地表示源極或汲極。鰭狀結構210a’類似於鰭狀結構210a，並且鰭狀結構210b’類似於鰭狀結構210b。每個通道區210C設置在兩個源極/汲極區210SD之間。第5～16圖和第18～19圖描繪在方法100的各個製造階段期間沿第4圖所示之線A-A截取的工件200的剖面圖，並且第17圖描繪在方法100的各個製造階段期間沿第4圖所示之線B-B截取的工件200的剖面圖。注意，如第4圖所示，在第一區200N中形成兩個鰭狀結構（210a和210a’）並在第二區200P中形成兩個鰭狀結構（210b和210b’）僅用於說明目的，而非用於將本發明實施例限制為本文明確說明的內容。
參照第1圖和第5圖，方法100包含方框106，其中在工件200上方形成介電層212以填充兩相鄰鰭狀結構（例如鰭狀結構210a和210b）之間的溝槽。介電層212可以包含氧化矽、四乙氧基矽烷（tetraethylorthosilicate，TEOS）、摻雜的氧化矽（例如硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、摻雜氟化物的矽酸鹽玻璃（fluoride-doped silicate glass，FSG）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、摻雜硼的矽酸鹽玻璃（boron-doped silicate glass，BSG）等）、低介電常數介電材料（介電常數小於氧化矽的介電常數，其為約3.9）、其他合適的材料或前述之組合。介電層212可以藉由任何合適的方法沉積在工件200上方，例如化學氣相沉積（chemical vapor deposition，CVD）、可流動式化學氣相沉積（flowable CVD，FCVD）、旋轉塗佈式玻璃（spin-on-glass，SOG）、其他合適的方法或前述之組合。介電層212可以包含單層結構或具有襯墊（liner）和襯墊上的填充層之多層結構。在本實施例中，介電層212為單層結構。如第5圖所示，隨後可以藉由化學機械平坦化/研磨（chemical-mechanical planarization/polishing，CMP）製程將介電層212平坦化，直到暴露出硬遮罩層209的頂表面。在本實施例中，介電層212形成於第一區200N中的部分可稱為介電層212a，而介電層212形成於第二區200P中的部分可稱為介電層212b。雖然在第5圖中以虛線表示第一區200N與第二區200P之間的邊界，但應理解介電層212a與介電層212b之間不存在界面。
參照第1圖和第6圖，方法100包含方框108，其中在工件200上方形成第一圖案膜214以覆蓋工件200的第一區200N。換言之，第一圖案膜214覆蓋第一區200N中的介電層212a和鰭狀結構210a，同時暴露出第二區200P中的介電層212b和鰭狀結構210b。在一些實施例中，可以使用旋轉塗佈、可流動式化學氣相沉積（FCVD）或其他合適的製程在工件200上方形成遮罩膜（例如底部抗反射塗（bottom anti-reflective coating，BARC）層），然後將其圖案化以形成第一圖案膜214。圖案化製程可以包含微影製程（例如光微影或電子束微影），其可以包含光阻塗佈、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、沖洗、乾燥、其他合適的微影技術及/或前述之組合。在一實施例中，第一圖案膜214包含圖案化的光阻層。
參照第1圖和第7圖，方法100包含方框110，其中進行第一蝕刻製程216以凹蝕由第一圖案膜214暴露的介電層212b而大致不蝕刻鰭狀結構210b以在第二區200P中形成隔離部件。工件200可以放置在製程腔室中，然後可以在使用第一圖案膜214作為蝕刻遮罩的同時執行第一蝕刻製程216。第一蝕刻製程216可以是乾式蝕刻製程、濕式蝕刻製程或前述之組合。在一實施例中，第一蝕刻製程216是乾式蝕刻製程，其包含使用含氧氣體、氫氣、氮氣、含氟氣體（例如HF、CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、含氯氣體（例如Cl 2、CHCl 3、CCl 4及/或BCl 3）、含溴氣體（例如HBr及/或CHBr 3）、含碘氣體（例如CF 3I）、其他合適的氣體（例如NH 3）及/或電漿、及/或前述之組合。在一實施例中，第一蝕刻製程216實施HF和NH 3的組合。可以微調第一蝕刻製程216的各種參數，例如壓力、功率、溫度、氣體流速及/或其他合適的參數，以形成具有令人滿意的微笑區之令人滿意的隔離結構。舉例來說，在一實施例中，在製程腔室中進行第一蝕刻製程216，並且在第一蝕刻製程216期間，製程腔室中的壓力可以為約1托至約100托。
如第7圖所示，在第一蝕刻製程216之後，在第二區200P中形成隔離結構。注意，第7圖是工件200的局部剖面圖，因此僅顯示工件200的一部分。在第7圖所示之實施例中，工件200的剖面圖，在鰭狀結構210b的一側形成隔離結構218A，並在鰭狀結構210b的另一側形成隔離結構218B。隔離結構218A可以與隔離結構218B大致對稱。隔離結構218A和218B各自包含在Z方向上具有大致均勻的厚度T1的基座區218c和從基座區218c突出的微笑區218d。隔離結構218A和218B的頂表面暴露基座區218c和微笑區218d兩者。注意，基座區218c與微笑區218d是藉由對介電層212進行共同的蝕刻製程216而形成，並且基座區218c與微笑區218d之間不存在界面。微笑區218d與鰭狀結構210b交界，交界的高度可稱為高度H2。微笑區218d沿X方向具有寬度W1。在一實施例中，高度H2與寬度W1的比值可以為約0.9至1.1。在一些實施例中，高度H2為約1 nm至約3 nm，並且寬度W1為約1 nm至約3 nm。在第7圖所示之實施例中，微笑區218d的頂表面低於台面結構205b的頂表面。換言之，台面結構205b的側壁沒有被隔離結構218A和218B完全覆蓋。在一些實施例中，微笑區210d和基座區210c位於微笑區210d正下方的部分可統稱為隔離結構的邊緣區。基座區210c的剩餘部分可稱為隔離結構的中心區。隔離結構218A和218B可以包含淺溝槽隔離（shallow trench isolation，STI）部件的一部分。應理解的是，第7圖是工件200的局部剖面圖，並且工件200也可以包含鰭狀結構210b’（如第4圖所示）和從隔離結構218A延伸的另一個隔離結構218B並直接接觸鰭狀結構210b’。在第一蝕刻製程216之後，可以選擇性地移除第一圖案膜214。
參照第1圖和第8圖，方法100包含方框112，其中在工件200上方形成第二圖案膜220以覆蓋第二區200P中的部件同時暴露出第一區200N中的部件。換言之，如第8圖所示，第二圖案膜220形成於第二區200P中的隔離結構218A、218B和鰭狀結構210b正上方，並暴露出第一區200N中的介電層212a和鰭狀結構210a。第二圖案膜220的組成及形成方式可以類似於第一圖案膜214，為了簡化之目的而省略相關描述。
參照第1圖和第9～11圖，方法100包含方框114，其中進行第二蝕刻製程222以凹蝕由第二圖案膜220暴露的介電層212a而大致不蝕刻鰭狀結構210a以形成第一區200N中的隔離部件。可以將工件200放置在製程腔室中，然後可以在使用第二圖案膜220作為蝕刻遮罩的同時進行第二蝕刻製程222。第二蝕刻製程222可以是乾式蝕刻製程、濕式蝕刻製程或前述之組合。在一實施例中，第二蝕刻製程222是乾式蝕刻製程，其包含使用含氧氣體、氫氣、氮氣、含氟氣體（例如HF、CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、含氯氣體（例如Cl 2、CHCl 3、CCl 4及/或BCl 3）、含溴氣體（例如HBr及/或CHBr 3）、含碘氣體（例如CF 3I）、其他合適的氣體（例如NH 3）及/或電漿、及/或前述之組合。在一實施例中，第二蝕刻製程222採用的蝕刻劑與第一蝕刻製程216的蝕刻劑相同。舉例來說，第一蝕刻製程216和第二蝕刻製程222兩者都實施HF和NH 3的組合。可以調整與第二蝕刻製程222相關的一或多個參數，例如蝕刻劑、壓力、功率、溫度、氣體流速及/或其他合適的參數，以在第一區200N中形成具有令人滿意的微笑區之隔離結構。在一實施例中，在第二蝕刻製程222中使用的蝕刻劑可以與在第一蝕刻製程216中使用的蝕刻劑相同，並且在第二蝕刻製程222期間製程腔室中的壓力不同於（例如小於）第一蝕刻製程216期間製程腔室中的壓力，使得第二蝕刻製程222蝕刻介電層212a的蝕刻速率比第一蝕刻製程216蝕刻介電層212b的蝕刻速率慢。在一實施例中，第二蝕刻製程222的壓力可以為約1托至約100托。
如第9圖所示，在第二蝕刻製程222之後，在第一區200N中形成隔離結構。注意，第9圖是工件200的局部剖面圖，因此僅顯示工件200的一部分。在第9圖所示之實施例中，工件200的局部剖面圖，在鰭狀結構210a的一側形成隔離結構224A，並在鰭狀結構210a的另一側形成隔離結構224B。隔離結構224A可以與隔離結構224B大致對稱。隔離結構224A和224B各自包含在Z方向上具有大致均勻厚度T2的基座區224c和從基座區224c突出的微笑區224d。厚度T2大致等於厚度T1。隔離結構224A和224B的頂表面暴露出基座區224c和微笑區224d兩者。換言之，隔離結構224A的頂表面包含微笑區224d的頂表面和基座區224c未被微笑區224d覆蓋的部分的頂表面。微笑區224d與鰭狀結構210a交界，界面224i的高度可稱為高度H3。由於在第一蝕刻製程216和第二蝕刻製程222中使用的不同配方，高度H3大於高度H2，使得可以大致阻斷台面結構205b和台面結構205a之間的擴散路徑。在一實施例中，高度H3與高度H2的比值（即H3/H2）為約2至約10。微笑區224b具有沿X方向的寬度W2。寬度W2大於寬度W1。在一實施例中，高度H3與寬度W2的比值可以為約0.9至1.1。在一些實施例中，高度H3為約1 nm至約10 nm，並且寬度W2為約1 nm至約10 nm。在第9圖所示之實施例中，為了大致消除或減少摻質擴散到台面結構205a中，界面224i大致完全覆蓋未被基座區224c覆蓋的台面結構205a。換言之，隔離結構224A和224B完全覆蓋台面結構205a的側壁。隔離結構224A和224B可以包含淺溝槽隔離（STI）部件的一部分。在一些實施例中，微笑區224d和基座區224c位於微笑區224d正下方的部分可統稱為隔離結構的邊緣區，並且基座區224c的剩餘部分（即，基座區224c不位於微笑區224d正下方的部分）可稱為中心區。
應理解的是，第9圖是工件200的局部剖面圖，並且工件200也包含另一鰭狀結構210a’（如第4圖所示）和從隔離結構224B延伸的另一個隔離結構224A並直接接觸鰭狀結構210a’。注意，雖然第10圖以虛線表示第一區200N與第二區200P之間的邊界，但隔離結構218B與隔離結構224A彼此無縫地直接接觸，因為介電層212a和介電層212b之間沒有界面。換言之，隔離結構218B和隔離結構224A之間沒有界面。如第10圖所示，在第二蝕刻製程222之後，可以選擇性地移除第二圖案膜220。
第11圖描繪第10圖所示之工件200的局部上視圖。如第11圖所示，工件200包含第一區200N中的多個鰭狀結構（例如鰭狀結構210a和210a’）和第二區200P中的多個鰭狀結構（例如鰭狀結構210b和210b’）。如第11圖例示性所示，隔離結構224B和224A兩者將鰭狀結構210a’與鰭狀結構210a隔開。根據內文需要，隔離結構224A和224B可以統稱為隔離部件224。隔離部件224可以包含淺溝槽隔離部件。隔離結構218A和218B兩者將鰭狀結構210b’與鰭狀結構210b隔開。根據內文需要，隔離結構218A和218B可以統稱為隔離部件218。隔離部件218可以包含淺溝槽隔離部件。隔離結構224A和218B兩者將鰭狀結構210b與鰭狀結構210a間隔開。根據內文需要，隔離結構224A和218B可以統稱為隔離部件226。隔離部件226可以包含淺溝槽隔離部件。如此一來，工件200包含具有不同微笑區輪廓的三種類型之隔離部件218、224和226（例如分別為微笑區218d、224d以及微笑區218d和224d的組合）。
參照第1圖和第12圖，方法100包含方框116，其中在工件200上方形成覆層（cladding layer）228，並且覆層228沿著每個鰭狀結構（例如鰭狀結構210a和210b）的側壁表面延伸。在本實施例中，覆層228的組成可以與犧牲層206的組成大致相同，使得可以藉由共同的蝕刻製程選擇性地移除它們。在本實施例中，覆層228由SiGe形成。在一些實施例中，在工件200的表面上方順應性地（conformally）沉積覆層228。可以進行非等向性蝕刻製程以選擇性地移除不沿著鰭狀結構210a和210b的側壁延伸之覆層228的部分，藉此暴露出硬遮罩層209的頂表面和隔離部件226的一部分。在一些實施例中，為了進一步提升工件200的性能，形成覆層228以覆蓋隔離部件218、224和226的微笑區，如第12圖所示。
參照第1圖和第13～14圖，方法100包含方框116，其中在兩個相鄰覆層228之間形成介電鰭片230。在一些實施例中，介電鰭片230可以是多層結構。舉例來說，如第13圖所示，介電鰭片230包含第一膜230a和嵌在第一膜230a中的第二膜230b。介電鰭片230的頂表面暴露出第一膜230a和第二膜230b兩者。第一膜230a將第二膜230b與隔離部件（例如隔離部件226）和覆層228隔開。在一些實施例中，可以藉由進行沉積製程形成第一膜230a，例如化學氣相沉積製程、物理氣相沉積（physical vapor deposition，PVD）製程、原子層沉積（atomic layer deposition，ALD）製程或其他合適的沉積製程，並且可以包含氮化矽、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）或其他合適的材料。在一些實施例中，可以使用化學氣相沉積（CVD）、可流動式化學氣相沉積（FCVD）、原子層沉積、旋轉塗佈及/或其他合適的製程將第二膜230b沉積在工件200上，並且第二膜230b可以包含氧化矽、碳化矽、摻雜氟化物的矽酸鹽玻璃或其他合適的介電材料。在沉積第二膜230b之後，可以進行平坦化製程，例如化學機械研磨（CMP）製程，以平坦化工件200以移除多餘材料並暴露硬遮罩層209的頂表面。
在形成介電鰭片230之後，如第14圖所示，選擇性地凹蝕介電鰭片230，然後在凹陷的介電鰭片230上形成帽層232。如第14圖所示，帽層232的底表面與最頂部通道層208的頂表面大致共平面。換言之，凹陷的介電鰭片230的頂表面與鰭狀結構210a、210b之圖案化堆疊207的頂表面大致共平面。覆層228將帽層232與鰭狀結構210a、210b的側壁隔開。帽層232可以是高介電常數介電層並且可以包含氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋯鋁、氧化鉿、其他高介電常數材料或合適的介電材料。帽層232的沉積可以藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程及/或其他合適的製程。然後使用化學機械研磨製程將工件200平坦化以移除硬遮罩層209上的多餘帽層232。在本實施例中，帽層232被配置以隔離兩個相鄰的閘極結構（例如閘極結構250N和250P，如第18圖所示）。帽層232可以被稱為閘極隔離部件或閘極切割部件。
參照第1圖和第15～16圖，方法100包含方框120，其中在工件200上方形成虛設閘極堆疊234。如第15圖所示，在形成帽層232之後，蝕刻工件200以選擇性地移除硬遮罩層209和沿著硬遮罩層209的側壁延伸之覆層228的一部分，而大致不蝕刻帽層232或最頂部通道層208。在一些實施方式中，在方框120中採用的蝕刻製程可以包含選擇性乾式蝕刻製程。在一些實施方式中，蝕刻製程可以包含選擇性濕式蝕刻製程（例如對SiGe有選擇性），其包含氫氧化銨（NH 4OH）、氟化氫（HF）、過氧化氫（H 2O 2）或前述之組合。在蝕刻製程之後，覆層228和最頂部通道層208大致共平面。
如第16圖所示，然後在鰭狀結構210a、210b的通道區210C上方形成虛設閘極堆疊234。在本實施例中，採用閘極替換製程（或閘極後製（gate-last）製程），其中虛設閘極堆疊234作為功能性閘極結構的佔位元件。其他製程和配置是可能的。雖然未明確繪示，但虛設閘極堆疊234可以包含虛設介電層和設置在虛設介電層上方的虛設電極。在一些實施例中，虛設介電層可以包含氧化矽，並且虛設電極可以包含多晶矽（polysilicon）。在形成虛設閘極堆疊234之後，可以沿著虛設閘極堆疊234的側壁形成閘極間隔物（未繪示）。可以選擇用於閘極間隔物的介電材料以允許選擇性地移除閘極間隔物，而大致不損壞虛設閘極堆疊234。閘極間隔物可以包含氮化矽、氮碳氧化矽、氮碳化矽、氧化矽、碳氧化矽、碳化矽、氮氧化矽及/或前述之組合。
參照第1圖和第17圖，方法100包含方框120，其中在第一區200N和第二區200P中形成內間隔部件（未繪示）和磊晶源極/汲極部件。以虛設閘極堆疊234和閘極間隔物作為蝕刻遮罩，在鰭狀結構210a、210b的源極/汲極區210SD中非等向性地蝕刻工件200以形成源極/汲極開口（由源極/汲極部件）填充。方框120中的非等向性蝕刻可以包含乾式蝕刻製程並且可以實施氫氣、含氟氣體（例如CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6）、含氯氣體（例如Cl 2、CHCl 3、CCl 4及/或BCl 3）、含溴氣體（例如HBr及/或CHBr 3）、含碘氣體、其他合適的氣體及/或電漿、及/或前述之組合。源極/汲極開口不僅可以延伸穿過堆疊207，也可以延伸穿過基底202的一部分。在形成源極/汲極開口之後，選擇性且部分地凹蝕源極/汲極開口中暴露出的犧牲層206以形成內間隔凹槽（由內間隔部件填充，未繪示），而大致不蝕刻暴露出的通道層208。在一些實施例中，此選擇性凹蝕可以包含選擇性等向性蝕刻製程（例如選擇性乾式蝕刻製程或選擇性濕式蝕刻製程），並由蝕刻製程的持續時間控制犧牲層206凹陷的程度。在形成內間隔凹槽之後，然後使用化學氣相沉積或原子層沉積在工件200上方順應性地沉積內間隔材料層，包含在內間隔凹槽上方和內部。內間隔材料可以包含氮化矽、氮碳氧化矽、氮碳化矽、氧化矽、碳氧化矽、碳化矽或氮氧化矽。在沉積內間隔材料層之後，回蝕刻內間隔材料層以形成內間隔部件。
繼續參照第1圖和第17圖，在形成內間隔部件之後，在第一區200N中的源極/汲極開口中形成n型源極/汲極部件240N並在第二區200P中的源極/汲極開口中形成p型源極/汲極部件240P。n型源極/汲極部件240N和p型源極/汲極部件240P各自可以藉由使用磊晶製程從基底202的暴露的頂表面和通道層208的暴露的側壁磊晶並選擇性地形成，例如氣相磊晶（vapor phase epitaxy，VPE）、超高真空化學氣相沉積（ultrahigh-vacuum chemical vapor deposition，UHV-CVD）、分子束磊晶（molecular-beam epitaxy，MBE）及/或其他合適的製程。n型源極/汲極部件240N耦合至第一區200N中的通道層208並且可以包含矽、摻雜磷的矽、摻雜砷的矽、摻雜銻的矽或其他合適的材料，並且可以在磊晶製程期間藉由引入n型摻質（例如磷、砷或銻）進行原位（in-situ）摻雜、或者使用接面佈植（junction implant）製程進行非臨場式（ex-situ）摻雜。p型源極/汲極部件240P耦合至第二區200P中的通道層208並且可以包含鍺、摻雜鎵的矽鍺、摻雜硼的矽鍺或其他合適的材料，並且可以在磊晶製程期間藉由引入p型摻質（例如硼或鎵）進行原位摻雜，或者使用接面佈植製程進行非臨場式摻雜。如第17圖所示，微笑區218d環繞p型源極/汲極部件240P的第一部分，微笑區224d環繞n型源極/汲極部件240N的第二部分。由於微笑區224d高於微笑區218d，第一部分大於第二部分。
在形成源極/汲極部件240N和240P之後，可以進行進一步的製程。舉例來說，雖然未繪示，但可以在工件200上方沉積接觸蝕刻停止層（contact etch stop layer，CESL）和層間介電（interlayer dielectric，ILD）層。接觸蝕刻停止層可以包含氮化矽、氮氧化矽及/或其他合適的材料，並且可以藉由原子層沉積（ALD）、電漿輔助化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）製程及/或其他合適的沉積或氧化製程形成。接觸蝕刻停止層可以沉積在源極/汲極部件240N、240P的頂表面和閘極間隔物的側壁上。在沉積接觸蝕刻停止層之後，藉由電漿輔助化學氣相沉積製程或其他合適的沉積技術在工件200上方沉積層間介電層。層間介電層可以包含類似於介電層212的材料。
參照第1圖和第18圖，方法100包含方框120，其中虛設閘極堆疊234被功能閘極結構置換。舉例來說，可以進行蝕刻製程以選擇性地移除虛設閘極堆疊234，而大致不移除帽層232、最頂部通道層208、閘極間隔物、接觸蝕刻停止層或層間介電層。蝕刻製程可以包含任何合適的製程，例如乾式蝕刻製程、濕式蝕刻製程或前述之組合。在移除虛設閘極堆疊234之後，暴露出覆層228和最頂部通道層208。然後，可以進行另一蝕刻製程以選擇性地移除犧牲層206而大致不移除通道層208。在本實施例中，在此通道釋放製程中的蝕刻製程也移除覆層228，覆層228的組成與犧牲層206的組成類似或相同。在一些實施例中，在此通道釋放製程中的蝕刻製程包含一系列蝕刻製程，例如選擇性乾式蝕刻、選擇性濕式蝕刻或其他選擇性蝕刻製程。在一範例中，可以進行濕式蝕刻製程，其採用氧化劑，例如氫氧化銨（NH 4OH）、臭氧（O 3）、硝酸（HNO 3）、過氧化氫（H 2O 2）、其他合適的氧化劑、和以氟為主的蝕刻劑，例如氫氟酸（HF）、氟化銨（NH 4F）、其他合適的蝕刻劑或前述之組合，以選擇性地移除犧牲層206和覆層228。
在通道釋放製程之後，在工件200上方形成閘極結構250N以包覆環繞第一區200N中的每個通道構件208，並在工件200上方形成閘極結構250P以包覆環繞第二區200P中的每個通道構件208。閘極結構250N和閘極結構250P各自可以包含界面層。在一些實施例中，界面層可以包含氧化矽。然後，使用原子層沉積、化學氣相沉積及/或其他合適的方法在界面層上方沉積閘極介電層。閘極介電層可以包含高介電常數介電材料。如本文所使用的，高介電常數介電材料包含具有高介電常數的介電材料，例如大於熱氧化矽（～3.9）的介電常數。在一實施例中，閘極介電層可以包含氧化鉿。或者，閘極介電層可以包含其他高介電常數介電質，例如氧化鈦（TiO 2）、氧化鉿鋯（HfZrO）、氧化鉭（Ta 2O 5）、氧化鉿矽（HfSiO 4）、氧化鋯、氧化鋯矽（ZrSiO 2）、氧化鑭（La 2O 3）、氧化鋁（Al 2O 3）、氧化釔（Y 2O 3）、SrTiO 3（STO）、BaTiO 3（BTO）、BaZrO、氧化鉿鑭（HfLaO）、氧化鑭矽（LaSiO）、氧化鋁矽（AlSiO）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、(Ba,Sr)TiO 3（BST）、氮化矽（SiN）、氮氧化矽（SiON）、前述之組合或其他合適的材料。然後在閘極介電層上方沉積閘極電極層。閘極電極層可以是包含至少一功函數層和金屬填充層的多層結構。舉例來說，閘極堆疊450N可以包含n型功函數金屬層，例如Ti、Al、Ag、Mn、Zr、TiAl、TiAlC、TaC、TaCN、TaSiN、TaAl、TaAlC、TiAlN、其他n型功函數材料或前述之組合，並且閘極堆疊450P可以包含p型功函數金屬層，例如TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WCN、其他p型功函數材料或前述之組合。在各種實施例中，可以進行平坦化製程，例如化學機械研磨製程，以移除多餘的材料，直到暴露出帽層232。
參照第1圖和第18圖，方法100包含方框124，其中可以進行進一步的製程以完成半導體裝置200的製造。舉例來說，方法100也可以包含凹蝕閘極結構250N和閘極結構250P，在凹陷的閘極結構250N和凹陷的閘極結構250P上方形成介電蓋層。這樣進一步的製程也可以包含形成互連結構260，互連結構260被配置以連接各種部件以形成包含不同半導體裝置的功能電路。互連結構260可以包含多個層間介電（ILD）層和每個層間介電層中的多個金屬線、接觸導孔（vias）及/或電源導軌（power rails）。每個層間介電層中的金屬線、接觸導孔及/或電源導軌可以由金屬形成，例如鋁、鎢、釕或銅。
在上述實施例中，介電鰭片230和帽層232將閘極結構250N與閘極結構250P隔開。在一些其他實施方式中，為了形成不同的電路並實現不同的功能，如第19圖所示，閘極結構250N可以電耦合至閘極結構250P並且直接接觸閘極結構250P。在這種情況下，可以省略介電鰭片230和帽層232的形成。
本發明實施例中的一或多個實施例為半導體裝置及其形成提供許多益處，但並非用於限制。舉例來說，本發明實施例對n型裝置和p型裝置（例如全繞式閘極電晶體）提供具有不同隔離結構的半導體裝置。更具體地，用於n型全繞式閘極電晶體的隔離結構的微笑區的高度大於用於p型全繞式閘極電晶體的隔離結構的微笑區的高度。因此，可以減少n型全繞式閘極電晶體的漏電流，進而提高裝置性能。揭示方法的實施例可以容易地整合到用於製造全繞式閘極場效電晶體的現有製程和技術中。
本發明實施例提供許多不同的實施例。本文揭示半導體結構及其製造方法。在一例示性面向，本發明實施例關於一種方法。此方法包含接收工件，工件包含第一部分和第二部分，第一部分包含從基底突出的第一主動區，第二部分包含從基底突出的第二主動區。此方法也包含在工件上方沉積介電層以填充第一主動區和第二主動區之間的溝槽以及凹蝕介電層以在溝槽中形成隔離部件，隔離部件包含環繞第一主動區的底部的第一邊緣區、環繞第二主動區的底部的第二邊緣區、以及具有大致平坦的頂表面並在第一邊緣區和第二邊緣區之間延伸的中心區。第一邊緣區的高度小於第二邊緣區的高度。
在一些實施例中，凹蝕介電層以在溝槽中形成隔離部件可以包含在工件的第二部分上方形成第一圖案膜，進行第一蝕刻製程以凹蝕由第一圖案膜暴露之介電層的一部分，以在工件的第一部分中形成隔離部件的中心區的一部分和第一邊緣區，在工件的第一部分上方形成第二圖案膜，以及進行第二蝕刻製程以凹蝕由第二圖案膜暴露之介電層的另一部分，以在工件的第二部分中形成隔離部件的中心區的剩餘和第二邊緣區。在一些實施例中，第一蝕刻製程的蝕刻劑可以與第二蝕刻製程的蝕刻劑相同。在一些實施例中，在製程腔室中以第一壓力進行第一蝕刻製程，可以在製程腔室中以不同於第一壓力的第二壓力進行第二蝕刻製程。在一些實施例中，第二邊緣區的寬度可以大於第一邊緣區的寬度。在一些實施例中，此方法也可以包含凹蝕第一主動區的源極/汲極區以形成多個第一源極/汲極開口，凹蝕第二主動區的源極/汲極區以形成多個第二源極/汲極開口，以及在第一源極/汲極開口中形成多個p型源極/汲極部件並在第二源極/汲極開口中形成多個n型源極/汲極部件。在一些實施例中，第二邊緣區可以環繞n型源極/汲極部件的一部分。在一些實施例中，第一邊緣區的厚度可以大於中心區的厚度。在一些實施例中，第一主動區和第二主動區各自可以包含多個半導體層的垂直堆疊以及在半導體層的垂直堆疊正下方的基底的一部分，半導體層的垂直堆疊可以包含多個交替的通道層和犧牲層。在一些實施例中，此方法也可以包含選擇性地移除犧牲層，形成包覆環繞第一主動區中的通道層的第一金屬閘極結構，以及形成包覆環繞第二主動區中的通道層的第二金屬閘極結構，其中第一金屬閘極結構中的功函數層的組成可以不同於第二金屬閘極結構中的功函數層的組成。
在另一例示性面向，本發明實施例關於一種方法。此方法包含接收工件，工件包含在基底上方交替的第一半導體層和第二半導體層之垂直堆疊，將垂直堆疊和基底的一部分圖案化以形成第一鰭狀結構和第二鰭狀結構，其中第一鰭狀結構包含垂直堆疊的第一部分和在垂直堆疊的第一部分正下方的第一台面結構，第二鰭狀結構包含垂直堆疊的第二部分和在垂直堆疊的第二部分正下方的第二台面結構。此方法也包含在工件上方沉積介電層以填充第一鰭狀結構和第二鰭狀結構之間的溝槽，凹蝕介電層的第一部分以形成環繞第一鰭狀結構的底部的第一隔離部件，以及凹蝕介電層的第二部分以形成環繞第二鰭狀結構的底部的第二隔離部件，其中第二隔離部件的高度大於第一隔離部件的高度。
在一些實施例中，第二隔離部件可以大致覆蓋第二台面結構的側壁表面。在一些實施例中，凹蝕介電層的第一部分可以包含在第一壓力下在製程腔室中進行第一蝕刻製程，凹蝕介電層的第二部分包含在第二壓力下在製程腔室中進行第二蝕刻製程，其中第一壓力可以不同於第二壓力。在一些實施例中，第二隔離部件的高度與第一隔離部件的高度之比值可以為約2至約10。在一些實施例中，此方法也可以包含在第一鰭狀結構的源極/汲極區上方形成多個p型源極/汲極部件，以及在第二鰭狀結構的源極/汲極區上方形成多個n型源極/汲極部件，其中第二隔離部件可以環繞n型源極/汲極部件之一的側壁表面的一部分。在一些實施例中，此方法也可以包含選擇性地移除第一鰭狀結構和第二鰭狀結構中的第一半導體層以釋放第二半導體層分別作為第一台面結構上方的多個第一通道構件和第二台面結構上方的多個第二通道構件，以及形成包覆環繞每個第一通道構件的第一金屬閘極結構和包覆環繞每個第二通道構件的第二金屬閘極結構。
在又一個例示性面向，本發明實施例關於一種半導體結構。此半導體結構包含基底，基底包含第一台面結構和第二台面結構，在第一台面結構和第二台面結構之間延伸的隔離結構。隔離結構包含直接接觸第一台面結構的第一邊緣部分和直接接觸第二台面結構的第二邊緣部分。此半導體結構也包含在第一台面結構正上方的第一奈米結構垂直堆疊、在第二台面結構正上方的第二奈米結構垂直堆疊、耦合至第一奈米結構垂直堆疊的多個n型源極/汲極部件、耦合至第二奈米結構垂直堆疊的多個p型源極/汲極部件、包覆環繞第一奈米結構垂直堆疊的每個奈米結構之第一閘極結構、以及包覆環繞第二奈米結構垂直堆疊的每個奈米結構之第二閘極結構，其中第一邊緣部分的厚度大於第二邊緣部分的厚度。
在一些實施例中，第一邊緣部分可以部分地環繞n型源極/汲極部件。在一些實施例中，第一邊緣部分的厚度可以大致等於第一台面結構的厚度。在一些實施例中，第一邊緣部分的厚度與第二邊緣部分的厚度之比值可以為約2至約10。
以上概述數個實施例的部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的多個面向。本技術領域中具有通常知識者應該理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同的目的及/或優點。本技術領域中具有通常知識者也應該理解，此類等效的結構未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124:方框 200:工件 200N:第一區 200P:第二區 202:基底 204N:n型井 204P:p型井 205:部分 205a,205b:台面結構 206:犧牲層 207:垂直堆疊 208:通道層 209:硬遮罩層 210a,210a’,210b,210b’:鰭狀結構 210C:通道區 210SD:源極/汲極區 212,212a,212b:介電層 214:第一圖案膜 216:第一蝕刻製程 218,224,226:隔離部件 218A,218B,224A,224B:隔離結構 218c,224c:基座區 218d,224d:微笑區 220:第二圖案膜 222:第二蝕刻製程 224i:界面 228:覆層 230:介電鰭片 230a:第一膜 230b:第二膜 232:帽層 234:虛設閘極堆疊 240N:n型源極/汲極部件 240P:p型源極/汲極部件 250N,250P:閘極結構 260:互連結構 A-A,B-B:線 D1:距離 H1,H2,H3:高度 T1,T2:厚度 W1,W2:寬度 X,Y,Z:方向
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的面向。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖根據本發明實施例的各種實施例繪示製造半導體結構的例示性方法的流程圖。 第2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18和19圖根據本發明實施例的一或多個面向繪示在第1圖中的方法的各個製造階段期間之例示性工件的局部剖面圖及/或上視圖。
200:工件
200N:第一區
200P:第二區
202:基底
205a,205b:台面結構
208:通道層
218,224,226:隔離部件
230:介電鰭片
232:帽層
250N,250P:閘極結構
260:互連結構
X,Y,Z:方向

Claims (9)

  1. 一種半導體裝置的製造方法，包括：接收一工件，包括：一第一部分，包含從一基底突出的一第一主動區，以及一第二部分，包含從該基底突出的一第二主動區；在該工件上方沉積一介電層以填充該第一主動區和該第二主動區之間的一溝槽；以及凹蝕該介電層以在該溝槽中形成一隔離部件，該隔離部件包括環繞該第一主動區的底部的一第一邊緣區、環繞該第二主動區的底部的一第二邊緣區、以及具有大致平坦的頂表面並在該第一邊緣區和該第二邊緣區之間延伸的一中心區，其中該第一邊緣區的高度小於該第二邊緣區的高度，其中凹蝕該介電層包括：在一第一壓力下凹蝕該介電層的一第一部分以形成該第一邊緣區；以及在一第二壓力下凹蝕該介電層的一第二部分以形成該第二邊緣區，其中該第一壓力不同於該第二壓力。
  2. 如請求項1之半導體裝置的製造方法，其中凹蝕該介電層以在該溝槽中形成該隔離部件包括：在該工件的該第二部分上方形成一第一圖案膜；進行一第一蝕刻製程以凹蝕由該第一圖案膜暴露之該介電層的該第一部分，以在該工件的該第一部分中形成該隔離部件的該中心區的一部分和該第一邊緣區； 在該工件的該第一部分上方形成一第二圖案膜；以及進行一第二蝕刻製程以凹蝕由該第二圖案膜暴露之該介電層的該第二部分，以在該工件的該第二部分中形成該隔離部件的該中心區的剩餘和該第二邊緣區，其中該第一蝕刻製程的蝕刻劑與該第二蝕刻製程的蝕刻劑相同。
  3. 如請求項1或2之半導體裝置的製造方法，其中該第二邊緣區的寬度大於該第一邊緣區的寬度。
  4. 如請求項1或2之半導體裝置的製造方法，其中該第一邊緣區的厚度大於該中心區的厚度。
  5. 一種半導體裝置的製造方法，包括：接收一工件，該工件包括在一基底上方之交替的第一半導體層和第二半導體層的一垂直堆疊；將該垂直堆疊和該基底的一部分圖案化以形成一第一鰭狀結構和一第二鰭狀結構，該第一鰭狀結構包括該垂直堆疊的第一部分和在該垂直堆疊的該第一部分正下方的一第一台面結構，該第二鰭狀結構包括該垂直堆疊的第二部分和在該垂直堆疊的該第二部分正下方的一第二台面結構；在該工件上方沉積一介電層以填充該第一鰭狀結構和該第二鰭狀結構之間的一溝槽；在一第一壓力下凹蝕該介電層的第一部分以形成環繞該第一鰭狀結構的底部的一第一隔離部件；以及在一第二壓力下凹蝕該介電層的第二部分以形成環繞該第二鰭狀結構的底部的一第二隔離部件， 其中該第二隔離部件的高度大於該第一隔離部件的高度，其中該第一壓力不同於該第二壓力。
  6. 如請求項5之半導體裝置的製造方法，其中凹蝕該介電層的該第一部分包括在該第一壓力下在一製程腔室中進行一第一蝕刻製程，凹蝕該介電層的該第二部分包括在該第二壓力下在該製程腔室中進行一第二蝕刻製程。
  7. 一種半導體裝置，包括：一基底，包含一第一台面結構和一第二台面結構；一隔離結構，在該第一台面結構和該第二台面結構之間延伸，該隔離結構包括直接接觸該第一台面結構的一第一邊緣部分和直接接觸該第二台面結構的一第二邊緣部分；一第一奈米結構垂直堆疊，在該第一台面結構正上方；一第二奈米結構垂直堆疊，在該第二台面結構正上方；複數個n型源極/汲極部件，耦合至該第一奈米結構垂直堆疊；複數個p型源極/汲極部件，耦合至該第二奈米結構垂直堆疊；一第一閘極結構，包覆環繞該第一奈米結構垂直堆疊的每個奈米結構；以及一第二閘極結構，包覆環繞該第二奈米結構垂直堆疊的每個奈米結構，其中該第一邊緣部分的厚度大於該第二邊緣部分的厚度，其中該第一邊緣部分更部分地環繞該些n型源極/汲極部件。
  8. 如請求項7之半導體裝置，其中該第一邊緣部分的該厚度大致等於該第一台面結構的厚度。
  9. 如請求項7之半導體裝置，其中該第一邊緣部分的該厚度與第二邊緣部分的該厚度之比值為約2至約10。
TW111125871A 2021-07-16 2022-07-11 半導體裝置及其製造方法 TWI812339B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163222771P 2021-07-16 2021-07-16
US63/222,771 2021-07-16
US17/752,577 2022-05-24
US17/752,577 US20230019386A1 (en) 2021-07-16 2022-05-24 Isolation Features For Semiconductor Devices And Methods Of Fabricating The Same

Publications (2)

Publication Number Publication Date
TW202306029A TW202306029A (zh) 2023-02-01
TWI812339B true TWI812339B (zh) 2023-08-11

Family

ID=84314829

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111125871A TWI812339B (zh) 2021-07-16 2022-07-11 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20230019386A1 (zh)
CN (1) CN218004857U (zh)
TW (1) TWI812339B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201539762A (zh) * 2014-03-27 2015-10-16 Intel Corp 用於半導體裝置之限制的磊晶區域和製造具有限制的磊晶區域之半導體裝置的方法
TW202046500A (zh) * 2019-06-14 2020-12-16 台灣積體電路製造股份有限公司 半導體裝置
TW202117859A (zh) * 2019-10-30 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置
TW202121538A (zh) * 2019-09-26 2021-06-01 台灣積體電路製造股份有限公司 半導體裝置之製造方法
TW202123324A (zh) * 2019-10-29 2021-06-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201539762A (zh) * 2014-03-27 2015-10-16 Intel Corp 用於半導體裝置之限制的磊晶區域和製造具有限制的磊晶區域之半導體裝置的方法
TW202046500A (zh) * 2019-06-14 2020-12-16 台灣積體電路製造股份有限公司 半導體裝置
TW202121538A (zh) * 2019-09-26 2021-06-01 台灣積體電路製造股份有限公司 半導體裝置之製造方法
TW202123324A (zh) * 2019-10-29 2021-06-16 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW202117859A (zh) * 2019-10-30 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置

Also Published As

Publication number Publication date
CN218004857U (zh) 2022-12-09
TW202306029A (zh) 2023-02-01
US20230019386A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
US11855151B2 (en) Multi-gate device and method of fabrication thereof
TWI791855B (zh) 半導體裝置及其製造方法和多閘極半導體裝置
TW201729340A (zh) 多重閘極裝置
TWI786608B (zh) 半導體裝置及其製造方法
US11908942B2 (en) Transistors having nanostructures
TW202111947A (zh) 半導體裝置
TWI824237B (zh) 半導體裝置及其形成方法
US11855214B2 (en) Inner spacers for gate-all-around semiconductor devices
US11404417B2 (en) Low leakage device
US11855224B2 (en) Leakage prevention structure and method
TWI792456B (zh) 半導體裝置及其形成方法
TW202228245A (zh) 半導體結構
US20240006513A1 (en) Multi-Gate Transistor Structure
TWI792307B (zh) 半導體結構與其裝置及半導體裝置的形成方法
US11195937B2 (en) Multi-gate transistor structure
TWI804188B (zh) 半導體裝置及其製造方法
TWI812339B (zh) 半導體裝置及其製造方法
TW202145570A (zh) 半導體裝置
TW202221928A (zh) 半導體元件
TW202305896A (zh) 半導體裝置的製造方法
TW202343842A (zh) 半導體結構及其形成方法