TW202228245A - 半導體結構 - Google Patents

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TW202228245A
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dielectric
apt
punch
channel
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TW110135500A
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鄭嶸健
江國誠
朱熙甯
陳冠霖
王志豪
程冠倫
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台灣積體電路製造股份有限公司
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Abstract

本揭露提出半導體結構及其製造方法。一示例性的半導體結構包括第一基座部分和第二基座部分,設置在前述第一基座部分和前述第二基座部分之間的一隔離部件,位於前述之隔離部件上方的一中心介電鰭片,位於前述之第一基座部分上方的一第一抗穿通部件,位於前述之第二基座部分上方的一第二抗穿通部件,位於前述第一抗穿通部件上方的第一通道構件堆疊,以及位於前述第一基座部分上方的第二通道構件堆疊。前述之中心介電鰭片係設置在前述第一通道構件堆疊和前述第二通道構件堆疊之間,並且設置在前述第一抗穿通部件和前述第二抗穿通部件之間。

Description

半導體結構
本發明實施例內容是有關於一種半導體結構及其製造方法,特別是有關於一種具有腔體的半導體結構及其製造方法,此腔體可以將通道構件與連接到塊體基底的基座部分相隔開來,以減少漏電流。
半導體積體電路(ICs)工業經歷了指數級的成長。積體電路材料和設計方面的技術進步已經產生了許多世代的積體電路,其中每一世代都比前一世代具有更小、更複雜的電路。在積體電路發展過程中,通常增加了功能密度(即,每個晶片區域的互連裝置的數量),而縮減了幾何尺寸(即,在製程中可以產生的最小部件(或線)。此種按比例縮減尺寸的製程通常可提高生產效率和降低相關成本而提供好處。此種按比例縮小也增加了處理和製造積體電路的複雜性。
例如,隨著積體電路(IC)技術朝著更小的技術節點發展,已經引入了多閘極裝置(multi-gate devices),以藉由增加閘極-通道耦合(gate-channel coupling)、減小關閉狀態的電流和減少短通道效應(short-channel effects,SCE)來改善閘極控制。一個多閘極裝置通常是指具有設置在通道區域一側以上的一閘極結構或閘極結構的一部分的一種裝置。鰭式場效電晶體(FinFETs)和多橋通道(multi-bridge-channel,MBC)電晶體是多閘極裝置的示例,這些裝置已經成為高性能表現和低漏電流應用的受重視和有前景的候選裝置。一個鰭式場效電晶體(FinFET)具有一抬升通道(elevated channel),且此抬升通道的超過一側係被一閘極包裹(例如,閘極包裹了自一基底延伸而來的半導體材料之「鰭片」的頂部和側壁)。一個多橋通道(MBC)電晶體具有可以部分或全部圍繞著一通道區域延伸的一閘極結構,以提供對通道區域的兩側或更多側的存取。由於多橋通道(MBC)電晶體的閘極結構圍繞通道區域,因此多橋通道(MBC)電晶體也可以稱為環繞式閘極電晶體(surrounding gate transistor,SGT)或全繞式閘極(gate-all-around,GAA)電晶體。
多橋通道(MBC)電晶體的一通道包括多個通道構件,這些通道構件是由從基底升起的一鰭狀結構所形成。由於鰭狀結構具有與基底連接的基座部分(base portion),因此基座部分可能會為漏電流提供路徑。雖然現有的多橋通道(MBC)電晶體結構通常足以滿足其預期目的,但是它們並不是在所有方面都令人滿意。
本發明的一些實施例提供一種半導體結構。此半導體結構包括一第一基座部分(first base portion)和一第二基座部分(second base portion),以及設置在前述第一基座部分和前述第二基座部分之間的一隔離部件(isolation feature)。在一些實施例中,此半導體裝置還包括位於前述之隔離部件上方的一中心介電鰭片(center dielectric fin)。在一些實施例中,此半導體裝置還包括位於前述之第一基座部分上方的一第一抗穿通(APT)部件,以及位於前述之第二基座部分上方的一第二抗穿通(APT)部件。在一些實施例中,此半導體裝置還包括位於前述第一抗穿通(APT)部件上方的第一通道構件堆疊(first stack of channel members),以及位於前述第一基座部分上方的第二通道構件堆疊(second stack of channel members)。在一些實施例中,前述之中心介電鰭片係設置在前述第一通道構件堆疊和前述第二通道構件堆疊之間,以及設置在前述第一抗穿通(APT)部件和前述第二抗穿通(APT)部件之間。
本發明的一些實施例又提供一種半導體結構。此半導體結構包括一第一基座部分(first base portion)和一第二基座部分(second base portion)。在一些實施例中,此半導體結構還包括設置在前述第一基座部分和前述第二基座部分之間的一隔離部件(isolation feature)。在一些實施例中,此半導體結構還包括位於前述隔離部上方的一中心介電鰭片(center dielectric fin)。在一些實施例中,此半導體結構還包括位於前述第一基座部分上方的一第一抗穿通(APT)部件,以及位於前述第二基座部分上方的一第二抗穿通(APT)部件。在一些實施例中,此半導體結構還包括位於前述第一抗穿通(APT)部件上方的一第一源極/汲極部件(first source/drain feature),以及位於前述第二抗穿通(APT)部件上方的一第二源極/汲極部件(second source/drain feature)。在一些實施例中,前述中心介電鰭片係設置在前述第一源極/汲極部件和前述第二源極/汲極部件之間,且前述中心介電鰭片亦設置在前述第一抗穿通(APT)部件和前述第二抗穿通(APT)部件之間。
本發明的一些實施例提供一種半導體結構的製造方法。此半導體結構的製造方法包括在一基底上方沉積一底部犧牲層(bottom sacrificial layer),以及在前述之底部犧牲層上方沉積一摻雜矽層(doped silicon layer)。在一些實施例中,此半導體結構的製造方法還包括在前述之摻雜矽層上方形成一堆疊,其中前述之堆疊係包括複數個犧牲層(sacrificial layers)以及與此些犧牲層交錯設置的複數個通道層(channel layers)。在一些實施例中,此半導體結構的製造方法還包括在前述之堆疊上方沉積一頂部犧牲層(top sacrificial layer)。在一些實施例中,此半導體結構的製造方法還包括對前述之頂部犧牲層、前述之堆疊、前述之摻雜矽層、前述之底部犧牲層和前述之基底的一部分進行圖案化,以形成一第一鰭狀結構(first fin-shaped structure)和一第二鰭狀結構(second fin-shaped structure)。在一些實施例中,此半導體結構的製造方法還包括在前述之第一鰭狀結構和前述之第二鰭狀結構之間形成一中心介電鰭片(center dielectric fin)。在一些實施例中,此半導體結構的製造方法還包括在前述之中心介電鰭片上形成一頭盔層(helmet layer)。在一些實施例中,此半導體結構的製造方法更包括自第一鰭狀結構和第二鰭狀結構選擇性的去除前述之頂部犧牲層。
以下內容提供了很多不同的實施例或範例,用於實現本發明實施例的不同部件。組件和配置的具體範例描述如下,以簡化本發明實施例。當然,這些僅僅是範例,並非用以限定本發明實施例。舉例來說,敘述中若提及一第一特徵部件形成於一第二特徵部件之上方或位於其上,可能包含上述第一和第二特徵部件直接接觸的實施例,也可能包含額外的特徵部件形成於上述第一特徵和上述第二特徵部件之間,使得第一和第二特徵部件不直接接觸的實施例。另外,本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的,其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者,文中可能使用空間上的相關用語,例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」及其他類似的用語,以便描述如圖所示之一個元件或部件與其他的元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外,也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位),則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
再者,當使用「約」、「大約」、或類似的用語來描述一個數值或一個數值範圍時,除非有另外指明,則此用語是用於涵蓋在一合理範圍的數值,且此範圍考量到本領域的普通技術人員所能理解的在製程期間所產生的固有的變化。例如,基於製造與此數值相關聯的部件的已知製造公差,此數值或數值範圍係涵蓋了包括所述數值的一合理範圍,例如在所述數值的+/–10%以內。例如,厚度為「約5nm」的一材料層可包含的厚度尺寸範圍為4.25 nm至5.75 nm,其中本領域的普通技術人員已知與沉積此材料層相關的製造公差為+/–15%。再者,本揭露可能在不同示例中重複元件符號及/或字母。此些重複是為了簡化和清楚的目的,其本身並非代表所討論各種實施例及/或配置之間具有特定關係。
本揭露大致上係關於減少塊體漏電流的隔離​​結構(isolation structures),並且特別是關於用以將主動區與塊體基底(bulk substrate)隔離的一含有間隙的結構(gap-containing structure)。
為了改善驅動電流以滿足設計需求,多橋通道(MBC)電晶體可能包括薄而寬的奈米級通道構件。這種多橋通道(MBC)電晶體也可稱為奈米片電晶體。雖然奈米片電晶體能夠提供令人滿意的驅動電流和通道控制,但它們更寬的奈米片通道構件可能會使縮小單元尺寸變得具有挑戰性。在一些示例結構中,可以實施魚骨狀結構(fish-bone structures)或叉板狀結構(fork-sheet structures)以縮小單元尺寸。在魚骨狀結構或叉板狀結構中,相鄰的通道構件的堆疊可以被介電鰭片(或混合鰭片)分開。不管是魚骨狀結構還是叉板狀結構,通道構件和基座部分(base portion)之間極為接近可能導致穿過塊體基底的漏電流。
本揭露發明提供一種隔離結構,以將通道構件與塊體基底垂直的隔離開來,以減少塊體漏電流。根據本揭露的半導體結構包括從一基底突起的第一基座部分(first base portion)和第二基座部分(second base portion)。隔離部件設置在第一基座部分和第二基座部分之間。中心介電鰭片(center dielectric fin)設置在隔離部件的上方。一第一抗穿通(anti-punch-through,APT)部件在第一基座部分的上方,一第二抗穿通(APT)部件在第二基座部分的上方。第一堆疊通道構件(first stack of channel members)設置在第一抗穿通(APT)部件的上方,且第二堆疊通道構件設置在第二抗穿通(APT)部件的上方。中心介電鰭片設置在第一抗穿通(APT)部件和第二抗穿通(APT)部件之間,以及設置在第一堆疊通道構件和第二堆疊通道構件之間。一第一腔體(first cavity)設置在第一基座部分和第一抗穿通(APT)部件之間。一第二腔體(second cavity)設置在第二基座部分和第二抗穿通(APT)部件之間。第一腔體、第一抗穿通(APT)部件、第二腔體以及第二抗穿通(APT)部件係將通道構件與基座部分隔離,以減少或消除塊體漏電流。
現在將參考附圖更詳細地描述本揭露的各個方面。第1A圖和第1B圖共同的示出了形成半導體裝置的方法100的流程圖。方法100 僅是一個示例,並不旨在將本揭露內容限制在方法 100 所明確敘述的內容之中。可以在方法 100 的之前、期間和之後提供額外的步驟,並且在這些方法的其他實施例中可以替代、消除或移動所描述的一些步驟。為了簡單說明,本文並未詳細描述所有步驟。下面結合第2-27圖描述方法100,其示出了根據方法100的實施例在不同製造階段的工件200的局部剖面示意圖。因為半導體裝置將由工件200形成,所以根據上下文需要,工件200也可以被稱為半導體裝置200。儘管在圖中示出了包括魚骨狀電晶體或叉板狀電晶體的實施例,但是本揭露不限於此,並且可以適用於其他多閘極裝置,例如多橋通道(MBC)或鰭式場效電晶體(FinFET)。在第2-27圖中,X方向、Y方向、Z方向相互垂直,並且在圖中一致的使用。此外,本揭露的內容中,相似的附圖標記用於表示相似的部件。
參照第1A圖和第2圖,方法100包括設置一工件200的步驟102。如第2圖所示,工件200包括一基底202和設置在基底202上的一堆疊204。在一個實施例中,基底202可以是矽(Si)基底。在一些其他實施例中,基底202可以包括其他半導體材料,例如鍺(Ge)、矽鍺(SiGe)、或三五族(III-V)半導體材料。III-V半導體材料的示例可包括砷化鎵(GaAs)、磷化銦(InP)、磷化鎵(GaP)、氮化鎵(GaN)、磷化砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、磷化鎵銦(GaInP) 和砷化銦鎵 (InGaAs)。基底202可以包括多個n型井區和多個p型井區。p型井區可以摻雜有p型摻摻質(即,硼)。n型井區可以摻雜有n型摻質(即,磷或砷)。
在第2圖所示的一些實施例中,堆疊204可以包括位於基底202上方的一底部犧牲層(bottom sacrificial layer)206B、位於底部犧牲層206B上方的抗穿通(APT)層208B、位於底部犧牲層206B上方的交替的通道層(channel layers)208和犧牲層(sacrificial layers)206,以及位於犧牲層206和通道層208上方的一頂部犧牲層(top sacrificial layer)206T。底部犧牲層206B、抗穿通(APT)層208B、頂部犧牲層 206T、犧牲層 206 和通道層208可以使用磊晶製程沉積。示例性的磊晶製程可以包括氣相磊晶(vapor-phase epitaxy,VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD)、分子束磊晶(molecular beam epitaxy,MBE)、以及/或其他合適的製程。通道層208和犧牲層206可以具有不同的半導體組成。在一些實施方式中,通道層208由矽(Si)形成,且犧牲層206由矽鍺(SiGe)形成。犧牲層206中的額外的鍺含量可以允許選擇性的去除犧牲層206或下凹犧牲層206,而不會對通道層208造成基本上的損壞。犧牲層206和通道層208輪流設置,使得犧牲層206與通道層208交錯。第2圖示出了三(3)層的犧牲層206和三(3)層的通道層208交替且垂直的設置,此僅用於說明目的,並不旨在限制在權利要求中具體記載的範圍。前述材料層的層數取決於半導體裝置200所需的通道構件208的數目。在一些實施例中,通道層208的數目在1到6之間。底部犧牲層206B可以由矽鍺(SiGe)形成。與犧牲層206不同,底部犧牲層206B的鍺含量可以低於犧牲層206的鍺含量。在一些實施例中,犧牲層206的鍺含量可介於約20%至約30%之間,底部犧牲層206B的鍺含量可以是犧牲層206的鍺含量的大約80%至大約90%之間。在一些情況下,底部犧牲層206B的鍺含量可以在大約16%至大約27%之間。底部犧牲層206B的較小鍺含量可允許在基本上不損壞底部犧牲層206B的情況下,選擇性的去除犧牲層206。底部犧牲層206B沿著Z方向係比各個犧牲層206更厚。如下文將描述的,底部犧牲層206B的去除可以形成一個足夠大而不會被第一介電層264(first dielectric layer)和襯層(liner)266填滿的腔體(cavity)。在一些情況下,每個犧牲層206可以具有大約4nm至大約15nm之間的厚度,而底部犧牲層206B可以具有大約8nm至大約30nm之間的厚度。
抗穿通(APT)層208B可以包括矽(Si),並且可以摻雜有導電類型不同於期望形成的多橋通道(MBC)電晶體的導電類型的摻質。例如,當期望形成p型的多橋通道(MBC)電晶體時,抗穿通層208B可以摻雜有n型摻質,例如磷或砷。當期望形成n型MBC電晶體時,抗穿通層208B可以摻雜有p型摻質,例如硼或二氟化硼(BF 2)。抗穿通層208B的沉積之後可以是進行一活化步驟,此活化步驟可以包括退火。在活化之後,抗穿通層208B中摻質的激活濃度可以大於1x10 18原子/cm 3,例如摻質的激活濃度在大約1x10 18原子/cm 3至大約5x10 20原子/cm 3之間。抗穿通層208B並非形成於一通道構件中。據此,抗穿通層208B中的相反摻雜(具有與源極/汲極部件中的摻質導電類型不同的摻質導電類型)係用於使得由抗穿通層208B形成的抗穿通構件(APT member)2080B(將在下文中描述)失效。抗穿通層208B中的活化濃度可以通過能量色散X射線光譜(energy dispersive X-Ray spectroscopy,EDS)檢測。抗穿通層208B沿著Z方向可以比各個通道層208來得更厚。如下文將描述的,抗穿通層208B的較大厚度係使得抗穿通層208B在鰭狀結構212的源極/汲極區域下凹期間可以經受蝕刻。在一些極端情況下,如果後續蝕刻製程是更具選擇性的並且可以對抗穿通層208B造成較少的附帶損害,則抗穿通層208B和通道層208可以具有相同的厚度。在一些情況下,各個通道層208的厚度可介於大約8nm至大約20nm之間,而抗穿通層208B可具有介於大約8nm至大約30nm之間的厚度。
與犧牲層206一樣,頂部犧牲層206T可以由矽鍺(SiGe)形成。在一些情況下,犧牲層206和頂部犧牲層206T的組成基本上相同。頂部犧牲層206T可以比其他犧牲層206厚,並且起到保護堆疊204在製造過程期間免於受到損壞的作用。在一些情況下,頂部犧牲層206T的厚度可介於大約20nm至大約40nm之間,而犧牲層206的厚度可介於大約4nm至大約15nm之間。
參照第1A圖和第3圖,方法100包括步驟104,其中堆疊204和基底202被圖案化,以形成由一中心溝槽(center trench)211C和多個分隔溝槽(separation trenches)211分開的多個鰭狀結構212。為了對堆疊204和基底202圖案化,鰭片頂部硬遮罩層(fin-top hard mask layer)210沉積在頂部犧牲層206T的上方。然後,鰭片頂部硬遮罩層210被圖案化,以作為一蝕刻遮罩以對於堆疊204和基底202的一部分進行圖案化。在一些實施例中,鰭片頂部硬遮罩層210可以使用化學氣相沉積(CVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積 (atomic layer deposition,ALD)、電漿輔助原子層沉積(PEALD)、或是合適的沉積方法。鰭片頂部硬遮罩層210可以是單層或多層。當鰭片頂部硬遮罩層210為多層時,鰭片頂部硬遮罩層210可以包括一襯墊氧化物(pad oxide)和襯墊氮化物層(pad nitride layer)。在其他實施例中,鰭片頂部硬遮罩層210是單層並且由矽(Si)形成。鰭狀結構212可以使用合適的製程來圖案化,包括雙重圖案化(double-patterning)或多重圖案化 (multi-patterning)製程。一般而言,雙重圖案化或多重圖案化製程是結合了光學微影及自對準製程,得以使形成的圖案的節距(pitch)小於使用單一、直接的光學微影製程所能得到的節距。例如,在一個實施例中,材料層形成在基底上方並使用一光學微影製程進行圖案化。使用一自對準製程在圖案化的材料層旁邊形成間隔物(spacers)。之後去除材料層,然後可以使用留下的間隔物或芯軸(mandrels)來對鰭片頂部硬遮罩層210進行圖案化,然後可以使用圖案化的鰭片頂部硬遮罩層210作為一蝕刻遮罩,以對堆疊204和基底202進行蝕刻而形成鰭狀結構212。上述蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)、以及/或其他合適的製程。
如第3圖所示,各個鰭狀結構212包括由基底202的一部分形成的基座部分212B和由堆疊204形成的頂部212T。頂部212T設置在基座部分212B的上方。鰭狀結構212自基底202沿著Y方向縱向延伸並沿著Z方向垂直延伸。沿著X方向,第3圖中的兩個鰭狀結構212係以中心溝槽211C彼此隔開,而它們通過分隔溝槽 211與其他相鄰的鰭狀結構分隔開。沿著X方向,分隔溝槽211的寬度大於中心溝槽211C的寬度。在一些實施例中,中心溝槽211C的寬度在大約10nm至大約20nm之間,且分隔溝槽211的寬度在大約20nm至大約40nm之間。在一些實施方式中,分隔溝槽211設置在n型井區和p型井區的接面的上方,也因此可以被稱為接面溝槽(junction trenches)211。在那些實施方式中,分隔溝槽211的更大寬度可用來分隔不同導電類型的裝置。
參照第1A圖和第4圖,方法100包括步驟106,其在中心溝槽211C和分隔溝槽211中形成隔離部件214。隔離部件214可以被稱為淺溝槽隔離(shallow trench isolation,STI)部件214。在形成這些隔離部件214的一示例製程中,在工件200上方沉積一介電材料,以填充中心溝槽211C和分隔溝槽211。在一些實施例中,介電材料可以是四乙氧基矽烷(tetraethylorthosilicate,TEOS)氧化物、未摻雜的矽酸鹽玻璃(un-doped silicate glass)或是例如矽酸硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、熔融石英玻璃(phosphosilicate glass,FSG)、磷矽玻璃(phospho-silicate glass,PSG)、硼矽玻璃(boro-silicate glass,BSG)之類的摻雜矽氧化物的材料、以及/或其他合適的介電材料。在各種實例中,在步驟106中,介電材料可以由流動式化學氣相沉積(flowable CVD,FCVD)、旋轉塗佈、以及/或其它合適的製程來沉積。然後,例如通過化學機械研磨(CMP)製程對所沉積的介電材料進行減薄和平坦化,直到暴露出頂部犧牲層206T。在平坦化之後,對所沉積的介電材料進行回蝕刻,直到鰭狀結構212的頂部212T上升到高於前述之隔離部件214為止。在一些實施例中,基座部分的一部分212B也可以上升到高於前述的隔離部件214。此時,基座部分212B或是其大致的部分是被隔離部件214所包圍。根據一些實施例,這些隔離部件214縮減了中心溝槽211C和分隔溝槽211的深度。
參照第1A圖和第5圖,方法100包括步驟108,其中係形成一中心介電鰭片(center dielectric fin)219。為了形成中心介電鰭片219,第一層216和第二層218係順應性的沉積在工件200上方,包括沉積在中心溝槽211C和分隔溝槽211中。第一層216 可以使用化學氣相沉積(CVD)、原子層沉積(atomic layer deposition,ALD)、或者合適的方法。第一層216襯裡的位於中心溝槽211C和分隔溝槽211的側壁和底表面上。然後,使用化學氣相沉積(CVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)、以及/或其他合適的製程,將第二層218順應性的沉積在第一層216上。在一些情況下,第二層218的介電常數小於第一層216的介電常數。第一層216可以包括氮化矽、碳化矽、碳氮化矽、碳氮氧化矽、氮化鋁、氮氧化鋁、氮化鋯、氮氧化矽、或合適的介電材料。在一個實施例中,第一層216包括碳氮氧化矽。第二層218可以包括氧化矽或一合適的介電材料。在一實施例中,第二層218包括氧化矽。共形沉積的第一層216和第二層218被回蝕刻,以暴露出頂部犧牲層206T。由於負載效應(loading effect),在較寬的分隔溝槽211中沉積的第一層216和第二層218通過回蝕刻製程被去除,而較窄的中心溝槽211C中沉積的第一層216和第二層218則留下而成為中心介電鰭片219。在一些實施例中,第一層216和第二層218可以在一乾式蝕刻製程進行回蝕刻,前述乾式蝕刻製程可使用氧氣、氮氣、含氟氣體(fluorine-containing gas)(例如CF 4、SF 6、CH 2F 2、CHF 3以及/或C 2F 6)、一含氯氣體(chlorine-containing gas)(例如Cl 2、CHCl 3、CCl 4以及/或BCl 3)、一含溴氣體(bromine-containing gas)(例如HBr以及/或CHBr 3)、含碘氣體、其他合適的氣體以及/或電漿,以及/或前述之組合。在一些實施方式中,前述之回蝕刻製程可以包括直接應用於第二層218的第一階段(first stage)和直接應用於第一層216的第二階段(second stage)。如第5圖所示,在回蝕刻結束時,隔離部件214係暴露在分隔溝槽211中。
參照第1A圖和第6圖,方法100包括步驟110,其中是在鰭狀結構212的上方形成一包覆層(cladding layer)220。隨著分隔溝槽211暴露,包覆層220係沉積在工件200的上方,包括沉積在分隔溝槽211的側壁的上方。在一些實施例中,包覆層220可以具有類似於犧牲層206或頂部犧牲層206T的組成。在一個示例中,包覆層220可以由矽鍺(SiGe)形成。包覆層220與犧牲層206或頂部犧牲層206T的相同組成,可允許在後續製程中選擇性地同時去除犧牲層206和包覆層220。在一些實施例中,包覆層220可以使用氣相磊晶(VPE)或是分子束磊晶(MBE)以共形的和磊晶的生長。如第6圖所示,包覆層220選擇性地設置在分隔溝槽211中暴露的側壁表面上,但是不設置在隔離部件214或中心介電鰭219上。在包覆層220沉積之後,進行一回蝕刻製程以去除位於頂部犧牲層206T和中心介電鰭片219的上方的包覆層220。
參照第1A圖和第7圖,方法100包括步驟112,其中係形成分隔介電鰭片(separation dielectric fins)225。為了形成分隔介電鰭片225,在分隔溝槽211中係順應性的沉積一第三層222和一第四層224。第三層222的組成和形成可以與第一層216的組成和形成類似。 第四層224可以包括四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃、或是摻雜的氧化矽例如硼磷矽酸鹽玻璃 (BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃 (BSG)、以及/或其他合適的介電材料。在一些情況下,第四層224可以包括氧化矽。在一些實施例中,第四層224可以通過流動式化學氣相沉積(FCVD)、旋轉塗佈、以及/或其它合適的製程來沉積。在一個實施例中,可以使用流動式化學氣相沉積(FCVD)沉積第四層224。在沉積第三層222和第四層224之後,使用化學機械研磨(CMP)製程平坦化工件200,以暴露出頂部犧牲層206T。分隔溝槽 211中平坦化的第三層222和第四層224可以統稱為分隔介電鰭片225。
參照第1A圖和第8圖,方法100包括步驟114,其中在各個中心介電鰭片219和分隔介電鰭片225的上方形成一頭盔層(helmet layer)228。在步驟114中,中心介電鰭片219和分隔介電鰭片225被選擇性的回蝕刻以形成凹槽(recesses),並且頭盔層228被沉積在這些凹槽中。在一些實施例中,可以使用乾式蝕刻製程來進行選擇性的回蝕刻,前述乾式蝕刻製程可以包括氧氣(O 2)、氮氣(N 2)、含氟氣體(例如CF 4、SF 6、CH 2F 2、CHF 3以及/或C 2F 6)、含氯氣體(例如Cl 2、CHCl 3、CCl 4以及/或BCl 3)、含溴氣體(例如HBr以及/或CHBr 3)、含碘氣體、其他合適的氣體以及/或電漿,以及/或前述之組合。頭盔層228可以包括氧化鋁、氧化鋯、鋯鋁氧化物、鉿氧化物、其他金屬氧化物、或前述材料之組合。在一個實施例中,頭盔層228可以包括氧化鉿。在一些實施例中,可以使用化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、以及/或其他合適的沉積技術,來進行頭盔層228的沉積。在沉積頭盔層228之後,使用化學機械研磨(CMP)製程平坦化工件200,以去除在包覆層220上和頂部犧牲層206T上的過量的頭盔層228。
參照第1A圖和第9圖,方法100包括步驟116,其中頂部犧牲層206T係自鰭狀結構212去除。在步驟116中,對工件200進行蝕刻,以選擇性的去除包覆層220和頂部犧牲層206T的一部分,以暴露出最頂部的通道層(topmost channel layer)208,但基本上不會對頭盔層228造成損壞。由於頂部犧牲層206T和包覆層220係由矽鍺(SiGe)所形成,所以步驟116中的蝕刻製程可以對矽鍺(SiGe)具有選擇性。在一些情況下,可以使用一選擇性的濕式蝕刻製程來蝕刻包覆層220和頂部犧牲層206T,前述選擇性的濕式蝕刻製程係包括氫氧化銨(ammonium hydroxide,NH 4OH)、氟化氫(hydrogen fluoride,HF)、過氧化氫(hydrogen peroxide,H 2O 2),或前述之組合。如第9圖所示,在去除頂部犧牲層206T和蝕刻包覆層220之後,中心介電鰭片219和分隔介電鰭片片225係上升到最頂部通道層208的上方。
參照第1A圖、第10圖和第11圖,方法100包括步驟118,其中在鰭狀結構212的通道區域的上方形成一虛置閘極堆疊(dummy gate stack)240。在一些實施例中,是採用一閘極替換製程(或閘極後製製程(gate-last process)),其中虛置閘極堆疊240係作為一功能性閘極結構的佔位符。而其他的製程和配置方式也是可能的。如第10圖所示,虛置閘極堆疊240包括一虛置介電層(dummy dielectric layer)236和設置在虛置介電層236上方的一虛置電極(dummy electrode)238。為了圖案化的目的,可在虛置閘極堆疊240的上方沉積一閘極頂部硬遮罩(gate top hard mask)246。閘極頂部硬遮罩246可以是多層,並且包括一氮化矽遮罩層242和在氮化矽遮罩層242上方的一氧化矽遮罩層244。鰭狀結構212的位於虛置閘極堆疊240下方的區域可以稱為通道區域(channel regions)。在源極/汲極的形成中,鰭狀結構212中的每個通道區域係設置在兩個源極/汲極區域之間。在一示例性的製程中,通過化學氣相沉積(CVD),以在工件200的上方全面的沉積虛置介電層236。然後,用於形成虛置電極238的一半導體層被毯覆式的沉積在虛置介電層236的上方。然後,使用一光學微影製程(photolithography processes),以對虛置介電層236和用於形成虛置電極238的半導體層進行圖案化,以形成虛置閘極堆疊240。在一些實施例中,虛置介電層236可以包括氧化矽,且虛置電極238可以包括結晶的矽(多晶矽)。
參照第11圖,在步驟118中,沿著虛置閘極堆疊240的側壁形成至少一閘極間隔物(gate spacer)248。前述之至少一閘極間隔物248可以選擇得以選擇性的去除虛置閘極堆疊240的介電材料。合適的介電材料可以包括氮化矽、碳氮氧化矽、碳氮化矽、氧化矽、碳氧化矽、碳化矽、氮氧化矽、以及/或前述材料之組合。在一示例性的製程中,可以使用化學氣相沉積(CVD)、次大氣壓化學氣相沉積(subatmospheric CVD,SACVD)或原子層沉積(ALD),以在工件的200上方順應性地沉積至少一個閘極間隔物248。
參照第1A圖和第11圖,方法100包括步驟120,其中係將前述之鰭狀結構212的源極/汲極區域下凹,以形成源極/汲極凹槽(source/drain recesses)250。虛置閘極堆疊240和前述至少一個閘極間隔物248作為一蝕刻遮罩,對工件200進行非等向性蝕刻,以在鰭狀結構212的源極/汲極區域上方形成源極/汲極凹槽250(或源極/汲極溝槽250)。在如第11圖所示的一些實施例中,在步驟120中的操作,是可以完全去除源極/汲極區域中的犧牲層206和通道層208的。在所描繪的實施例中,步驟120中的凹槽還可以去除抗穿通(APT)層208B的頂部,從而使其變薄。步驟120中的非等向性蝕刻可以包括乾式蝕刻製程。例如,乾式蝕刻製程可以實施氫氣(H 2)、含氟氣體(例如CF 4、SF 6、CH 2F 2、CHF 3以及/或C 2F 6)、含氯氣體(例如Cl 2、CHCl 3、CCl 4以及/或BCl 3)、含溴氣體(例如HBr以及/或CHBr 3)、含碘氣體、其他合適的氣體以及/或電漿、以及/或前述氣體的組合。在第11圖中,抗穿通(APT)層208B的一下方部分和底部犧牲層206B係保持未蝕刻,並且可以保持設置在包覆層220和中心介電鰭片219之間。而通道層208的側壁、犧牲層206和包覆層220則暴露在源極/汲極凹槽250中。
參照第1A圖、第12圖和第13圖,方法100包括步驟122,其中形成內部間隔物部件(inner spacer features)254。參照第12圖,在步驟122中,暴露在源極/汲極溝槽250中的犧牲層206和包覆層220首先被選擇性和部分的下凹以形成內部間隔物凹槽(inner spacer recesses)252,而暴露的通道層208和底部犧牲層206B基本上未被蝕刻。在通道層208基本上由矽(Si) 組成以及犧牲層206和包覆層220基本上由矽鍺(SiGe)組成的一實施例中,犧牲層206和包覆層220的選擇性和部分的下凹步驟可以包括一矽鍺氧化製程(SiGe oxidation process),接著進行一矽鍺氧化物之去除製程。在這些實施例中,矽鍺氧化製程可以包括臭氧的使用。在一些其他的實施例中,選擇性的下凹可以包括選擇性的非等向性蝕刻製程(例如,選擇性的乾式蝕刻製程或選擇性的濕式蝕刻製程),並且犧牲層206和包覆層220下凹的程度可由蝕刻過程的持續時間所控制。選擇性的乾式蝕刻製程可包括使用一種或多種氟基蝕刻劑,例如氟氣或氫氟烴。選擇性的濕式蝕刻製程可包括氫氧化銨(NH 4OH)、氟化氫(HF)、過氧化氫(H 2O 2),或前述之組合(例如,包括氫氧化氨-過氧化氫-水的混合物的一APM蝕刻)。如上所述,底部犧牲層206B可包含比犧牲層206的鍺含量(以及包覆層220的鍺含量)還要低的鍺含量, 如此可以使得犧牲層206和包覆層220能選擇性的凹陷。在形成內部間隔物凹槽 252之後,係使用化學氣相沉積(CVD)或原子層沉積(ALD)以在工件200上方順應性的沉積一內部間隔物材料層(inner spacer material layer),包括將內部間隔物材料層沉積在內部間隔物凹槽252的上方和內部以及沉積在由於去除部分的包覆層220所留下的空間中。內部間隔物材料層可以包括氮化矽(silicon nitride)、碳氮氧化矽(silicon oxycarbonitride)、碳氮化矽(silicon carbonitride)、氧化矽(silicon oxide)、碳氧化矽(silicon oxycarbide)、碳化矽(silicon carbide)或氮氧化矽(silicon oxynitride)。在沉積內部間隔物材料層之後,係對內部間隔物材料層進行回蝕刻,以形成內部間隔物部件254,如第13圖所示。
參照第1A圖和第14圖,方法100包括形成源極/汲極部件(source/drain features)256的步驟124。源極/汲極部件256被選擇性的和磊晶的沉積在源極/汲極溝槽250中的通道層208、抗穿通(APT)層208B和基底202的暴露出的半導體表面上。源極/汲極部件256可以使用磊晶製程,例如氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CVD)、分子束磊晶(MBE)、以及/或其他合適的製程而沉積。視半導體裝置200的設計而定,源極/汲極部件256可以是n型或是p型。當源極/汲極部件256是n型時,源極/汲極部件256可以包括摻雜有n型摻質的矽(Si),例如磷(P)或砷(As)。當源極/汲極部件256是p型時,源極/汲極部件256可以包括摻雜有p型摻質的矽鍺(SiGe),例如硼(B)或鎵(Ga)。源極/汲極部件256的摻雜可以通過原位的沉積、或是使用一佈植製程例如接面植入製程(junction implant process)而進行異位的沉積。
參照第1A圖和第15圖,方法100包括步驟126,其中係沉積一接觸蝕刻停止層(contact etch stop layer,CESL)258和一層間介電(interlayer dielectric,ILD)層260。在一些實施例中,在沉積接觸蝕刻停止層258之前,係選擇性的去除源極/汲極區域中的頭盔層228。在一些情況下,可以使用緩衝氫氟酸(buffered hydrofluoric acid,BHF)或稀釋的氫氟酸(diluted hydrofluoric acid,DHF),以選擇性地蝕刻去除頭盔層228。在去除頭盔層228之後,接觸蝕刻停止層258首先順應性的沉積在工件200上方,然後層間介電層260毯覆式的沉積在接觸蝕刻停止層258之上。接觸蝕刻停止層258可以包括氮化矽、氧化矽、氮氧化矽、以及/或本領域已知的其他材料。接觸蝕刻停止層258可以使用原子層沉積(ALD)、電漿輔助化學氣相沉積(PECVD)製程、以及/或其他合適的沉積或氧化製程來沉積。在一些實施例中,層間介電層260包括例如四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃、或是摻雜的氧化矽例如例如硼磷矽酸鹽玻璃 (BPSG)、熔融石英玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽玻璃 (BSG)、以及/或其他合適的介電材料。層間介電層260可以通過旋轉塗佈、流動式化學氣相沉積(FCVD)製程、或其他合適的沉積技術來沉積。在一些實施例中,在形成層間介電層260之後,可以對工件200進行退火,以提高層間介電層260的完整性。為了去除過量的材料並暴露出虛置閘極堆疊240的虛置電極238的頂面,可以對工件200進行平坦化製程(例如化學機械研磨(CMP)製程) ,以提供一平坦的頂面。虛置電極238的頂面暴露在此平坦的頂面上。
參照第1A圖和第16圖,方法100包括步驟128,其中通道區域中的通道層208和抗穿通(APT)層208B被釋放,以做為通道構件(channel members)2080和抗穿通構件(APT member)2080B。參照第16圖,通過選擇性蝕刻製程,從工件200去除在步驟126結束時暴露出的虛置閘極堆疊240。選擇性蝕刻製程可以是選擇性濕式蝕刻製程、選擇性乾式蝕刻製程、或前述之組合。在所描繪的實施例中,選擇性的蝕刻製程係選擇性地去除虛置介電層236和虛置電極238,而基本上不損壞頭盔層228和前述的至少一個閘極間隔物248。在去除虛置閘極堆疊240之後,係暴露出在通道區域中的通道層208、犧牲層206、抗穿通(APT)層208B、底部犧牲層206B和包覆層220。暴露出的犧牲層206、底部犧牲層206B和包覆層220可以被選擇性地去除,以釋放通道層208作為通道構件2080,並且釋放抗穿通(APT)層208B作為抗穿通(APT)構件2080B。如第16圖所示,當沿著Y方向觀察時,通道構件2080和抗穿通構件2080B具有源自於中心介電鰭片219的懸臂樑的外觀。在通道構件2080類似於一片(sheet)或一奈米片(nanosheet)的所敘述的實施例中,通道構件的釋放製程也可稱為片形成製程(sheet formation process)。在它們釋放之後,通道構件2080和抗穿通(APT)構件2080B是與中心介電鰭片219接觸,但與分隔介電鰭片225分隔開。通道構件2080和抗穿通(APT)構件2080B沿著Z方向垂直堆疊。犧牲層206、底部犧牲層206B和包覆層220的選擇性去除可以通過選擇性乾式蝕刻、選擇性濕式蝕刻、或其他選擇性蝕刻製程來實施。在一些實施例中,選擇性濕式蝕刻包括氫氧化銨(NH 4OH)、氟化氫(HF)、過氧化氫(H 2O 2)、或前述之組合(例如,包括氫氧化氨-過氧化氫-水的混合物的APM蝕刻)。在一些替代實施例中,選擇性去除包括矽鍺氧化,然後是矽鍺氧化物去除。例如,可以通過臭氧清潔提供氧化,然後通過蝕刻劑例如NH 4OH以去除矽鍺氧化物。在所描繪的實施例中,底部犧牲層206B和包覆層220的去除更在釋放的抗穿通(APT)構件2080B的下方形成一腔體(cavity)262。
參照第1A圖和第17圖,方法100包括步驟130,其中在通道構件2080和抗穿通(APT)構件2080B周圍沉積第一介電層264。在一些實施例中,第一介電層264由高介電常數(即,高k值)的介電材料所形成,其介電常數大於二氧化矽的介電常數(約為3.9)。在一些情況下,第一介電層264可以包括氧化鋁、氧化鋯、鋯鋁氧化物、氧化鉿、其他金屬氧化物、或前述之組合。在一個實施例中,第一介電層264可以由氧化鉿形成。可以使用原子層沉積(ALD)來沉積第一介電層264。在一些實施方式中,第一介電層264可以具有介於大約1.5nm至大約4nm之間的厚度。
參照第1B圖和第17圖,方法100包括步驟132,其中係在第一介電層264上方沉積一襯層(liner)266。在一些實施例中,襯層266由氧化矽形成。襯層266可以通過原子層沉積(ALD)而沉積在第一介電層264上,且襯層266的厚度在大約1.5nm至大約4nm之間,以堵塞住相鄰的通道構件2080之間的空間。由於底部犧牲層206B具有更大的厚度,腔體262可保持不被襯層266填充。襯層266的設置可允許在之後的步驟134中將一底部抗反射塗層(bottom anti-reflective coating  layer,BARC layer)268選擇性的沉積到腔體262中。
參照第1B圖和第18圖,方法100包括步驟134,其中係沉積一底部抗反射塗層268,以填充在抗穿通(APT)構件2080B下方的腔體262。在一些實施例中,底部抗反射塗層268可以包括聚碸(polysulfones)、聚脲(polyureas)、聚脲碸(polyurea sulfones)、聚丙烯酸酯(polyacrylates)、聚(乙烯基吡啶)(poly(vinyl pyridine))、或含矽聚合物。在步驟134中,可以使用旋轉塗佈或流動式化學氣相沉積(FCVD)以在工件200上方沉積底部抗反射塗層268。然後,對沉積的底部抗反射塗層268進行回蝕刻,直到沒有底部抗反射塗層268在抗穿通(APT)構件2080B之上。
參照第1B圖和第19圖,方法100包括步驟136,其中對襯層266和第一介電層264進行回蝕刻。步驟136中,在有底部抗反射塗層 268保護下面的襯層266和第一介電層264的情況下,係對APT構件2080B上方的襯層266和第一介電層264進行回蝕刻。在一些實施例中,襯層266和第一介電層264的回蝕刻係使用選擇性的濕式蝕刻製程或選擇性的乾式蝕刻製程來進行。示例性的選擇性濕式蝕刻製程可以包括使用高溫過氧化硫混合物(SPM,也稱為食人魚蝕刻液,包括硫酸(H 2SO 4)和過氧化氫(H 2O 2))或磷酸(H 3PO 4)。示例性的選擇性乾式蝕刻製程可以包括使用三氯化硼 (BCl 3)。
參照第1B圖和第20圖,方法100包括步驟138,其中對底部抗反射塗層268和留下的襯層266進行去除。在步驟138中,首先通過灰化(ashing)或剝離以去除底部抗反射塗層268。在去除底部抗反射塗層268之後,係使用選擇性濕式蝕刻製程,例如使用緩衝氫氟酸(BHF)或稀釋氫氟酸(DHF)的濕式蝕刻製程,以選擇性的去除暴露出的襯層 266。隨著底部抗反射塗層268和襯層266的去除,抗穿通(APT)構件2080B下方的腔體262再次變為空腔,儘管仍襯有第一介電層 264。
參照第1B圖和第21圖,方法100包括步驟140,其中係沉積一第二介電層272以密封抗穿通(APT)構件2080B下方的腔體262。在一些實施例中,第二介電層272也由高介電常數的介電材料形成,例如氧化鋁、氧化鋯、鋯鋁氧化物、氧化鉿、其他金屬氧化物、或前述之組合。在一實施例中,第二介電層272可由氧化鉿形成。可以使用化學氣相沉積(CVD)或原子層沉積(ALD)以沉積第二介電層272。在一些實施方式中,第二介電層272可以沉積至大約2nm至大約6nm之間的厚度以密封腔體262,但不填滿腔體262。除了密封腔體262之外,第二介電層272也順應性地沉積在頭盔層228、中心介電鰭片219、分隔介電鰭片225、通道構件2080的表面以及抗穿通(APT)構件2080B的暴露表面的上方。在腔體262被第二介電層272密封之後,腔體262之中的每一個都可以具有大約3nm至大約25nm之間的高度(沿著Z方向)。這些腔體262也可稱為間隙或是密封囊。
參照第1B圖和第22圖,方法100包括步驟142,其中係對沉積的第二介電層272進行回蝕刻。在步驟142處,係使用選擇性濕式蝕刻製程或選擇性乾式蝕刻製程,以選擇性地去除位於抗穿通(APT)構件2080B上方的第二介電層272。示例性的選擇性濕式蝕刻製程可以包括使用高溫過氧化硫混合物(SPM,也稱為食人魚蝕刻液,包括硫酸(H 2SO 4)和過氧化氫(H 2O 2))或磷酸(H 3PO 4)。示例性的選擇性乾式蝕刻製程可以包括使用三氯化硼 (BCl 3)。選擇性去除製程係為即將沉積的閘極結構(gate structures)準備好通道構件2080。如第22圖所示,第一介電層264和第二介電層272圍繞並定義腔體262。腔體262中的每一個係設置在一個抗穿通(APT)構件2080B和一個基座部分212B之間。沿著X方向,各個腔體262係設置在分隔介電鰭片225和中心介電鰭片219之間。
參照第1B圖和第23圖,方法100包括步驟144,其中係形成第一閘極結構(first gate structure)280-1和第二閘極結構(second gate structure)280-2以環繞各個通道構件2080。第一閘極結構280-1和第二閘極結構280-2中的每一個閘極結構係包括在通道構件2080和抗穿通(APT)構件2080B上的一界面層(interfacial layer)282、在界面層282上的一閘極介電層(gate dielectric layer)284以及在閘極介電層284上的一閘極電極層(gate electrode layer)286。在一些實施例中,界面層282包括氧化矽,並且可以因為一預清潔製程(pre-clean process)的結果而形成。示例性的預清潔製程可以包括使用RCA SC-1(氨、過氧化氫和水)以及/或RCA SC-2(鹽酸、過氧化氫和水)。預清潔製程係使通道構件2080和抗穿通(APT)構件2080B的暴露表面氧化,以形成前述之界面層282。然後,使用原子層沉積(ALD)、化學氣相沉積(CVD)、以及/或其他合適的方法,在界面層282上沉積閘極介電層284。閘極介電層284可以包括高介電常數之介電材料。在一實施例中,閘極介電層284可包括氧化鉿。或者,閘極介電層284可以包括其他高介電常數之介電質,例如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、氧化鉿矽(HfSiO 4)、氧化鋯(ZrO 2)、氧化鋯矽(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、鈦酸鍶(SrTiO 3,STO)、鈦酸鋇(BaTiO 3,BTO)、鋯鋇氧化物(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO 3,BST)、氮化矽(SiN)、氮氧化矽(SiON)、前述之組合、或其他合適的材料。
在形成或沉積界面層282和閘極介電層284之後,在閘極介電層284的上方沉積閘極電極層286。閘極電極層286可以是一多層結構,其包括至少一個功函數層(work function layer)和一個金屬填充層(metal fill layer)。舉例來說,前述之至少一個功函數層可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、或碳化鉭(TaC)。前述之金屬填充層可以包括鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、氮化鉭矽(TaSiN)、銅(Cu)、其他難熔金屬(refractory metals)、或其他合適的金屬材料、或前述材料之組合。在各種實施例中,閘極電極層286可以通過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸發(e-beam evaporation)、或其他合適的製程形成。雖然圖式中未明確示出,第一閘極結構280-1和第二閘極結構280-2被沉積為一聯合閘極結構,然後進行回蝕刻直到頭盔層228將此聯合閘極結構分離成第一閘極結構280-1和第二閘極結構280-2。如第23圖所示,第一閘極結構280-1和第二閘極結構280-2中的各個閘極結構係環繞垂直堆疊在基座部分212B上方的通道構件2080中的各個通道構件2080。值得注意的是,第一閘極結構280-1和第二閘極結構280-2都不在中心介電鰭片219和通道構件2080之間延伸,因為通道構件2080是與中心介電鰭片219接觸。
參照第1B圖和第24圖,方法100包括步驟146,其中係對頭盔層228進行回蝕刻。在第24圖所表示的一些實施例中,可以採用選擇性的乾式蝕刻製程或選擇性的濕式蝕刻製程,以選擇性的去除頭盔層228。示例性的選擇性濕式蝕刻製程可以包括使用高溫過氧化硫混合物(SPM,也稱為食人魚蝕刻液,包括硫酸(H 2SO 4)和過氧化氫(H 2O 2))或磷酸(H 3PO 4)。示例性的選擇性乾式蝕刻製程可以包括使用三氯化硼 (BCl 3)。步驟146中的回蝕刻基本上並不蝕刻第一閘極結構280-1和第二閘極結構280-2,或者是以比蝕刻頭盔層228更慢的速率蝕刻第一閘極結構280-1和第二閘極結構280-2。
參照第1B圖和第25圖,方法100包括步驟148,其中係沉積一金屬蓋層(metal cap layer)288。在去除頭盔層 228 之後,金屬蓋層288係沉積在第一閘極結構280-1、第二閘極結構280-2、中心介電鰭片219以及分隔介電鰭片225的上方。在一些實施例中,金屬蓋層288可以包括鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、釕(Ru)、鈷(Co)或鎳(Ni),並且可以使用物理氣相沉積(PVD)、化學氣相沉積(CVD)或者金屬有機化學氣相沉積 (metal organic chemical vapor deposition,MOCVD)。在一實施例中,金屬蓋層288包括鎢(W),並且通過物理氣相沉積(PVD)方式而沉積。當金屬蓋層288尚未被一閘極切割部件(gate cut feature)292(將在下文描述)所分隔開時,金屬蓋層288係電性耦合第一閘極結構280-1和第二閘極結構280-2。
參照第1B圖和第26圖,方法100包括步驟150,其中係在閘極結構上方形成一自對準帽蓋(self-aligned cap,SAC)層290。在沉積金屬蓋層288之後,可通過化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、或合適的沉積製程,在工件200上方沉積自對準帽蓋層(SAC layer)290。自對準帽蓋層290可以包括氧化矽、氮化矽、碳化矽(silicon carbide)、碳氮化矽(silicon carbonitride)、氮氧化矽(silicon oxynitride)、碳氮氧化矽(silicon oxycarbonitride)、氧化鋁(aluminum oxide)、氮化鋁(aluminum nitride)、氧氮化鋁(aluminum oxynitride)、氧化鋯(zirconium oxide)、氮化鋯(zirconium nitride)、氧化鋁鋯(zirconium aluminum oxide)、氧化鉿(hafnium oxide)、或合適的介電材料。然後,進行光學微影製程和蝕刻製程,以蝕刻沉積的自對準帽蓋層290,而形成一閘極切割開口(gate cut opening)以暴露出中心介電鰭片219的頂面。
參照第1B圖和第26圖,方法100包括步驟152,其中係在中心介電鰭片的上方形成一閘極切割部件292。此後,沉積一介電材料,並通過化學機械研磨(CMP)製程對此介電材料進行平坦化,以在中心介電鰭片219的上方的閘極切割開口中形成閘極切割部件292。可以使用高密度電漿化學氣相沉積(HDPCVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、或合適的沉積技術,以沉積作為閘極切割部件292的介電材料。在一些情況下,閘極切割部件292可以包括氧化矽、氮化矽、碳化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、氧化鋁、氮化鋁、氮氧化鋁、氧化鋯、氮化鋯、氧化鋁鋯、氧化鉿,或合適的介電材料。在一些實施例中,閘極切割部件292和自對準帽蓋層290可以具有不同的組成,以引入蝕刻選擇性。第一介電層264和第二介電層272在抗穿通(APT)構件2080B和分隔介電鰭片225之間延伸的部分可以稱為一端蓋(end cap)294。如第26圖所示,端蓋294可以具有沿著X方向的一寬度W。端蓋294的寬度W可以在大約7nm至大約18nm之間。此外,第一介電層264和第二介電層272的另一部分可以在基座部分212B和分隔介電鰭片225之間延伸,並且可以被稱為基座端蓋(base end cap)296。基座端蓋296的寬度可以是類似於端蓋294的寬度。
第27圖示出了在步驟152的操作結束之後,工件200的源極/汲極區域的局部的剖面示意圖。在一些實施例中,由於源極/汲極部件256的刻面生長(faceted growth),接觸蝕刻停止層258的一部分可以向下延伸到一源極/汲極部件 256和一分隔介電鰭片225之間的空間中。由於下凹步驟形成了源極/汲極凹槽,源極/汲極區域中的抗穿通(APT)構件2080B可以比第一閘極結構280-1或第二閘極結構280-2下方的通道區域中的抗穿通(APT)構件2080B要來得薄,如第26圖所示。由於在形成內部間隔物部件254之後,是選擇性的去除底部犧牲層206B和包覆層220,因此內部間隔物部件254的一部分係設置在抗穿通(APT)構件2080B和分隔介電鰭片225之間。亦即,在源極/汲極區域中,抗穿通(APT)構件2080B並不與由第一介電層264或第二介電層272形成的任何端蓋接合(engage)。
參照第26圖和第27圖。在方法100結束時,形成兩個多橋通道(MBC)電晶體,且此兩個多橋通道(MBC)電晶體係被中心介電鰭片219分隔開來。其中一個多橋通道(MBC)電晶體係由第一閘極結構280-1所控制,另一個多橋通道(MBC)電晶體則由第二閘極結構280-2所控制。在一些實施例中,這兩個多橋通道(MBC)電晶體具有相同的導電類型或是不同的導電類型。例如,兩個多橋通道(MBC)電晶體可以都是具有p型源極/汲極部件256和n型抗穿通(APT)構件2080B的p型電晶體。又例如,兩個多橋通道(MBC)電晶體可以都是具有n型源極/汲極部件256和p型抗穿通(APT)構件2080B的n型電晶體。因為通道構件2080與中心介電鰭片219的側壁接觸並且源自於中心介電鰭片219的側壁,所以多橋通道(MBC)電晶體可被稱為叉板狀電晶體(fort-sheet transistors)或魚骨狀電晶體(fish-bone transistors)。或者,這些多橋通道(MBC)電晶體可被稱為具有魚骨狀/叉板狀結構的多橋通道(MBC)電晶體。
基於上述討論,可以看出本揭露具有多項優點。然而,應當理解的是,其他實施例可以提供額外的優點,並且並非所有優點都必須在本文中揭露,並且並非所有實施例都需要有特定的優點。例如,本揭露提供叉板狀電晶體,其中在中心介電鰭片的任一側上的通道構件係設置在源自於中心介電鰭片的一抗穿通(APT)構件的上方。抗穿通(APT)構件下方的腔體或膠囊可以進一步的將通道構件與連接到塊體基底的基座部分相隔開來。抗穿通(APT)構件和位於抗穿通(APT)構件下方的腔體可以減少通過塊體基底的漏電流。
在一個方面,本揭露提供了一種半導體結構的實施例,此半導體結構包括一第一基座部分(first base portion)和一第二基座部分(second base portion)、設置在前述第一基座部分和前述第二基座部分之間的一隔離部件(isolation feature)、位於前述之隔離部件上方的一中心介電鰭片(center dielectric fin)、位於前述之第一基座部分上方的一第一抗穿通(APT)部件、位於前述之第二基座部分上方的一第二抗穿通(APT)部件、位於前述第一抗穿通(APT)部件上方的第一通道構件堆疊(first stack of channel members),以及位於前述第一基座部分上方的第二通道構件堆疊(second stack of channel members)。前述之中心介電鰭片係設置在前述第一通道構件堆疊和前述第二通道構件堆疊之間,以及設置在前述第一抗穿通(APT)部件和前述第二抗穿通(APT)部件之間。
在一些實施例中,前述第一通道構件堆疊係與源極/汲極部件接觸,並且前述源極/汲極部件和前述第一抗穿通(APT)部件係摻雜有不同導電類型的摻質。在一些實施方式中,半導體結構還可以包括設置在前述第一基座部分和前述第一抗穿通(APT)部件之間的一第一腔體(first cavity),以及設置在前述第二基座部分和前述第二抗穿通(APT)部件之間的一第二腔體(second cavity)。前述中心介電鰭片係在前述第一腔體和前述第二腔體之間延伸。在一些情況下,前述第一腔體係被定義在至少一個介電層中。在一些實施例中,前述至少一個介電層係包括氧化鋁、氧化鋯、鋯鋁氧化物、氧化鉿、或前述之組合。在一些實施例中,半導體結構還可以包括環繞前述第一通道構件堆疊中的每一個通道構件的一第一閘極結構(first gate structure),以及環繞前述第二通道構件堆疊中的每一個通道構件的一第二閘極結構(second gate structure)。前述第一閘極結構沒有在前述第一抗穿通(APT)部件和前述第一基座部分之間延伸,並且前述第二閘極結構並沒有在前述第二抗穿通(APT)部件和前述第二基座部分之間延伸。在一些情況下,前述第一閘極結構係設置在前述中心介電鰭片和一分隔介電鰭片(separation dielectric fin)之間。在一些實施例中,前述第一抗穿通(APT)部件與前述中心介電鰭片接觸,且前述第一抗穿通(APT)部件係通過至少一個介電層而與前述分隔介電鰭片相隔開。在一些實施方式中,前述至少一個介電層的一部分係在前述分隔介電鰭片和前述第一基座部分之間延伸。
在另一方面,本揭露提供了一種半導體結構的實施例,此半導體結構包括一第一基座部分(first base portion)和一第二基座部分(second base portion)、設置在前述第一基座部分和前述第二基座部分之間的一隔離部件(isolation feature)、位於前述隔離部上方的一中心介電鰭片(center dielectric fin)、位於前述第一基座部分上方的一第一抗穿通(APT)部件、位於前述第二基座部分上方的一第二抗穿通(APT)部件、位於前述第一抗穿通(APT)部件上方的一第一源極/汲極部件(first source/drain feature)、以及位於前述第二抗穿通(APT)部件上方的一第二源極/汲極部件(second source/drain feature)。前述中心介電鰭片係設置在前述第一源極/汲極部件和前述第二源極/汲極部件之間,以及設置在前述第一抗穿通(APT)部件和前述第二抗穿通(APT)部件之間。
在一些實施例中,前述第一源極/汲極部件和前述第二源極/汲極部件係摻雜有第一導電類型的摻質,且前述第一抗穿通(APT)部件和前述第二抗穿通(APT)部件摻雜有第二導電類型的摻質,並且第二導電類型不同於第一導電類型。在一些實施方式中,此半導體結構還可以包括設置在前述第一基座部分和前述第一抗穿通(APT)部件之間的一第一腔體(first cavity),以及設置在前述第二基座部分和前述第二抗穿通(APT)部件之間的一第二腔體(second cavity)。前述中心介電鰭片係在前述第一腔體和前述第二腔體之間延伸。在一些實施例中,前述第一腔體被定義在至少一個介電層中。在一些實施例中,前述至少一個介電層係包括氧化鋁、氧化鋯、鋯鋁氧化物、氧化鉿、或前述材料之組合。在一些情況下,前述第一源極/汲極部件係設置在前述中心介電鰭片和一分隔介電鰭片(separation dielectric fin)之間。在一些情況下,前述第一抗穿通(APT)部件係與前述中心介電鰭片接觸,並且前述第一抗穿通(APT)部件通過一內部間隔物部件(inner spacer feature)而與前述分隔介電鰭片相隔開來。在一些實施方式中,前述至少一個介電層的一部分係在前述分隔介電鰭片和前述第一基座部分之間延伸。
在又一個方面,本揭露提供了一種半導體結構的製造方法的實施例,此製造方法包括在一基底上方沉積一底部犧牲層(bottom sacrificial layer),在前述之底部犧牲層上方沉積一摻雜矽層(doped silicon layer),在前述之摻雜矽層上方形成一堆疊,前述之堆疊係包括複數個犧牲層(sacrificial layers)以及與此些犧牲層交錯設置的複數個通道層(channel layers),在前述之堆疊上方沉積一頂部犧牲層(top sacrificial layer),對前述之頂部犧牲層、前述之堆疊、前述之摻雜矽層、前述之底部犧牲層和前述之基底的一部分進行圖案化以形成一第一鰭狀結構(first fin-shaped structure)和一第二鰭狀結構(second fin-shaped structure),在前述之第一鰭狀結構和前述之第二鰭狀結構之間形成一中心介電鰭片(center dielectric fin),在前述之中心介電鰭片上形成一頭盔層(helmet layer),以及自第一鰭狀結構和第二鰭狀結構選擇性的去除前述之頂部犧牲層。
在一些實施例中,此方法還可以包括在前述之第一鰭狀結構和前述之第二鰭狀結構的通道區域的上方形成虛置閘極堆疊(dummy gate stack),下凹前述之第一鰭狀結構和前述之第二鰭狀結構的源極/汲極區域,選擇性地使前述之多個犧牲層下凹以形成內部間隔物部件(inner spacer features),形成與前述之摻雜矽層接觸的一第一源極/汲極部件(first source/drain feature),去除前述之虛置閘極堆疊,選擇性的去除在前述之第一鰭狀結構和前述之第二鰭狀結構中的前述犧牲層和前述底部犧牲層,以釋放作為通道構件的多個通道層和作為抗穿通(APT)部件的摻雜矽層,在通道構件和抗穿通(APT)部件的表面上方順應性的沉積一第一高介電常數之介電層(first high-k dielectric layer),以及在前述之第一高介電常數之介電層上順應性的沉積一氧化物襯層(oxide liner)。在一些實施方式中,此方法還可以包括在前述之氧化物襯層的上方沉積一底部抗反射塗層(bottom anti-reflective coating layer,BARC layer),在沉積前述之底部抗反射塗層之後,係對前述之底部抗反射塗層進行回蝕刻,直到前述之底部抗反射塗層的一頂面係介於抗穿通(APT)部件的頂面之間,對前述之氧化物襯層和前述之第一高介電常數之介電層進行回蝕刻,在對前述之氧化襯層和前述之第一高介電常數之介電層進行回蝕刻之後,選擇性的去除前述之底部抗反射塗層以在前述之抗穿通(APT)部件下方形成一腔體(cavity),以一第二高介電常數之介電層密封前述之腔體,以及在密封前述之腔體之後,係形成一閘極結構(gate structure)以環繞各個通道構件。
以上概述數個實施例之部件,以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解,他們能輕易地以本發明實施例為基礎,設計或修改其他製程和結構,以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解,此類等效的結構並無悖離本發明的精神與範圍,且他們能在不違背本發明之精神和範圍下,做各式各樣的改變、取代和替換。因此,本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132, 134,136, 138,140,142,144, 146,148,150,152:步驟 200:工件(半導體裝置) 202:基底 204:堆疊 206:犧牲層 206B:底部犧牲層 206T:頂部犧牲層 208:通道層 2080:通道構件 208B:抗穿通層 2080B:抗穿通構件 210:鰭片頂部硬遮罩層 211C:中心溝槽 211:分隔溝槽 212:鰭狀結構 212B:基座部分 212T:頂部 214:隔離部件(淺溝槽隔離部件) 216:第一層 218:第二層 219:中心介電鰭片 220:包覆層 222:第三層 224:第四層 225:分隔介電鰭片 228:頭盔層 236:虛置介電層 238:虛置電極 240:虛置閘極堆疊 242:氮化矽遮罩層 244:氧化矽遮罩層 246:閘極頂部硬遮罩 248:閘極間隔物 250:源極/汲極凹槽(源極/汲極溝槽) 252:內部間隔物凹槽 254:內部間隔物部件 256:源極/汲極部件 258:接觸蝕刻停止層 260:層間介電層 262:腔體 264:第一介電層 266:襯層 268:底部抗反射塗層 272:第二介電層 280-1:第一閘極結構 280-2:第二閘極結構 282:界面層 284:閘極介電層 286:閘極電極層 288:金屬蓋層 290:自對準帽蓋層 292:閘極切割部件 294:端蓋 296:基座端蓋 W:寬度
藉由以下的詳細描述配合所附圖式,可以更加理解本發明實施例的內容。需強調的是,根據產業上的標準慣例,許多部件(feature)並未按照比例繪製。事實上,為了能清楚地討論,各種部件的尺寸可能被任意地增加或減少。 第1A圖和第1B圖係根據本揭露的一個或多個方面,共同的示出形成一半導體裝置的方法的流程圖。 第2圖至第27圖示出了根據本揭露的一個或多個方面,一工件(workpiece)在處於如第1A圖和第1B圖之方法提出的各種製造階段的局部剖面示意圖。
200:工件(半導體裝置)
2080:通道構件
2080B:抗穿通構件
212B:基座部分
214:隔離部件(淺溝槽隔離部件)
216:第一層
218:第二層
219:中心介電鰭片
222:第三層
224:第四層
225:分隔介電鰭片
228:頭盔層
248:閘極間隔物
258:接觸蝕刻停止層
260:層間介電層
262:腔體

Claims (1)

  1. 一種半導體結構,包括: 一第一基座部分(first base portion)和一第二基座部分(second base portion); 設置在該第一基座部分和該第二基座部分之間的一隔離部件; 位於該隔離部件上方的一中心介電鰭片(center dielectric fin); 位於該第一基座部分上方的一第一抗穿通(anti-punch-through,APT)部件; 位於該第二基座部分上方的一第二抗穿通部件; 位於該第一抗穿通部件上方的一第一通道構件堆疊(first stack of channel members);以及 位於該第一基座部分上方的一第二通道構件堆疊(second stack of channel members), 其中,該中心介電鰭片係設置在該第一通道構件堆疊和該第二通道構件堆疊之間,且該中心介電鰭片係設置在該第一抗穿通部件和該第二抗穿通部件之間。
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