CN116779450B - 半导体器件、光器件及半导体结构的制造方法 - Google Patents
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- CN116779450B CN116779450B CN202311047857.4A CN202311047857A CN116779450B CN 116779450 B CN116779450 B CN 116779450B CN 202311047857 A CN202311047857 A CN 202311047857A CN 116779450 B CN116779450 B CN 116779450B
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 230000003287 optical effect Effects 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 58
- 239000010410 layer Substances 0.000 claims abstract description 196
- 239000002346 layers by function Substances 0.000 claims abstract description 182
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 23
- 230000008569 process Effects 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- 239000000460 chlorine Substances 0.000 claims description 11
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 claims description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 6
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052794 bromium Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910052801 chlorine Inorganic materials 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 25
- 230000007547 defect Effects 0.000 description 8
- 125000004429 atom Chemical group 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000010327 methods by industry Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000002064 nanoplatelet Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Recrystallisation Techniques (AREA)
Abstract
本发明实施例公开一种半导体器件、光器件及半导体结构的制造方法，其中所述制造方法包括：在衬底上形成叠层结构，所述叠层结构包括交替堆叠的功能层和牺牲层，所述功能层和所述牺牲层由相同材料构成，所述牺牲层掺杂有n型或p型杂质，且所述牺牲层的掺杂浓度大于所述功能层；从所述叠层结构中选择性地去除所述牺牲层。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种半导体器件、光器件及半导体结构的制造方法。
背景技术
随着摩尔定律的不断推进，半导体工艺发展到3nm节点以后，环栅型（Gate AllAround，GAA）晶体管被认为是鳍式场效应晶体管（FinFET）的有效替代者。在GAA制造工艺工程中，高选择性比刻蚀牺牲层的水平堆叠纳米片至关重要。业界通常是通过在Si和SiGe多层叠层中选择性地去除SiGe产生垂直叠层的Si纳米线，进而形成n型GAA-FET。
然而，由于Si和SiGe之间的晶格常数（Lattice Constant）之间存在较大差异，随着Si层和SiGe层的堆叠层数不断增加，其内部应力也会不断累积，当Si层和SiGe层的堆叠层数达到一定程度时，会导致晶圆翘曲，严重时甚至会导致晶圆破裂。此外，由于Si层与SiGe层之间的晶格失配，会使得在SiGe层上外延生长的Si层的位错缺陷增大，由于Si层会作为GAA-FET的沟道，Si层中的位错缺陷也会使得GAA-FET的性能下降。
发明内容
本发明实施例公开了一种半导体器件、光器件及半导体结构的制造方法，以解决相关技术中堆叠层数不高且易产生位错缺陷的问题。
为了解决上述技术问题，根据第一方面，本发明实施例公开了一种半导体结构的制造方法，包括：在衬底上形成叠层结构，所述叠层结构包括交替堆叠的功能层和牺牲层，所述功能层和所述牺牲层由相同材料构成，所述牺牲层掺杂有n型或p型杂质，且所述牺牲层的掺杂浓度大于所述功能层；从所述叠层结构中选择性地去除所述牺牲层。
在一些可选实施方式中，所述功能层和所述牺牲层为多个，所述功能层中的至少一个的至少部分为弯曲状或弯折状；和/或所述牺牲层中的至少一个的至少部分为弯曲状或弯折状。
在一些可选实施方式中，所述衬底为平面，所述叠层结构形成在所述平面上；或者所述衬底包括波浪状表面，所述叠层结构适应性地形成在所述波浪状表面上；或者所述衬底包括从衬底本体表面凸起的凸起结构，所述叠层结构适应性地形成在所述衬底本体和所述凸起结构的表面上。
在一些可选实施方式中，所述凸起结构包括：第一凸起部，位于所述衬底本体上；第二凸起部，位于所述第一凸起部上，所述第二凸起部在所述衬底本体所处平面上的投影面积大于所述第一凸起部在所述衬底本体所处平面上的投影面积，且所述第一凸起部在所述衬底本体所处平面上的投影位于所述第二凸起部在所述衬底本体所处平面上的投影内。
在一些可选实施方式中，从所述叠层结构中选择性地去除所述牺牲层，包括：对所述叠层结构进行各向异性刻蚀，保留所述第二凸起部正下方的所述叠层结构；从所保留的所述叠层结构中选择性地去除所述牺牲层。
在一些可选实施方式中，所述功能层为非掺杂层；或者所述功能层的掺杂浓度小于5×1014cm-3；或者所述牺牲层的掺杂浓度大于5×1014cm-3；或者所述牺牲层的掺杂浓度为6×1014cm-3至5×1021cm-3。
在一些可选实施方式中，所述在衬底上形成叠层结构，包括：利用化学气相沉积工艺，在所述衬底上交替外延生长所述功能层和所述牺牲层。
在一些可选实施方式中，所述功能层和所述牺牲层的材料为硅；所述外延生长所述功能层的步骤包括：向工艺腔室内通入含硅气体；所述外延生长所述牺牲层的步骤包括：向所述工艺腔室内通入所述含硅气体和含杂质元素的气体。
在一些可选实施方式中，所述含硅气体包括SiH4、Si2H6、SiH2Cl2中的至少一个；所述含杂质元素的气体包括B2H6，或者所述含杂质元素的气体包括PH3、AsH3、SbH3、BiH3中的至少一个。
在一些可选实施方式中，所述外延生长的温度为400至750℃。
在一些可选实施方式中，所述从所述叠层结构中选择性地去除所述牺牲层，包括：利用工艺气体对所述叠层结构进行各向同性等离子体刻蚀。
在一些可选实施方式中，所述功能层和所述牺牲层的材料为硅；所述工艺气体包括含氯气体、含溴气体中的至少一个。
在一些可选实施方式中，所述含氯气体包括Cl2、HCl中的至少一个；所述含溴气体包括Br2、HBr中的至少一个；所述工艺气体还包括N2、He、Ar中的至少一个。
在一些可选实施方式中，在从所述叠层结构中选择性地去除所述牺牲层之后，还包括：对所述功能层进行氧化处理；去除所述功能层表面的氧化层。
根据第二方面，本发明实施例公开了一种半导体器件，包括：衬底；至少一个功能层，设置在所述衬底上，至少一个所述功能层在竖直方向上间隔设置，所述功能层中的至少一个的至少部分为弯曲状或弯折状；栅极结构，围绕各个所述功能层设置；源/漏区，分别设置在所述功能层的两侧，且与所述功能层连接。
根据第三方面，本发明实施例公开了一种半导体器件，包括：衬底；至少一个功能层，设置在所述衬底上，至少一个所述功能层在竖直方向上间隔设置，所述功能层由上述第一方面中任一项所述的半导体结构的制造方法得到；栅极结构，围绕各个所述功能层设置；源/漏区，分别设置在所述功能层的两侧，且与所述功能层连接。
根据第四方面，本发明实施例公开了一种光器件，包括：至少一个功能层，用于传输光信号，所述功能层由上述第一方面中任一项所述的半导体结构的制造方法得到。
在本发明实施例的半导体器件、光器件及半导体结构的制造方法中，功能层和牺牲层由相同材料构成，仅掺杂浓度存在差异，功能层和牺牲层的晶格常数几乎不存在差异，功能层和牺牲层的界面处不会出现因晶格失配而导致应力，也不会在功能层中引入位错缺陷；并且，与采用渐变牺牲层的相关技术相比，本发明实施例的牺牲层的厚度可以做的很薄，且制造工艺简单、堆叠层数高且产能大，本发明实施例的叠层结构的堆叠层数可达上百层，不会出现晶圆翘曲甚至破裂的现象。
附图说明
图1示出了相关技术中Si/SiGe叠层结构的示意图；
图2示出了本发明实施例的半导体结构的制造方法的流程图；
图3至图9分别示出了本发明实施例的半导体结构的制造方法的各步骤结构示意图；
图10示出了SiGe材料的晶格示意图；
图11示出了掺杂P元素的Si材料的晶格示意图；
图12和图13示出了本发明实施例的一个示例半导体结构的制造方法的各步骤结构示意图；
图14和图15示出了本发明实施例的一个示例半导体结构的制造方法的各步骤结构示意图；
图16示出了本发明实施例中的凸起结构的其他示例的示意图；
图17至图19示出了本发明实施例的一个示例半导体结构的制造方法的各步骤结构示意图；
图20示出了本发明实施例的半导体器件的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本领域技术人员应当理解，本发明实施例仅是对可以以各种形式来实施本发明所请求保护的结构和方法的说明。此外，结合各种实施例给出的每个示例旨在是说明性的，而不是限制性的。此外，附图不一定按比例绘制，一些特征可能被夸大以显示特定组件的细节。因此，本发明实施例中的具体结构和功能细节不应被解释为限制性的，而仅仅是作为教导本领域技术人员以不同方式采用本发明实施例的方法和结构的代表性基础。 还应注意,相同和对应的元素由相同的附图标记表示。
在下文的描述中，阐述了许多具体细节，例如特定结构、组件、材料、尺寸、处理步骤和技术，以便提供对本发明的各种实施例的理解。然而，本领域技术人员应当理解，可以在没有这些具体细节的情况下实践本发明的各种实施例。 在其他情况下，未详细描述众所周知的结构或处理步骤，以避免混淆本发明。
出于下文描述的目的，术语“上”、“右”、“左”、“垂直”、“水平”、“顶部”、“底部”及其派生词应与说明书附图所公开的结构和方法中的定向有关。应当理解，当作为层、区域或衬底的元素被称为在另一元素上时，该元素可以直接在另一元素上，或者也可以存在中间元素。相反,当一个元素被称为直接在另一元素上时,两者之间不存在中间元素。还应当理解,当一个元素被称为在另一元素下时，该元素可以直接在另一元素下，或者可以存在中间元素。相反。当一个元素被称为直接在另一元素下时，两者之间不存在中间元素。
如上文所述，由于Si层与SiGe层之间的晶格失配，一方面限制了Si层和SiGe层的堆叠层数，另一方面在Si层中引入了位错缺陷，导致所制造的GAA-FET的性能不佳。为了解决该技术问题，相关技术中提供了一种解决方案，如图1所示，该方案在衬底1表面外延生长SiGe层2时，需要使得SiGe层2中的Ge浓度渐变，即先使Ge浓度随着SiGe层2生长厚度的增大而逐渐提高，再使Ge浓度随着SiGe层2生长厚度的增大而逐渐降低，从而使SiGe层2与Si层3接触的两侧的晶格常数与Si层3接近，以避免或减小因晶格失配而导致的Si层与SiGe层之间的应力和在Si层中引入位错缺陷。然而，由于该方案一方面需要在SiGe层2的外延生长过程中不断调整Ge浓度，工艺复杂度高且制造成本高；另一方面由于需要形成较厚的SiGe层2才能实现渐变缓冲的效果，导致堆叠层数仍然不高且产能较低。
为解决上述技术问题，本发明实施例提供了一种半导体结构的制造方法，如图2所示，该方法可以包括如下步骤：
S110. 在衬底上形成叠层结构。
如图3和图4所示，图3示出了本发明实施例的半导体结构的俯视示意图，图4是沿图1中A-A线的截面示意图，衬底100上形成了叠层结构200，叠层结构200包括交替堆叠的功能层201和牺牲层202。其中，功能层201用于实现半导体结构的功能，例如当该半导体结构用于GAA-FET时，功能层201作为GAA-FET的沟道，牺牲层202在后续工序中被去除。本领域技术人员应当理解，本发明并不限于此，功能层201在不同的应用场景下，还可以实现其他功能，例如在有源或无源光器件中起到波导的作用等。
功能层201和牺牲层202由相同材料构成，例如均由Si构成，本领域技术人员应当理解，功能层201和牺牲层202也可以由其他材料构成，例如还可以由Ge、SiGe、GaAs、InSb、GaP、GaN、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP等材料构成。牺牲层202掺杂有n型或p型杂质，功能层201可以是非掺杂的，例如功能层201为本征半导体，在一些可选实施方式中，功能层201也可以是掺杂的，牺牲层202的掺杂浓度大于功能层201。
在本发明实施例的一些可选实施方式中，功能层201可以为非掺杂层或轻掺杂层，牺牲层202可以为重掺杂层，由于功能层201和牺牲层202的掺杂浓度之间的差异，在后续的刻蚀工艺中，能够选择性地从叠层结构200中刻蚀牺牲层202。在一些可选实施方式中，功能层201可以由本征半导体材料构成，或者功能层201的掺杂浓度可以小于5×1014cm-3，牺牲层202的掺杂浓度可以大于5×1014cm-3。本发明的发明人发现，掺杂浓度在5×1014cm-3是一个截止点，以n型掺杂的Si材料为例，掺杂浓度大于5×1014cm-3的掺杂层相对于掺杂浓度小于5×1014cm-3的掺杂层或非掺杂层具有良好的刻蚀选择比。进一步地，牺牲层202的掺杂浓度也不适宜过高，当牺牲层202的掺杂浓度过高时，会使得功能层201和牺牲层202的晶格常数之间差异增大，在一些可选实施方式，牺牲层的掺杂浓度为6×1014cm-3至5×1021cm-3，更优选地为1×1015cm-3至5×1021cm-3。
衬底100在至少其表面部分上包括单晶半导体层。衬底100可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaN、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP等。在一些可选实施方式中，衬底100可以由晶体Si制成。衬底100与叠层结构200之间还可以有其他层。衬底100与功能层201或牺牲层202的材料可以相同，也可以不同，当衬底100与功能层201或牺牲层202的材料不同时，衬底100与叠层结构200之间还可以存在有缓冲层，缓冲层可以用于逐渐地将晶格常数从衬底的晶格常数改变为功能层201或牺牲层202的晶格常数。
现有技术中的SiGe层中，Ge含量在20%至50%的量级，如图10所示，使得SiGe的晶格常数与Sie的晶格常数存在较大差异，因此，随着Si层和SiGe层的堆叠层数不断增加，其内部应力也会不断累积，当Si层和SiGe层的堆叠层数达到一定程度时，会导致晶圆翘曲，严重时甚至会导致晶圆破裂。而本发明实施例的功能层201和牺牲层202由相同材料构成，仅掺杂浓度存在差异，功能层201和牺牲层202的晶格常数差异极小。以功能层201和牺牲层202为Si材料为例，当向牺牲层202掺杂P等V族元素时，P原子取代Si晶体中的少量的Si原子，占据其晶格上的位置，常规半导体掺杂工艺的掺杂浓度与SiGe层中的Ge含量相比极其微量，如图11所示，几乎不会改变牺牲层202的晶格常数，因此功能层201和牺牲层202的晶格常数几乎一致，功能层201和牺牲层202的界面处不会出现因晶格失配而导致应力，也不会在功能层201中引入位错缺陷。与图1所示的相关技术相比，本发明实施例的叠层结构的牺牲层的厚度可以做的很薄，例如与功能层的厚度保持一致，工艺简单、堆叠层数高且产能大，本发明实施例的叠层结构的堆叠层数可达上百层，不会出现晶圆翘曲甚至破裂的现象，且不会在功能层201中引入因晶格失配而导致的位错缺陷。
在本发明实施例的一些可选实施方式中，上述步骤S110可以包括：利用化学气相沉积工艺，在衬底100上交替外延生长功能层201和牺牲层202。
在图4的示例中，衬底100上先外延生长牺牲层202，再外延生长功能层201，然而本发明并不限于此，也可以先外延生长功能层201，再外延生长牺牲层202，并且功能层201与牺牲层202之间还可以存在其他层。
仍以功能层201和牺牲层202为Si材料为例，外延生长功能层201的步骤包括：向工艺腔室内通入含硅气体；外延生长牺牲层202的步骤包括：向工艺腔室内通入含硅气体和含杂质元素的气体。更具体地，该工艺腔室为化学气相沉积（CVD）工艺腔室，该含硅气体可以包括SiH4、Si2H6、SiH2Cl2中的至少一个。在外延生长功能层201的步骤中，含硅气体受热分解，Si原子沉积在衬底表面成膜。在外延生长牺牲层202的步骤中，含硅气体和含杂质元素的气体受热分解，Si原子和杂质原子沉积在衬底表面成膜，即原位掺杂形成掺杂半导体层。当需要n型掺杂时，该含杂质元素的气体例如可以包括PH3、AsH3、SbH3、BiH3中的至少一个；当需要p型掺杂时，该含杂质元素的气体例如可以包括B2H6。在一些可选实施方式中，牺牲层202中掺杂大原子量的杂质元素，例如As、Sb、Bi等，相应地，外延生长牺牲层202的步骤中所采用的含杂质元素的气体可以包括AsH3、SbH3、BiH3等。大原子量的杂质元素更加难以向功能层扩散，可以避免牺牲层202与功能层201之间的掺杂浓度差异降低，提高牺牲层202相对于功能层201的刻蚀选择比。
在本发明实施例的一些可选实施方式中，该外延生长的温度为400至750℃。外延生长的温度不宜过高，若外延生长的温度过高，可能使得牺牲层202中的部分杂质原子扩散到功能层201中，这样会降低牺牲层202与功能层201之间的掺杂浓度差异，从而导致后续的选择性刻蚀工艺中，牺牲层202相对于功能层201的刻蚀选择比降低。
S120. 从叠层结构中选择性地去除牺牲层。
如图8所示，图8是沿图1中的A-A线的截面示意图，叠层结构200被选择性地去除了牺牲层202，而仅保留功能层201。在本发明实施例的一些可选实施方式中，功能层201例如可以作为GAA-FET的沟道，在后续工序中，在功能层201的周围形成栅极结构。
在本发明实施例的一些可选实施方式中，在步骤S110之后且在步骤S120之前，还可以包括如下步骤：
S111. 去除预定厚度的牺牲层202。
如图5所示，图5是沿图3中的B-B线的截面示意图，在沿B-B线的方向上，牺牲层202的两侧被去除预定厚度，该预定厚度约为3至10nm，更优选地为约5nm。
S112. 利用绝缘层203填充牺牲层202被去除预定厚度后所形成的空间。
如图6所示，绝缘层203例如可以为氮化硅，例如可以通过ALD工艺形成，绝缘层203例如可以用于避免后续形成的栅极结构与源区或漏区导通。
S113. 在功能层201侧面外延生成外延层204。
如图7所示，外延层204例如可以作为GAA-FET的源区和漏区。由于外延层204的支撑，在去除牺牲层202之后，能够形成如图8所示的相互间隔开的多个功能层201。
在本发明实施例的一些可选实施方式中，上述步骤S120可以包括：利用工艺气体对叠层结构200进行各向同性等离子体刻蚀。
由于需要对牺牲层202进行横向刻蚀，因此需要采用各向同性等离子体刻蚀，在刻蚀过程中，工艺腔室的下电极功率为0，或者施加小功率的下电极功率。
为了提高牺牲层202相对于功能层201的刻蚀选择比，能够在完全去除牺牲层202的同时使得功能层201不受损伤或者仅受少量损伤，本发明的发明人通过研究后发现，利用含氯气体和/或含溴气体作为主刻蚀气体，对于高掺杂的牺牲层202具有良好的选择性，其中该含氯气体例如可以包括Cl2、HCl中的至少一个，该含溴气体可以包括Br2、HBr中的至少一个。为了进一步提升刻蚀形貌，工艺气体还可以包括辅助刻蚀气体，该辅助刻蚀气体可以包括N2、He、Ar中的至少一个。进一步地，在工艺气体中，辅助刻蚀气体与主刻蚀气体的流量比可以为3至2500，其中主刻蚀气体的流量可以为20至1000sccm，辅助刻蚀气体的流量可以为3至50slm。经测试，采用本发明实施例的各向同性等离子体刻蚀，能够实现数十微米量级的横向刻蚀且具有良好的刻蚀选择比。
在本发明实施例的一些可选实施方式中，在步骤S120之后，还可以包括如下步骤：
S121. 对功能层201进行氧化处理。
功能层201可能因各种因素而残留有杂质元素，例如在利用外延生长形成功能层201的过程中，可能存在重掺杂的牺牲层202中的部分杂质原子扩散到功能层201中的情况，或者在步骤S120对牺牲层202选择性刻蚀结束后，仍可能有少量牺牲层202残留在功能层201表面。在某些应用场景下，残留在功能层201中的杂质元素可能会产生不利影响，例如在功能层201作为GAA-FET的沟道时，残留的杂质元素可能导致沟道难以被完全关断。为了去除这些杂质，可以对功能层201进行氧化处理，以在功能层201表面生成氧化层，在功能层201为Si材料时，该氧化层例如为氧化硅层。该氧化层能够使得功能层201表面附近的杂质原子在该氧化层中富集。
S122. 去除功能层201表面的氧化层。
由于杂质元素在氧化层中富集，在去除掉功能层201表面氧化生成的氧化层之后，就可以去除掉功能层201中残留的杂质元素。
经过上述步骤S121和S122之后，不仅可以去除功能层201中残留的杂质元素，还可以使得功能层201的表面更为平滑。由于从功能层201表面凸起的毛刺部分更容易被氧化，在选择性地去除功能层201表面的氧化层之后，即可以清除功能层201表面的毛刺部分，以进一步提升后续制造的器件的性能。在一些可选实施方式中，由于上述步骤S121和S122会去除一定厚度的功能层，因此，在外延生长功能层的过程中，可以使功能层的厚度略大于预定厚度，从而可以在经过步骤S121和S122之后使得功能层的厚度正好等于预定厚度。
为了形成半导体器件，在本发明实施例的一些可选实施方式中，在步骤S120之后，还可以包括：
S130. 在功能层周围形成栅极结构。
如图9所示，在功能层201周围形成栅极结构，从而功能层201作为了半导体器件的沟道，栅极结构围绕沟道设置。栅极结构可以包括围绕功能层201设置的栅极介电层205和栅电极层206。栅极介电层205例如可以包括一层或多层介电材料，例如HfO2等高k介电材料；栅电极层206可以包括一层或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其合金、其他合适的材料和/或其组合。
相应地，当功能层用作半导体器件的沟道时，本发明实施例还提供了一种半导体器件，如图2至图9所示，该半导体器件可以包括衬底100；至少一个功能层201，设置在衬底100上，至少一个功能层201在竖直方向上间隔设置，功能层201由上文所述的半导体结构的制造方法得到；栅极结构，围绕各个功能层201设置；源/漏区204，分别设置在功能层201的两侧，且与功能层201连接。优选地，功能层201为多个。更具体地，该半导体器件例如可以是3D DRAM。
而当功能层用作光器件的波导时，本发明实施例还提供了一种光器件，该光器件包括至少一个功能层201，功能层201用于传输光信号，功能层201由上文所述的半导体结构的制造方法得到。优选地，功能层201为多个。
由于本发明实施例的叠层结构中的各层由相同材料构成，各层之间的晶格常数差异极小，在外延生长的过程中不会累积应力而导致晶圆翘曲甚至破裂，且不会向功能层中引入位错缺陷，因此，本发明实施例的叠层结构不仅可以形成在平面上，还可以适应性地形成在各种复杂表面上，以适应不同应用场景下的需要。在此情况下，叠层结构的功能层中的至少一个的至少部分为弯曲状或弯折状，和/或叠层结构的牺牲层中的至少一个的至少部分为弯曲状或弯折状。而常规方案中的Si/SiGe叠层结构由于弯曲或弯折处会引入更大的应力，无法制造具有弯曲状或弯折状的叠层结构。下面将通过若干示例来详细描述本发明实施例的具有弯曲状或弯折状的叠层结构，本领域技术人员应当理解，下文的示例并非穷举，由于本发明实施的叠层结构的功能层与牺牲层之间几乎不存在晶格常数差异，本领域技术人员可以根据实际情况设计其他具有弯曲状或弯折状的叠层结构。
在本发明实施例的一个示例中，如图12和图13所示，衬底110包括波浪状表面，本领域技术人员应当理解，衬底110不必全部为波浪状表面，可以仅部分为波浪状表面。叠层结构210适应性地形成在衬底110的波浪状表面上，叠层结构210包括交替堆叠的功能层211和牺牲层212，同样地，可以利用化学气相沉积工艺，在衬底110上交替外延生长功能层211和牺牲层212。在从叠层结构210中选择性地去除牺牲层212之后，形成如图13所示的多个相互间隔开的波浪状的功能层211。关于在衬底上形成叠层结构以及从叠层结构中选择性地去除牺牲层的步骤的进一步细节可以对应参考上文的相应描述，在此不再赘述。
在本发明实施例的另一示例中，如图14和图15所示，衬底120包括从衬底本体121表面凸起的凸起结构122，叠层结构220适应性地形成在衬底本体121和凸起结构122的表面上，叠层结构220包括交替堆叠的功能层221和牺牲层222，在从叠层结构220中选择性地去除牺牲层222之后，形成如图15所示的多个相互间隔开的类似于字符Ω状的功能层221。在图14和图15的示例中，凸起结构122的截面为矩形状，然而本发明并不限于此，凸起结构也可以为其他形状，如图16所示，凸起结构可以为锯齿状凸起结构123或梯形状凸起结构124等。在图14和图15的示例中，凸起结构122的顶面和侧面均为平面，然而本发明并不限于此，凸起结构的表面可以全部为曲面，如图16中的凸起结构125，或者部分为曲面，如图16中的凸起结构126。本领域技术人员还应当理解，衬底本体121的上表面也不限于为平面，也可以包括弯曲或弯折状表面。关于在衬底上形成叠层结构以及从叠层结构中选择性地去除牺牲层的步骤的进一步细节可以对应参考上文的相应描述，在此不再赘述。
在本发明实施例的又一示例中，如图17至图19所示，衬底130具有从衬底本体131表面凸起的凸起结构，该凸起结构可以包括第一凸起部132和第二凸起部133，其中第一凸起部132位于衬底本体131上，第二凸起部133位于第一凸起部132上，第二凸起部133在衬底本体131所处平面上的投影面积大于第一凸起部132在衬底本体131所处平面上的投影面积，且第一凸起部132在衬底本体131所处平面上的投影位于第二凸起部133在衬底本体131所处平面上的投影内。叠层结构230适应性地形成在衬底本体131和该凸起结构的表面上，叠层结构230包括交替堆叠的功能层231和牺牲层232。关于在衬底上形成叠层结构的步骤的进一步细节可以对应参考上文的相应描述，在此不再赘述。
进一步地，从叠层结构230中选择性地去除牺牲层232的步骤可以包括：
S120a. 对叠层结构230进行各向异性刻蚀。
在此步骤中，可以对工艺腔室施加下电极功率以实现各向异性等离子体刻蚀。在该各向异性刻蚀过程中，衬底本体131和第二凸起部133相对于功能层231和牺牲层232具有高刻蚀选择比，即第二凸起部133成为了刻蚀掩膜，第二凸起部133正下方以外的叠层结构230均被刻蚀，仅保留第二凸起部133正下方的叠层结构230，如图18所示。
S120b. 从所保留的叠层结构230中选择性地去除牺牲层232。
如图19所示，在从叠层结构230中选择性地去除牺牲层232之后，形成多个相互间隔开的类似于中括号的功能层221。关于从叠层结构中选择性地去除牺牲层的步骤的进一步细节可以对应参考上文的相应描述，在此不再赘述。
在图12至图19所示的示例中，分别示例性地描述了在各种不同形貌的衬底上形成叠层结构，并从叠层结构中选择性地去除牺牲层，以得到相互间隔开的不同形貌的功能层，这些不同形貌的功能层能够满足不同应用场景下的需求。例如，当该半导体结构用于GAA-FET时，本发明实施例中的功能层由于为弯曲状或弯折状，相比与常规GAA-FET中的平直状的沟道，当围绕本发明实施例的功能层形成栅极结构时，其栅极宽度更宽，能够更好地抑制短沟道效应，对漏电流实现更好的控制。当该半导体结构用于有源或无源光器件时，本发明实施例中的功能层能够起到波导的作用，能够实现不同场景下端点间光信号的传播。
相应地，本发明实施例还提供了一种半导体器件，如图20所示，该半导体器件可以包括：衬底110；至少一个功能层211，设置在衬底上，至少一个功能层211在竖直方向上间隔设置，功能层211中的至少一个的至少部分为弯曲状；栅极结构，围绕各个功能层211设置；源/漏区（未示出），分别设置在多个功能层211的两侧，且与功能层211连接。在本实施例中，栅极结构可以包括围绕功能层211设置的栅极介电层215和栅电极层216。由于本发明实施例的半导体器件的功能层为弯曲状或弯折状，相比与常规的平直状的沟道，本发明实施例的半导体器件的栅极宽度更宽，能够更好地抑制短沟道效应，对漏电流实现更好的控制。优选地，功能层211为多个。更具体地，该半导体器件例如可以是3D DRAM。
在图20的示例中，所有的功能层211均为弯曲状，本领域技术人员应当理解，也可以仅部分功能层211为弯曲状，对于一个功能层211而言，也不必全部为弯曲状，也可以一个功能层211的部分区段为弯曲状。本领域技术人员应当理解，功能层也可以为弯折状，例如图14至图19所示例的弯折状，同样地，不必所有的功能层均为弯折状，也可以仅部分功能层211为弯折状，对于一个功能层而言，也不必全部为弯折状，也可以一个功能层的部分区段为弯折状。本领域技术人员还应当理解，在本发明实施例的半导体器件中，可以部分功能层包括弯曲状的区段或全部为弯曲状，部分功能层包括弯折状的区段或全部为弯折状，还可以一个功能层即包括弯曲状的区段也包括弯折状的区段，本发明对此不做任何限定。
本发明上文实施例中重点描述的是各个实施例之间的不同，各个实施例之间不同的优化特征只要不矛盾，均可以组合形成更优的实施例，考虑到行文简洁，在此则不再赘述。
以上所述仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
Claims (15)
1.一种半导体结构的制造方法，其特征在于，包括：
在衬底上形成叠层结构，所述叠层结构包括交替堆叠的功能层和牺牲层，所述功能层和所述牺牲层由相同材料构成，所述牺牲层掺杂有n型或p型杂质，且所述牺牲层的掺杂浓度大于所述功能层；
从所述叠层结构中选择性地去除所述牺牲层；
所述衬底包括从衬底本体表面凸起的凸起结构，所述叠层结构适应性地形成在所述衬底本体和所述凸起结构的表面上，所述凸起结构包括：
第一凸起部，位于所述衬底本体上；
第二凸起部，位于所述第一凸起部上，所述第二凸起部在所述衬底本体所处平面上的投影面积大于所述第一凸起部在所述衬底本体所处平面上的投影面积，且所述第一凸起部在所述衬底本体所处平面上的投影位于所述第二凸起部在所述衬底本体所处平面上的投影内。
2.根据权利要求1所述的制造方法，其特征在于，所述功能层和所述牺牲层为多个，所述功能层中的至少一个的至少部分为弯曲状或弯折状；和/或
所述牺牲层中的至少一个的至少部分为弯曲状或弯折状。
3.根据权利要求1所述的制造方法，其特征在于，从所述叠层结构中选择性地去除所述牺牲层，包括：
对所述叠层结构进行各向异性刻蚀，保留所述第二凸起部正下方的所述叠层结构；
从所保留的所述叠层结构中选择性地去除所述牺牲层。
4.根据权利要求1所述的制造方法，其特征在于，所述功能层为非掺杂层；或者所述功能层的掺杂浓度小于5×1014cm-3；或者
所述牺牲层的掺杂浓度大于5×1014cm-3；
所述牺牲层的掺杂浓度为6×1014cm-3至5×1021cm-3。
5.根据权利要求1至4中任一项所述的制造方法，其特征在于，所述在衬底上形成叠层结构，包括：
利用化学气相沉积工艺，在所述衬底上交替外延生长所述功能层和所述牺牲层。
6.根据权利要求5所述的制造方法，其特征在于，所述功能层和所述牺牲层的材料为硅；
所述外延生长所述功能层的步骤包括：向工艺腔室内通入含硅气体；
所述外延生长所述牺牲层的步骤包括：向所述工艺腔室内通入所述含硅气体和含杂质元素的气体。
7.根据权利要求6所述的制造方法，其特征在于，所述含硅气体包括SiH4、Si2H6、SiH2Cl2中的至少一个；
所述含杂质元素的气体包括B2H6，或者所述含杂质元素的气体包括PH3、AsH3、SbH3、BiH3中的至少一个。
8.根据权利要求5所述的制造方法，其特征在于，所述外延生长的温度为400至750℃。
9.根据权利要求1至4中任一项所述的制造方法，其特征在于，所述从所述叠层结构中选择性地去除所述牺牲层，包括：
利用工艺气体对所述叠层结构进行各向同性等离子体刻蚀。
10.根据权利要求9所述的制造方法，其特征在于，所述功能层和所述牺牲层的材料为硅；
所述工艺气体包括含氯气体、含溴气体中的至少一个。
11.根据权利要求10所述的制造方法，其特征在于，所述含氯气体包括Cl2、HCl中的至少一个；
所述含溴气体包括Br2、HBr中的至少一个；
所述工艺气体还包括N2、He、Ar中的至少一个。
12.根据权利要求1至4中任一项所述的制造方法，其特征在于，在从所述叠层结构中选择性地去除所述牺牲层之后，还包括：
对所述功能层进行氧化处理；
去除所述功能层表面的氧化层。
13.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括从衬底本体表面凸起的凸起结构，所述凸起结构包括：
第一凸起部，位于所述衬底本体上；
第二凸起部，位于所述第一凸起部上，所述第二凸起部在所述衬底本体所处平面上的投影面积大于所述第一凸起部在所述衬底本体所处平面上的投影面积，且所述第一凸起部在所述衬底本体所处平面上的投影位于所述第二凸起部在所述衬底本体所处平面上的投影内；
至少一个功能层，适应性地设置在所述衬底本体和所述凸起结构的表面上，至少一个所述功能层在竖直方向和水平方向上间隔设置，所述功能层中的至少一个的至少部分为弯曲状或弯折状；
栅极结构，围绕各个所述功能层设置；
源/漏区，分别设置在所述功能层的两侧，且与所述功能层连接。
14.一种半导体器件，其特征在于，包括：
衬底；
至少一个功能层，设置在所述衬底上，至少一个所述功能层在竖直方向上间隔设置，所述功能层由权利要求1至12中任一项所述的半导体结构的制造方法得到；
栅极结构，围绕各个所述功能层设置；
源/漏区，分别设置在所述功能层的两侧，且与所述功能层连接。
15.一种光器件，其特征在于，包括：
至少一个功能层，用于传输光信号，所述功能层由权利要求1至12中任一项所述的半导体结构的制造方法得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311047857.4A CN116779450B (zh) | 2023-08-18 | 2023-08-18 | 半导体器件、光器件及半导体结构的制造方法 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116779450A CN116779450A (zh) | 2023-09-19 |
| CN116779450B true CN116779450B (zh) | 2024-03-26 |
Family
ID=87986238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311047857.4A Active CN116779450B (zh) | 2023-08-18 | 2023-08-18 | 半导体器件、光器件及半导体结构的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116779450B (zh) |
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- 2023-08-18 CN CN202311047857.4A patent/CN116779450B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115775769A (zh) * | 2021-09-06 | 2023-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| WO2023073211A1 (en) * | 2021-10-29 | 2023-05-04 | Ams-Osram International Gmbh | Method for processing an optoelectronic component and optoelectronic component |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116779450A (zh) | 2023-09-19 |
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| GR01 | Patent grant |