TWI821993B - 半導體裝置及其製造方法 - Google Patents

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蔡函育
柳依秀
林宥霆
張志仲
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Abstract

提供一種半導體裝置的製造方法，包含形成鰭片結構，其包含設置於底部鰭片結構上方的多個第一半導體層與多個第二半導體層的堆疊層以及位於堆疊層上方的硬遮罩層，形成隔離絕緣層使得硬遮罩層以及堆疊層自隔離絕緣層露出，形成犧牲披覆層於所露出的硬遮罩層以及堆疊層的至少多個側壁上方，形成第一介電層的一或多層以及插入層於犧牲披覆層以及鰭片結構上方，執行退火操作以將第一介電層的所述一或多層與插入層的一部份從非晶形式轉化為結晶形式，以及移除第一介電層的所述一或多層與插入層的所述剩餘非晶部分以形成凹槽。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置，特別是關於具有凹形輪廓的介電層。
隨著半導體產業為了追求更高的裝置密度、更高的性能和更低的成本而進展至奈米技術製程節點之中，來自製造與設計問題的挑戰導致了三維設計的發展，諸如多閘極場效電晶體（field effect transistor；FET），包含鰭式場效電晶體（fin field effect transistor；FinFET）以及全繞式閘極（gate-all-around；GAA）場效電晶體。
本發明實施例提供一種半導體裝置的製造方法，包含形成鰭片結構，其包含設置於底部鰭片結構上方的多個第一半導體層與多個第二半導體層的堆疊層以及位於堆疊層上方的硬遮罩層；形成隔離絕緣層使得硬遮罩層以及堆疊層自隔離絕緣層露出；形成犧牲披覆層於所露出的硬遮罩層以及堆疊層的至少多個側壁上方；形成第一介電層的一或多層以及插入層於犧牲披覆層以及鰭片結構上方；執行退火操作以將第一介電層的所述一或多層與插入層的一部份從非晶形式轉化為結晶形式；以及移除第一介電層的所述一或多層與插入層的所述剩餘非晶部分以形成凹槽。
本發明實施例提供一種半導體裝置的製造方法，包含形成鰭片結構；形成隔離絕緣層使得鰭片結構的上部部分自隔離絕緣層露出；形成犧牲層於鰭片結構所露出的上部部分的至少多個側壁上方；形成第一介電層於犧牲層上方；形成第二介電層於第一介電層上方，第二介電層是由不同於第一介電層的材料所形成；凹蝕第二介電層；形成兩層的氧化鉿以及氧化物插入層於內凹的第二介電層上方；佈植多個離子至所述兩層的氧化鉿以及氧化物插入層的一部份中；對所述兩層的氧化鉿以及氧化物插入層退火以將所述兩層的氧化鉿以及氧化物插入層未佈植那些離子的多個部分從非晶轉化為結晶，其中所述兩層的氧化鉿層以及氧化物插入層佈植那些離子的部分仍維持非晶；以及移除所述非晶的複數個膜層以形成凹槽。
本發明實施例提供一種半導體裝置，包含第一源極∕汲極磊晶層及第二源極∕汲極磊晶層；以及鰭片結構，設置於第一源極∕汲極磊晶層與第二源極∕汲極磊晶層之間以及設置於隔離絕緣層上，其中鰭片結構包含第一介電層、第二介電層，設置於第一介電層上方、第三介電層的複數個膜層、以及插入層，設置於第二介電層上方；以及第三介電層的那些膜層包含結晶形式的第三介電層。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。此外，用詞「由……製成」可以代表「包括」或者「由……組成」的涵義。在本揭露中，用詞「A、B、以及C的一者」代表「A、B、及∕或C」（A、B、C、A與B、A與C、B與C、或A與B與C）的涵義，且除非有另行說明，否則並非代表來自A的一元件、來自B的一元件、以及來自C的一元件的涵義。
鰭式場效電晶體（FinFETs）為非平面的多閘極電晶體，具有自電晶體的閘極以及自電晶體的源極與汲極垂直地延伸的「鰭片」。多個鰭式場效電晶體可以互相耦合以提供積體電路（integrated circuit）裝置。決定鰭式場效電晶體或者近似的裝置的裝置性能的因素之一是相鄰的鰭片之間的電容大小。寄生電容（parasitic capacitance）的增加會降低電路速度，從而減少裝置的性能。
在本揭露中，源極∕汲極代表源極及∕或汲極。值得注意的是，在本揭露中，源極以及汲極可以互換地使用，且上述之結構也實質上相同。
第1A、1B、2A、2B、3、4、5、6、7、8、9A、9B、9C圖以及第9D圖是根據本發明實施例，繪示出製造半導體鰭式場效電晶體（FinFET）裝置的各種階段。應理解的是，可提供額外的操作於第1A圖至第9D圖所繪示的製程之前、期間、或之後，且下方描述的一些操作步驟可以為了本方法的額外實施例進行替換或刪去。本揭露的操作∕製程的順序也為可互換的。
如第1A圖所繪示，交替地形成多個第一半導體20以及多個第二半導體層25於半導體基板10上方。在一些實施例中，半導體基板10為結晶Si基板。在其他實施例中，半導體基板10包含其他元素半導體，諸如鍺；化合物半導體包含IV-IV族化合物半導體諸如SiC以及SiGe、III-V族化合物半導體諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及∕或GaInAsP；或上述之組合。在一實施例中，半導體基板10為絕緣體上覆矽（silicon-on-insulator；SOI）基板的矽層。
第一半導體層20以及第二半導體層25是由具有不同晶格常數的材料所形成，且可包含一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或InP。在一些實施例中，第一半導體層20以及第二半導體層25是由Si、Si化合物、SiGe、Ge、或Ge化合物所形成。在一實施例中，第一半導體層20為Si 1-xGe x，其中x等於或者大於約0.2且等於或小於約0.6，而第二半導體層25為Si 1-yGe y，其中y小於x且等於或小於約0.1。在本揭露中，「M化合物」或者以「M為主的化合物」代表化合物的主要成分為M的涵義。
第一半導體層20的厚度可以等於或者小於第二半導體層25的厚度，且在一些實施例中，第一半導體層20的厚度範圍為約4奈米至約30奈米，而在其他實施例中，第一半導體層20的厚度範圍為約5奈米至約20奈米。在一些實施例中，第二半導體層25的厚度範圍為約4奈米至約30奈米，而在其他實施例中，第二半導體層25的厚度範圍為約5奈米至約20奈米。多個第一半導體層20的厚度可以彼此相同或者彼此不同，而多個第二半導體層25的厚度可以彼此相同或者彼此不同。儘管第1A圖繪示出三個第一半導體層20以及三個第二半導體層25，半導體層的數目並不以三個為限，在一些實施例中，半導體層的數目可為1、2、或多於3、以及小於10。
此外，在一些實施例中，頂部半導體層24磊晶地成長於第一半導體層20與第二半導體層25的堆疊結構上方。在一些實施例中，頂部半導體層24為Si 1-zGe z，其中z等於或者大於約0.2且等於或小於約0.7。在一些實施例中，z等於x。頂部半導體層24的厚度大於每個第一半導體層20以及每個第二半導體層25的厚度。在一些實施例中，頂部半導體層24的厚度範圍為約10奈米至約100奈米，而在其他實施例中，頂部半導體層24的厚度範圍為約20奈米至約50奈米。此外，在一些實施例中，蓋（cap）半導體層26磊晶地形成於頂部半導體層24上，蓋半導體層26是由不同於頂部半導體層24的材料所形成。在一些實施例中，蓋半導體層26是由Si所形成，且其厚度範圍為約0.5奈米至約10奈米。蓋半導體層26是用來控制Ge自頂部半導體層24的外擴散（out-diffusion），且在後續執行化學機械拋光（chemical mechanical polishing；CMP）處理期間維持頂部半導體層24的表面的品質。
此外，形成硬遮罩層15於蓋半導體層26上方，硬遮罩層15包含一或多層的絕緣材料或者非晶（amorphous）半導體材料（例如，非晶矽（a-Si））。在一些實施例中，硬遮罩層15包含第一硬遮罩層15A以及第二硬遮罩層15B。在一些實施例中，第一硬遮罩層15A為具有約1奈米至約20奈米的厚度範圍的氧化矽，而第二硬遮罩層15B為具有約10奈米至約100奈米的厚度範圍的氮化矽。
在形成第1A圖中所繪示的多個堆疊層之後，藉由使用一或多道微影以及蝕刻操作形成多個鰭片結構，如第2A圖所繪示。鰭片結構可藉由任意合適的方法來圖案化。舉例來說，鰭片結構可使用一或多道光學微影製程來圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物以圖案化硬遮罩層15。藉由使用圖案化的硬遮罩層作為蝕刻遮罩，將堆疊的半導體層圖案化為鰭片結構29，如第2A圖所繪示。在一些實施例中，頂部半導體層24以及蓋半導體層26為硬遮罩層的一部份以及後續執行的化學機械拋光處理的蝕刻停止層（etch stop layer；ESL）。
在第2A圖中，鰭片結構29在Y方向上延伸且在X方向上配置。鰭片結構的數目並不以第2A圖所繪示的兩個為限，且可小至一或者大於三。在一些實施例中，一或多個虛置鰭片結構形成於鰭片結構29的兩側以改善圖案化操作中的圖案保真度（fidelity）。如第2A圖所繪示，第一半導體層與第二半導體層的交替堆疊是設置於底部鰭片結構23上。
在一些實施例中，鰭片結構29的上部部分沿著Y方向的寬度範圍為約5奈米至約40奈米，而在其他實施例中，鰭片結構29的上部部分沿著Y方向的寬度範圍為約10奈米至約30奈米。
在一些實施例中，在形成第一半導體層與第二半導體層的交替堆疊之前，第一底部半導體層22A磊晶地形成於半導體基板10上。第一底部半導體層22A是由不同於半導體基板10的材料所形成。在一些實施例中，當半導體基板10為Si基板時，第一底部半導體層22A包含SiGe，其中Ge的含量為約10原子百分比（atomic ％）至約60原子百分比（Si 0.9Ge 0.1至Si 0.4Ge 0.6）。在一些實施例中，第一底部半導體層22A的厚度範圍為約4奈米至約30奈米，而在其他實施例中，第一底部半導體層22A的厚度範圍為約5奈米至約25奈米。
此外，第二底部半導體層22B磊晶地形成於第一底部半導體層22A上方。第二底部半導體層22B是由不同於第一底部半導體層22A的材料所形成。在一些實施例中，當第一底部半導體層為SiGe時，第二底部半導體層22B包含Si或SiGe，其中Ge的含量小於第一底部半導體層22A的含量且範圍為約0原子百分比至約10原子百分比。在一些實施例中，第二底部半導體層22B的厚度範圍為約40奈米至約200奈米，而在其他實施例中，第二底部半導體層22B的厚度範圍為約50奈米至約150奈米。
接著，如第1B圖所繪示，交替地形成第一半導體層20以及第二半導體層25於第二底部半導體層22B上方。此外，近似於第2A圖，形成鰭片結構29，如第2B圖所繪示。
在形成如第2A圖所繪示的鰭片結構29之後，形成一或多層襯絕緣層18於鰭片結構29上方，且形成包含一或多層的絕緣材料的絕緣材料層30於基板上方，使得具有襯絕緣層18的鰭片結構29完全地嵌入（embedded）至絕緣材料層30中。
襯絕緣層18以及絕緣材料層的絕緣材料可以彼此相同或者彼此不同，並包含一或多個的氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiOC、SiCN、氟摻雜矽酸鹽玻璃（fluoride-doped silicate glass；FSG）、或者低介電常數介電材料。在一些實施例中，襯絕緣層18是由氧化矽或氮化矽所形成，且絕緣材料層30是由氧化矽所形成。絕緣材料是藉由低壓化學氣相沉積（low pressure chemical vapor deposition；LPCVD）、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition；PECVD）、可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）、及∕或原子層沉積（atomic layer deposition；ALD）來形成。在絕緣材料層30的形成之後，可執行退火（annealing）操作。接著，執行諸如化學機械拋光（CMP）方法及∕或回蝕刻（etch-back）方法的平坦化操作，使得硬遮罩層15的上表面（第二硬遮罩層15B）自絕緣材料層30露出，如第3圖所繪示。
接著，如第4圖所繪示，凹蝕絕緣材料層以形成隔離絕緣層30，使得鰭片結構29的多個上部部分被露出。藉由此操作鰭片結構29藉由隔離絕緣層30將彼此分隔，隔離絕緣層30也被稱為淺溝槽隔離（shallow trench isolation；STI）。
在一些實施例中，凹蝕絕緣材料層30直至底部鰭片結構23的上部部分被露出。第一半導體層20為隨後將被移除的犧牲層，而第二半導體層25隨後形成於半導體線（wires）或半導體片（sheets）（奈米-主體或奈米-結構）之中並作為全繞式閘極（GAA）場效電晶體（FET）的通道層。在一些實施例中，在絕緣材料層30的凹槽蝕刻期間或之後，移除了襯絕緣層18、硬遮罩層15、以及蓋半導體層26，從而露出了頂部半導體層24，如第4圖所繪示。
在形成隔離絕緣層30之後，形成犧牲披覆（cladding）層35於鰭片結構29所露出的部分上方，如第5圖所繪示。犧牲披覆層35包含一或多層絕緣材料或者半導體材料。在一些實施例中，犧牲披覆層35包含非晶或者多晶半導體材料（例如，Si、SiC、SiGe、或Ge）。在某些實施例中，犧牲披覆層35為非晶SiGe，具有範圍為約20原子百分比至約40原子百分比的Ge濃度。在一些實施例中，犧牲披覆層35的Ge濃度相同於或者近似於（差異在±5％之內）第一半導體層20的Ge濃度。在一些實施例中，犧牲披覆層35的厚度範圍為約5奈米至約50奈米。若犧牲披覆層35的厚度小於此範圍，金屬閘極形成的空間會太小且金屬閘極結構的一些膜層將不能適當地（properly）形成。若犧牲披覆層35的厚度大於此範圍，相鄰的鰭片結構之間的電性分隔將會不夠。在一些實施例中，在形成犧牲披覆層35之前，形成薄半導體層於鰭片結構29所露出的部分上方。在一些實施例中，薄半導體層為未摻雜Si。在一些實施例中，未摻雜Si為結晶Si。在一些實施例中，薄半導體層的厚度範圍為約2奈米至約3奈米。在一些實施例中，犧牲披覆層35是藉由化學氣相沉積（chemical vapor deposition；CVD）或原子層沉積（ALD）來順應地（conformally）形成。在一些實施例中，犧牲披覆層35的沉積溫度小於或者近似於第一半導體層20的沉積溫度。在一些實施例中，犧牲披覆層35的沉積溫度範圍為約500℃至約600℃。來源氣體包含SiH 4、GeH 4、以及HCl的混合物，並以H 2或N 2作為載子氣體。犧牲披覆層35控制隔離區中的應力（stress）。
接著，如第6圖所繪示，執行一或多道回蝕刻操作以移除犧牲披覆層35的多個水平部分，從而露出頂部半導體層24的上表面以及隔離絕緣層30的上表面。在一些實施例中，在沉積-蝕刻操作之後，執行移除殘留物的濕式清洗製程。
隨後，形成第一介電層40於鰭片結構上方，以及行程第二介電層45於第一介電層40上方，使得鰭片結構完全地嵌入至第二介電層45中，如第7圖所繪示。第一介電層40包含一或多層的絕緣材料，諸如氧化矽、氮氧化矽、氮化矽、SiOC、SiCN、或SiOCN，並藉由低壓化學氣相沉積（LPCVD）、電漿增強化學氣相沉積（PECVD）、或原子層沉積（ALD）、或任意其他合適的薄膜形成方法來形成。在一些實施例中，SiCN或SiOCN被用作第一介電層40。在一些實施例中，如第7圖所繪示，第一介電層40順應地形成於鰭片結構上方，使得能在相鄰的鰭片結構之間形成空間。在一些實施例中，第一介電層40的厚度範圍為約2.5奈米至約20奈米，而在其他實施例中，第一介電層40的厚度範圍為約5奈米至約10奈米。
第二介電層45的材料不同於第一介電層40的材料。在一些實施例中，第二介電層45包含一或多層的絕緣材料，諸如氧化矽、氮氧化矽、氮化矽、SiOC、SiCN、或SiOCN，並藉由低壓化學氣相沉積（LPCVD）、電漿增強化學氣相沉積（PECVD）、或原子層沉積（ALD）、或任意其他合適的薄膜形成方法來形成。在一些實施例中，第二介電層45是由氮化矽或者氧化矽所形成。在一些實施例中，第二介電層45包含第一層以及第二層。第一層為氧化矽，藉由諸如可流動化學氣相沉積（FCVD）在惰性氣體的環境中以400℃至800℃的熱退火製程來形成。第二層同樣為氧化矽，藉由電漿增強化學氣相沉積（PECVD）製程來形成。在一些實施例中，第二介電層45的厚度範圍為約60奈米至約500奈米。在一些實施例中，如第7圖所繪示，第二介電層45完全地填充相鄰的鰭片結構之間的空間。在其他實施例中，形成孔洞（void）於空間的底部部分中。在一些實施例中，形成一或多層額外的介電層於第一介電層40與第二介電層45之間。
在形成第二介電層45之後，執行諸如回蝕刻製程或化學機械拋光（CMP）處理的平坦化操作，以平坦化第二介電層45並露出頂部半導體層24的上表面。在一些實施例中，輕微地蝕刻頂部半導體層24約5奈米至約10奈米。此外，執行一或多道額外的回蝕刻操作以凹蝕第二介電層45，如第8圖所繪示。凹蝕第二介電層45至實質上等於（在±5奈米之內）頂部半導體層24與第二半導體層25的最上方半導體層之間的界面的水平。在一些實施例中，隨後，進一步修整（trimmed）（蝕刻）第一介電層40以露出犧牲披覆層35的一部份。
接著，以交替的順序形成（堆疊）包含第三介電層50以及氧化物插入（insertion）層51的多膜層於內凹的第二介電層45上。第9A圖為沿著X方向的剖面示意圖，第9B圖為沿著Y方向對應至第9A圖的剖線Y1-Y1的剖面示意圖，而第9C圖為沿著Y方向對應至第9A圖的剖線Y2-Y2的剖面示意圖。
第三介電層50的材料不同於第一介電層40以及第二介電層45的材料。在一些實施例中，第三介電層50包含具有比第二介電層對多晶矽或非晶SiGe蝕刻更低的蝕刻速率的材料。在一些實施例中，第三介電層50包含高介電常數介電層。在一些實施例中，第三介電層50包含具有比第二介電層45及∕或第一介電層40更高的介電常數（k）的介電材料。
在一些實施例中，第三介電層50包含一或多層的氧化鉿（例如，HfO x，0＜x≦2）、摻雜一或多個其他元素的氧化鉿（例如，HfSiO、HfSiON、HfTaO、HfTiO、或HfZrO）、氧化鋯、氧化鋁、氧化鈦、以及二氧化鉿-鋁（HfO 2-Al 2O 3）合金。在一些實施例中，氧化物插入層51包含二氧化矽（SiO 2）。在其他實施例中，氧化物插入層51包含以矽為主的氧化物、以矽為主的氮化物、以矽為主的碳化物、或著以金屬為主的氧化物、以金屬為主的氮化物、以及以金屬為主的碳化物。
在一些實施例中，第三介電層50包含較低膜層於第二介電層45上以及較高膜層，其中間穿插著氧化物插入層51。第三介電層50可藉由低壓化學氣相沉積（LPCVD）、電漿增強化學氣相沉積（PECVD）、或原子層沉積（ALD）、或任意其他合適的薄膜形成方法來形成。如第9A圖所繪示，第三介電層50完全地填充相鄰的鰭片結構之間的空間。在形成完全覆蓋鰭片結構的第三介電層50之後，執行諸如回蝕刻製程或化學機械拋光（CMP）處理的平坦化操作，以平坦化第三介電層40的上表面並露出頂部半導體層24的上表面，如第9D圖所繪示。在一些實施例中，第三介電層50留在頂部半導體層24上的厚度之範圍為約5奈米至約100奈米，第三介電層50在頂部半導體層24的頂部的寬度之範圍為約10奈米至約80奈米，取決於裝置及∕或製程需求。因此，藉由第一介電層40、第二介電層45、以及第三介電層50形成壁狀鰭片結構（虛置鰭片結構）於相鄰的鰭片結構之間。
在一些實施例中，省略第二介電層45，並形成第三介電層50以及氧化物插入層51於第一介電層40上。在其他實施例中，省略第一介電層40以及第二介電層45兩者，並形成第三介電層50以及氧化物插入層51於隔離絕緣層30上。
在一些實施例中，相鄰的鰭片結構之間分隔的距離為約20奈米至約300奈米。在一些實施例中，第三介電層50的厚度範圍為約4奈米至約10奈米。在一些實施例中，氧化物插入層51的厚度範圍為約0.5奈米至約1奈米。
因此，如第10A、10B圖以及第10C圖所繪示，藉由一或多道乾蝕刻操作或濕蝕刻操作來移除頂部半導體層24。在第10A、10B、10C、11A、11B、11C、12A、12B、12C、13A、13B、13C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B圖以及第21C圖中，「第……B圖」為沿著Y方向對應至「第……A圖」的剖線Y1-Y1的剖面示意圖，而「第……C圖」為沿著Y方向對應至「第……A圖」的剖線Y2-Y2的剖面示意圖。如第10A圖所繪示，形成具有由犧牲披覆層35所形成的側壁的溝槽。在移除頂部半導體層24之後，形成犧牲閘極介電層62於第二半導體層25的最上方半導體層上、於第一介電層45的側壁、以及於第三介電層50上，如第10A圖至第10C圖所繪示。犧牲閘極介電層62包含一或多層的絕緣材料，諸如以氧化矽為主的材料。在一實施例中，使用由化學氣相沉積（CVD）所形成的氧化矽。在一些實施例中，犧牲閘極介電層62的厚度範圍為約1奈米至約5奈米。
此外，如第11A、11B圖以及第11C圖所繪示，形成犧牲（虛置）閘極電極層64，以及形成硬遮罩層66於犧牲閘極電極層64上。犧牲閘極電極層64毯覆（blanket）沉積於犧牲閘極介電層62上以及於第三介電層50上方，使得第三介電層50完全地嵌入至犧牲閘極電極層64中。犧牲閘極電極層64包含矽，諸如多晶矽或非晶矽。在一些實施例中，犧牲閘極電極層64的厚度範圍為約100奈米至約200奈米。在一些實施例中，對犧牲閘極電極層64進行平坦化操作。犧牲閘極介電層62以及犧牲閘極電極層64是使用化學氣相沉積（CVD），包含低壓化學氣相沉積（LPCVD）以及電漿增強化學氣相沉積（PECVD）、物理氣相沉積（physical vapor deposition；PVD）、原子層沉積（ALD）、或其他合適的製程來沉積。隨後，形成硬遮罩層66於犧牲閘極電極層上方。硬遮罩層66包含一或多層的氮化矽層或氧化矽。
接著，對硬遮罩層66執行圖案化操作，並將犧牲閘極電極層64圖案化為犧牲閘極電極，如第12A、12B圖以及第12C圖所繪示。在一些實施例中，犧牲閘極電極層64的寬度範圍為約5奈米至約30奈米，而在其他實施例中，犧牲閘極電極層64的寬度範圍為約10奈米至約20奈米。在一些實施例中，兩個或兩個以上的犧牲閘極電極配置於Y方向上。在一些實施例中，形成一或多個的虛置犧牲閘極電極於犧牲閘極電極的兩側上以改善圖案保真度。
此外，形成側壁間隔物65於犧牲閘極電極層64上方，如第13A、13B圖以及第13C圖所繪示。以順應的方式沉積一或多層絕緣層以在諸如側壁、水平表面、以及犧牲閘極電極的頂部的垂直表面上具有與藉由第一介電層40分別形成的側壁實質上相等的厚度。接著，藉由使用非等向性（anisotropic）蝕刻，形成側壁間隔物65。在一些實施例中，側壁間隔物65具有範圍為約3奈米至約20奈米的厚度。間隔物側壁65包含一或多個的氮化矽、SiON、SiCN、SiCO、SiOCN、或任意其他合適的介電材料。在一些實施例中，由於第三介電層50的高度較具有硬遮罩層的犧牲閘極電極層64的高度小得多，位於第三介電層50上的第一介電層的側壁上的側壁間隔物的厚度小於犧牲閘極電極層64上的側壁間隔物的厚度，或者在位於第三介電層50上的第一介電層的側壁上沒有形成側壁間隔物，如第13D圖所繪示。
為了減少電容，執行退火操作以將第三介電層50以及氧化物插入層51從非晶形式轉化為結晶形式。在一些實施例中，在惰性氣體的環境中（諸如在O 2N 2、Ar、或He環境中）以約800℃至約1000℃的溫度執行約1秒至約60秒的退火。在一些實施例中，第三介電層50的結晶度是基於退火溫度以及惰性環境氣體的濃度來決定。
在一些其他的實施例中，第三介電層50的結晶度是基於第三介電層50的厚度來決定。在一些實施例中，第三介電層50約3奈米或更大的厚度變成結晶態。第三介電層50小於約3奈米的厚度仍維持非晶態。在一些實施例中，奈米束繞射（Nano Beam Diffraction；NBD）被用來決定第三介電層50的結晶部分以及非晶部分。
在退火操作之後，執行蝕刻操作以移除非晶的第三介電層50。結晶的第三介電層50與非晶的第三介電層50具有不同的蝕刻速率，且因此在蝕刻操作中，非晶的第三介電層50被移除而結晶的部分被保留。第三介電層50可以藉由等向性（isotropic）蝕刻製程來選擇性地蝕刻，諸如濕式蝕刻。在一些實施例中，濕式蝕刻劑包含H 2O 2、CH 3COOH、以及HF的混合溶液，並接著以H 2O進行清洗。在一些實施例中，藉由混合溶液蝕刻以及藉由水進行清洗將重複10至20次。在一些實施例中，使用混合溶液的蝕刻時間之範圍為約1分鐘至約2分鐘。在一些實施例中，混合溶液是在範圍為約60℃至約90℃的溫度下使用。
在一些實施例中，蝕刻操作包含電漿蝕刻操作，使用包含碳原子以及氟原子的來源氣體。在一些實施例中，來源氣體為C 4F 6與CHF 3的混合。蝕刻非晶的第三介電層50產生了凹孔（concavity）（凹槽）。
第14圖相對詳細地繪示出第13A圖的第三介電層50以及氧化物插入層51。第三介電層50具有結晶結構而介電層53具有非晶結構。如圖所示，第三介電層50形成了圍繞介電層53的「殼」。為了解釋以及繪示的方便，第一介電層40以及第二介電層45兩者在第14圖中都被省略。
第15A圖繪示出在進行退火操作之後的第三介電層50以及氧化物插入層51，而第15B圖繪示出在進行蝕刻操作之後的第三介電層中的凹孔。如第15A圖所繪示，退火操作形成了結晶殼（crystalline shell）164以及非晶芯（amorphous core）162，兩者各自包含了第三介電層50以及氧化物插入層51。虛線165表示結晶殼164與非晶芯162之間的一般邊界。如第15B圖所繪示，在蝕刻操作之後，移除非晶芯162並得到凹孔71。凹孔71被結晶殼164所環繞（或者說被結晶殼164所定義）。第16圖繪示出在進行蝕刻操作之後的第13D圖的半導體裝置。由於第三介電層50的存在（例如，包含氧化鉿），凹孔71的形狀減少了金屬閘極電容。
在一些實施例中，在退火操作之前，佈植離子（摻質）至第三介電層50中，以限制第三介電層50的結晶化。離子被佈植至相鄰的鰭片之間的第三介電層50的相對中央部分。在退火操作之後，第三介電層50包含離子的部分仍維持相對非晶，而第三介電層50靠近鰭片的部分被結晶化。非晶部分比結晶部分具有相對高的蝕刻速率，且非晶部分在蝕刻操作期間被移除（蝕刻）以形成凹孔71。在一些實施例中，摻質包含矽（Si）離子、氬（Ar）離子、碳（C）離子、及∕或磷（P）離子。在一些實施例中，摻質濃度為約0.1％至約50％。
在一些實施例中，當使用了離子佈植操作時，不會形成氧化物插入層。執行離子佈植以轉化第三介電層50的上層的結構，上層的結構比剩餘的底層更容易藉由退火轉化為非晶態。
接著，在源極∕汲極區處，藉由使用一或多道蝕刻操作，向下蝕刻第一介電層20與第二介電層25的堆疊結構，從而形成源極∕汲極空間69，如第17A、17B、17C圖以及第17D圖所繪示。第17D圖繪示出對應至第17A圖的剖線Y2-Y2的剖面示意圖。在一些實施例中，底部鰭片結構23也被部分地蝕刻。在一些實施例中，在蝕刻期間，犧牲披覆層35被部分地或完全地移除。在一些實施例中，當沒有或者只形成薄的側壁間隔物於第三介電層50上的第一介電層的側壁上時，犧牲披覆層35在形成源極∕汲極空間69的蝕刻期間也同樣被移除。在一些實施例中，在形成犧牲閘極結構之前，執行關於第14、15A圖以及第15B圖所解釋的操作（退火以及非晶層的移除），在這種情況中，藉由移除存在於犧牲閘極結構下方的非晶層來形成凹槽（凹槽被犧牲閘極電極層64填充）。
進一步地，形成第18A、18B圖以及第18C圖所繪示的內間隔物。第一半導體層20在源極∕汲極空間69之內的Y方向中被橫向地蝕刻，從而形成多個凹孔。在一些實施例中，第一半導體層20的橫向蝕刻量之範圍為約0.5奈米至約10奈米，而在其他實施例中，第一半導體層20的橫向蝕刻量之範圍為約1奈米至約5奈米。
當第一半導體層20為SiGe而第二半導體層25為Si時，第一半導體層20可以藉由等向性蝕刻製程來選擇性地蝕刻，諸如濕式蝕刻。在一些實施例中，濕式蝕刻劑包含H 2O 2、CH 3COOH、以及HF的混合溶液，並接著以H 2O進行清洗。在一些實施例中，藉由混合溶液蝕刻以及藉由水進行清洗將重複10至20次。在一些實施例中，使用混合溶液的蝕刻時間之範圍為約1分鐘至約2分鐘。在一些實施例中，混合溶液是在範圍為約60℃至約90℃的溫度下使用。
接著，順應地形成第五介電層於源極∕汲極空間69中的第一半導體層20的橫向蝕刻末端上以及於第二半導體層25的末端面上。第五介電層包含氮化矽及氧化矽、SiON、SiOC、SiCN及SiOCN的一者、或任意其他合適的介電材料。在一些實施例中，第五介電層是由不同於側壁間隔物65的材料所形成。第五介電層可藉由原子層沉積（ALD）或任意其他合適的方法來形成。
在形成第五介電層之後，執行蝕刻操作以部分地移除第五介電層，從而形成內間隔物70，如第18B圖所繪示。在一些實施例中，內間隔物70的末端面比第二半導體層25的末端面內凹得更多。在一些實施例中，內凹量之範圍為約0.2奈米至約3奈米，而在其他實施例中，內凹量之範圍為約0.5奈米至約2奈米。在其他實施例中，內凹量小於0.5奈米且可以等於零（內間隔物70的末端面與第二半導體層25的末端面彼此齊平）。在一些實施例中，在形成第五介電層之前，先形成具有比第五介電層還小的厚度的一層額外介電層，且因此內間隔物70具有雙層（two-layer）結構。
隨後，如第19A、19B圖以及第19C圖所繪示，形成源極∕汲極磊晶層於源極∕汲極空間69中。對n型場效電晶體（FET）而言，源極∕汲極磊晶層包含一或多層的SiP、SiAs、SiCP、SiPAs、及∕或SiC，而對p型場效電晶體而言，源極∕汲極磊晶層包含一或多層的SiGe、GeSn、及∕或SiGeSn。在一些實施例中，對p型場效電晶體而言，源極∕汲極磊晶層摻雜硼（B）。在一些實施例中，源極∕汲極磊晶層包含多個膜層。
在一些實施例中，n型場效電晶體（FET）的源極∕汲極磊晶層包含第一磊晶層82、第二磊晶層84、以及第三磊晶層86。在一些實施例中，第一磊晶層82是由SiP、SiAs、或SiAs：P、或上述之組合所形成。在一些實施例中，第一磊晶層82的磷（P）濃度之範圍為約0.5×10 19atoms∕cm 3至約5×10 20atoms∕cm 3，而在其他實施例中，第一磊晶層82的磷（P）濃度之範圍為約0.8×10 19atoms∕cm 3至約2×10 20atoms∕cm 3。在一些實施例中，第二磊晶層84是由SiP所形成。在一些實施例中，第二磊晶層84的磷（P）濃度大於第一磊晶層82的磷（P）濃度，且第二磊晶層84的磷（P）濃度之範圍為約1×10 21atoms∕cm 3至約5×10 21atoms∕cm 3，而在其他實施例中，第二磊晶層84的磷（P）濃度之範圍為約2×10 21atoms∕cm 3至約4×10 21atoms∕cm 3。在一些實施例中，第三磊晶層86是由SiGeP所形成。在一些實施例中，第三磊晶層86的磷（P）濃度等於或者小於第二磊晶層84的磷（P）濃度，高於第一磊晶層82的磷（P）濃度，且第三磊晶層86的磷（P）濃度之範圍為約0.5×10 21atoms∕cm 3至約4×10 21atoms∕cm 3，而在其他實施例中，第三磊晶層86的磷（P）濃度之範圍為約1×10 21atoms∕cm 3至約3×10 21atoms∕cm 3。在一些實施例中，第三磊晶層86的鍺（Ge）濃度之範圍為約0.5原子百分比至約10原子百分比，而在其他的實施例中，第三磊晶層86的鍺（Ge）濃度之範圍為約1原子百分比至約5原子百分比。
在一些實施例中，p型場效電晶體（FET）的源極∕汲極磊晶層包含第一磊晶層82、第二磊晶層84、以及第三磊晶層86。在一些實施例中，第一磊晶層82是由摻雜B的SiGe所形成。在一些實施例中，第一磊晶層82的鍺（Ge）含量之範圍為約15原子百分比至約30原子百分比。在一些實施例中，第一磊晶層82的硼（B）濃度之範圍為約1×10 19atoms∕cm 3至約1×10 21atoms∕cm 3，而在其他的實施例中，第一磊晶層82的硼（B）濃度之範圍為約5×10 19atoms∕cm 3至約5×10 20atoms∕cm 3。在一些實施例中，第二磊晶層84是由摻雜B的SiGe所形成。在一些實施例中，第二磊晶層84的鍺（Ge）含量之範圍為約20原子百分比至約35原子百分比。在一些實施例中，第二磊晶層84的硼（B）濃度等於大於第一磊晶層82的硼（B）濃度，且第二磊晶層84的硼（B）濃度之範圍為約0.5×10 20atoms∕cm 3至約1×10 21atoms∕cm 3，而在其他的實施例中，第二磊晶層84的硼（B）濃度之範圍為約1×10 20atoms∕cm 3至約5×10 20atoms∕cm 3。在一些實施例中，第三磊晶層86是由摻雜B的SiGe所形成。在一些實施例中，第三磊晶層86的鍺（Ge）濃度之範圍為約25原子百分比至約60原子百分比。在一些實施例中，第三磊晶層86的平均鍺（Ge）含量大於第二磊晶層84的鍺（Ge）含量。在一些實施例中，第三磊晶層86的硼（B）濃度之範圍為約5×10 19atoms∕cm 3至約5×10 21atoms∕cm 3，而在其他的實施例中，第三磊晶層86的硼（B）濃度之範圍為約1×10 20atoms∕cm 3至約3×10 21atoms∕cm 3。
源極∕汲極磊晶層是藉由使用化學氣相沉積（CVD）、原子層沉積（ALD）、或分子束磊晶（molecular beam epitaxy；MBE）的磊晶成長方法來形成。
在形成源極∕汲極磊晶層之後，形成第六介電層90於源極∕汲極磊晶層上方，如第20A、20B圖以及第20C圖所繪示。第六介電層90包含氮化矽及氧化矽、SiON、SiOC、SiCN及SiOCN的一者、或任意其他合適的介電材料。接著，執行一或多道諸如化學機械拋光（CMP）操作的平坦化操作，以露出犧牲閘極電極64的上表面，如第20B圖以及第20C圖所繪示。
接著，移除犧牲閘極電極64以及犧牲閘極介電層62，如第21A、21B圖以及第21C圖所繪示。第六介電層90在犧牲閘極結構的移除期間保護了源極∕汲極磊晶層。犧牲閘極結構可以使用電漿乾式蝕刻及∕或濕式蝕刻來移除。當犧牲閘極電極64為多晶矽時，可以使用諸如氫氧化四甲基胺（tetramethylammonium hydroxide；TMAH）溶液的濕式蝕刻劑以選擇性地移除犧牲閘極電極64。犧牲閘極介電層62隨後使用電漿乾式蝕刻及∕或濕式蝕刻來移除。
在移除犧牲閘極結構之後，藉由一或多道乾式蝕刻操作及∕或濕式蝕刻操作來移除犧牲披覆層35，如第22A、22B圖以及第22C圖所繪示。
接著，移除第一半導體層20，從而形成第二半導體層25的半導體線或者半導體片（通道區），如第23A、23B圖以及第23C圖所繪示。第一半導體層20可使用能夠選擇性地蝕刻第一半導體層20而非第二半導體層25的蝕刻劑來移除或蝕刻。如第23B圖所繪示，由於形成了內間隔物70，對第一半導體層20的蝕刻停在內間隔物70。
在釋放了第二半導體層25的半導體線或者半導體片（通道區）之後，形成閘極介電層102圍繞每個通道區，且進一步形成閘極電極層104於閘極介電層102上，如第24A、24B圖以及第24C圖所繪示。在一些實施例中，n型全繞式閘極（GAA）場效電晶體（FET）的閘極電極的結構及∕或材料不同於p型全繞式閘極場效電晶體的閘極電極的結構及∕或材料。
在一些實施例中，閘極介電層102包含一或多層的介電材料，諸如氧化矽、氮化矽、或高介電常數介電材料、其他合適的介電材料、及∕或上述之組合。高介電常數介電材料的示例包含HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料、及∕或上述之組合。在一些實施例中，閘極介電層102包含形成界面層（未繪示）於通道層與介電材料之間。閘極介電層102可藉由化學氣相沉積（CVD）、原子層沉積（ALD）、或任意合適的方法來形成。在一實施例中，閘極介電層102是使用諸如原子層沉積的高順應性沉積製程來形成，以確保閘極介電層的形成在每個通道層周圍具有均勻的厚度。在一實施例中，閘極介電層102的厚度範圍為約1奈米至約6奈米。
閘極電極層104是形成於閘極介電層102上以環繞每個通道層。閘極電極104包含一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他合適的材料、及∕或上述之組合。
閘極電極層104可藉由化學氣相沉積（CVD）、原子層沉積（ALD）、電鍍、或其他合適的方法來形成。閘極介電層以及閘極電極層接著藉由使用例如化學機械拋光（CMP）來平坦化，直至顯露第六介電層90以及第三介電層50的頂表面。在一些實施例中，在平坦化操作之後，凹蝕閘極電極層104並形成蓋絕緣層（未繪示）於內凹的閘極電極層104上方。蓋絕緣層包含一或多層的以氮化矽為主的材料，諸如氮化矽。蓋絕緣層可藉由沉積絕緣材料並接著進行平坦化操作來形成。
在本揭露的一些實施例中，穿插一或多層功函數（work function）調整層（未繪示）於閘極介電層102與閘極電極層104之間。功函數調整層是由導電材料所形成，諸如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi、或TiAlC、或者兩層或兩層以上的上述材料的多膜層。對n型通道場效電晶體（FET）而言，使用一或多個的TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、以及TaSi作為功函數調整層，而對p型通道場效電晶體而言，使用一或多個的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、以及Co作為功函數調整層。功函數調整層可藉由原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電子束蒸鍍（e-beam evaporation）、或其他合適的製程來形成。此外，對n型通道場效電晶體以及p型通道場效電晶體而言，功函數調整層可能會使用不同的金屬層，因此功函數調整層可以分開形成。
接著，如第24A、24B圖以及第24C圖所繪示，藉由使用電漿蝕刻操作移除第四介電層55。在一些實施例中，電漿的來源氣體包含C 4F 4。在一些實施例中，第四介電層55自第三介電層50選擇性地移除以形成空間57。
進一步地，如第25A、25B圖以及第25C圖所繪示，剩餘的第三介電層50藉由電漿處理以形成V形空間57。在一些實施例中，第三介電層50的高度減少了原本高度的約30％至約70％。在一些實施例中，第三介電層50的剩餘高度之範圍為約2奈米至約6奈米。在一些實施例中，電漿的來源氣體包含HBr。
接著，如第26A、26B圖以及第26C圖所繪示，蝕刻源極∕汲極磊晶層84上方的第六介電層90以形成接觸件開口92。
隨後，接觸件開口92以一或多種導電材料填充，從而形成源極∕汲極接觸件95，如第27A、27B圖以及第27C圖所繪示。在一些實施例中，源極∕汲極接觸件95包含襯層以及主體金屬層。襯層包含一或多個的Ti、TiN、WN、Ta、或TaN，而主體金屬層包含一或多個的Cu、Al、Ni、Co、Ru、W、或上述之合金。
在一些實施例中，如第27D圖所繪示，源極∕汲極接觸件95連接相鄰的源極∕汲極區。在這個情況中，源極∕汲極接觸件95的一部份設置於第三介電層的V形空間57中。在一些實施例中，如第27E圖所繪示，當形成接觸件開口92時，側壁間隔物65及∕或側壁間隔物40的一部份也同樣被蝕刻以形成較寬的開口，並接著形成接觸件金屬於較寬的開口中以形成源極∕汲極接觸件95。在這種情況中，因為凹蝕了第三介電層50來形成V形空間57，V形部分具有小的深寬比（aspect ratio），這改善了接觸件在第三介電層上方的著陸。第27F圖為對應至第27D圖以及第27E圖的平面（上視）示意圖。
本揭露的實施例藉由在相鄰的鰭片之間所形成的介電層中產生凹形輪廓，有利地減少了鰭式場效電晶體（FinFET）裝置中的電容效應（例如，寄生電容）。應理解的是，並非全部的優點皆已必然在此討論，也非所有實施例都需要具備特定的優點，且其他實施例可提供不同的優點。
根據本揭露的一面向，提供了一種半導體裝置的製造方法，包含形成鰭片結構，其包含設置於底部鰭片結構上方的多個第一半導體層與多個第二半導體層的堆疊層以及位於堆疊層上方的硬遮罩層，形成隔離絕緣層使得硬遮罩層以及堆疊層自隔離絕緣層露出，形成犧牲披覆層於所露出的硬遮罩層以及堆疊層的至少多個側壁上方，形成第一介電層的一或多層以及插入層於犧牲披覆層以及鰭片結構上方，執行退火操作以將第一介電層的所述一或多層與插入層的一部份從非晶形式轉化為結晶形式，以及移除第一介電層的所述一或多層與插入層的所述剩餘非晶部分以形成凹槽。在一些實施例中，在退火操作之前，半導體裝置的製造方法包含佈植多個摻質至第一介電層的所述一或多層與插入層中。在一些實施例中，摻質包含矽（Si）離子、氬（Ar）離子、以及磷（P）離子的至少一者。在一些實施例中，方法更包含形成第二介電層於犧牲披覆層上方，形成第三介電層於第二介電層上方，第三介電層是由不同於第二介電材料層的材料所形成，凹蝕第三介電層，以及形成第一介電層的所述一或多層以及插入層於內凹的第二介電層上方。在一些實施例中，第一介電層是由不同於第三介電層的材料所形成。在一些實施例中，第二介電層包含SiOC、SiOCN、或SiCN的至少一者。在一些實施例中，其中第三介電層包含氮化矽、氧化矽、或SiON的至少一者。在一些實施例中，其中第一介電層包含氧化鉿、氧化鋯、氧化鋁、或氧化鈦的至少一者。在一些實施例中，其中插入層包括氧化矽。在一些實施例中，其中犧牲披覆層為非晶或多晶的Si或SiGe。在一些實施例中，其中結晶的第一介電層的厚度為4奈米至10奈米。在一些實施例中，其中插入層的厚度為5.0奈米至1奈米。在一些實施例中，其中第一介電層的所述結晶部分與鰭片結構的多個側壁接觸並環繞第一介電層的所述非晶部分。
根據本揭露的另一面向，提供了一種半導體裝置的製造方法，包含形成鰭片結構，形成隔離絕緣層使得鰭片結構的上部部分自隔離絕緣層露出，形成犧牲層於鰭片結構所露出的上部部分的至少多個側壁上方，形成第一介電層於犧牲層上方，形成第二介電層於第一介電層上方，第二介電層是由不同於第一介電層的材料所形成，凹蝕第二介電層，形成兩層的氧化鉿以及氧化物插入層於內凹的第二介電層上方，佈植多個離子至所述兩層的氧化鉿以及氧化物插入層的一部份中，對所述兩層的氧化鉿以及氧化物插入層退火以將所述兩層的氧化鉿以及氧化物插入層未佈植那些離子的多個部分從非晶轉化為結晶，其中所述兩層的氧化鉿層以及氧化物插入層佈植那些離子的部分仍維持非晶，以及移除所述非晶的複數個膜層以形成凹槽。在一些實施例中，氧化物插入層包括氧化矽。在一些實施例中，離子包括矽（Si）離子、氬（Ar）離子、以及磷（P）離子的至少一者。在一些實施例中，所述結晶的部分圍繞第一介電層的所述非晶部分。
根據本揭露的另一面向，提供了一種半導體裝置，包含第一源極∕汲極磊晶層及第二源極∕汲極磊晶層，以及鰭片結構，設置於第一源極∕汲極磊晶層與第二源極∕汲極磊晶層之間以及設置於隔離絕緣層上，其中鰭片結構包含第一介電層、第二介電層，設置於第一介電層上方、第三介電層的複數個膜層、以及插入層，設置於第二介電層上方，以及第三介電層的那些膜層包含結晶形式的第三介電層。在一些實施例中，結晶的第三介電層的厚度為4奈米至10奈米。在一些實施例中，插入層的厚度為0.5奈米至1奈米。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:半導體基板 15:硬遮罩層 15A:第一硬遮罩層 15B:第二硬遮罩層 18:襯絕緣層 20:第一半導體層 22:底部半導體層 22A:第一底部半導體層 22B:第二底部半導體層 23:底部鰭片結構 24:頂部半導體層 25:第二半導體層 26:蓋半導體層 29:鰭片結構 30:絕緣材料層 35:犧牲披覆層 40:第一介電層 45:第二介電層 50:第三介電層 51:氧化物插入層 53:介電層 57:空間 62:犧牲閘極介電層 64:犧牲閘極電極層 65:側壁間隔物 66:硬遮罩層 70:內間隔物 71:凹孔 82:第一磊晶層 84:第二磊晶層 86:第三磊晶層 90:第六介電層 92:接觸件開口 95:源極∕汲極接觸件 102:閘極介電層 104:閘極電極層 162:非晶芯 164:結晶殼 165:虛線 X:方向 Y:方向 Z:方向 X1-X1:剖線 X2-X2:剖線 Y1:剖線 Y2:剖線
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1A、1B、2A、2B、3、4、5、6、7圖以及第8圖是根據本發明實施例，繪示出製造半導體裝置的各種階段的剖面示意圖。 第9A、9B、9C圖以及第9D圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第10A、10B圖以及第10C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第11A、11B圖以及第11C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第12A、12B圖以及第12C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第13A、13B、13C圖以及第13D圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第14圖相對詳細地繪示出第13A圖的第三介電層以及氧化物插入層。 第15A圖繪示出在進行退火操作之後的第三介電層以及氧化物插入層，第15B圖繪示出在進行蝕刻操作之後的第三介電層中的凹孔。 第16圖繪示出在進行蝕刻操作之後的第15B圖的半導體裝置。 第17A、17B、17C圖以及第17D圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第18A、18B圖以及第18C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第19A、19B圖以及第19C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第20A、20B圖以及第20C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第21A、21B圖以及第21C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第22A、22B圖以及第22C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第23A、23B圖以及第23C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第24A、24B圖以及第24C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第25A、25B圖以及第25C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第26A、26B圖以及第26C圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。 第27A、27B、27C、27D、27E圖以及第27F圖是根據本發明實施例，繪示出製造鰭式場效電晶體的各種階段的一階段的各種示意圖。
10:半導體基板
18:襯絕緣層
22:底部半導體層
23:底部鰭片結構
30:絕緣材料層
40:第一介電層
45:第二介電層
65:側壁間隔物
84:第二磊晶層
95:源極/汲極接觸件
X:方向
Z:方向
Y1:剖線

Claims (10)

  1. 一種半導體裝置的製造方法，包括：形成一鰭片結構，其包含設置於一底部鰭片結構上方的多個第一半導體層與多個第二半導體層的一堆疊層以及位於所述堆疊層上方的一硬遮罩層；形成一隔離絕緣層使得所述硬遮罩層以及所述堆疊層自所述隔離絕緣層露出；形成一犧牲披覆(cladding)層於所露出的所述硬遮罩層以及所述堆疊層的至少多個側壁上方；形成一第一介電層的一或多層以及一插入(insertion)層於所述犧牲披覆層以及所述鰭片結構上方；執行一退火(annealing)操作以將所述第一介電層的所述一或多層與所述插入層的一部份從非晶(amorphous)形式轉化為結晶形式；以及移除所述第一介電層的所述一或多層與所述插入層的所述剩餘非晶部分以形成一凹槽。
  2. 如請求項1之半導體裝置的製造方法，其中在所述退火操作之前，所述半導體裝置的製造方法更包括：佈植多個摻質至所述第一介電層的所述一或多層與所述插入層中。
  3. 如請求項2之半導體裝置的製造方法，其中所述摻質包括矽(Si)離子、氬(Ar)離子、以及磷(P)離子的至少一者。
  4. 如請求項1至請求項3中任一項之半導體裝置的製造方法，更包括：形成一第二介電層於所述犧牲披覆層上方； 形成一第三介電層於所述第二介電層上方，所述第三介電層是由不同於所述第二介電材料層的材料所形成；凹蝕所述第三介電層；以及形成所述第一介電層的所述一或多層以及所述插入層於內凹的所述第二介電層上方。
  5. 如請求項4之半導體裝置的製造方法，其中所述第一介電層是由不同於所述第三介電層的材料所形成。
  6. 如請求項1之半導體裝置的製造方法，其中所述插入層包括氧化矽。
  7. 如請求項1之半導體裝置的製造方法，其中所述犧牲披覆層為非晶或多晶的Si或SiGe。
  8. 如請求項1之半導體裝置的製造方法，其中所述第一介電層的所述結晶部分與所述鰭片結構的多個側壁接觸並環繞所述第一介電層的所述非晶部分。
  9. 一種半導體裝置的製造方法，包括：形成一鰭片結構；形成一隔離絕緣層使得所述鰭片結構的一上部部分自所述隔離絕緣層露出；形成一犧牲層於所述鰭片結構所露出的所述上部部分的至少多個側壁上方；形成一第一介電層於所述犧牲層上方；形成一第二介電層於所述第一介電層上方，所述第二介電層是由不同於所述第一介電層的材料所形成；凹蝕所述第二介電層； 形成兩層的氧化鉿(HfOx，0<x≦2)以及一氧化物插入層於內凹的所述第二介電層上方；佈植多個離子至所述兩層的氧化鉿以及所述氧化物插入層的一部份中；對所述兩層的氧化鉿以及所述氧化物插入層退火以將所述兩層的氧化鉿以及所述氧化物插入層未佈植所述離子的多個部分從非晶轉化為結晶，其中所述兩層的氧化鉿層以及所述氧化物插入層佈植所述離子的所述部分仍維持非晶；以及移除所述非晶的複數個膜層以形成一凹槽。
  10. 一種半導體裝置，包括：一第一源極/汲極磊晶層及一第二源極/汲極磊晶層；以及一鰭片結構，設置於所述第一源極/汲極磊晶層與所述第二源極/汲極磊晶層之間以及設置於一隔離絕緣層上，其中：所述鰭片結構包括一第一介電層、一第二介電層，設置於所述第一介電層上方、一第三介電層的複數個膜層、以及一插入層，設置於所述第二介電層上方；以及所述第三介電層的所述膜層包括結晶形式的所述第三介電層。
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